KR102402945B1 - 금속 산화물 반도체 디바이스의 접촉을 위한 반도체 디바이스, 트랜지스터, 및 관련된 방법 - Google Patents

금속 산화물 반도체 디바이스의 접촉을 위한 반도체 디바이스, 트랜지스터, 및 관련된 방법 Download PDF

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두라이 비샤크 니르말 라마스와미
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스캇 이. 실스
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Abstract

반도체 디바이스가 개시된다. 반도체 디바이스는 소스 접촉부, 드레인 접촉부, 및 채널 재료로서 산화물 반도체 재료를 포함한 채널 영역을 포함하는 트랜지스터를 포함한다. 드레인 접촉부 또는 소스 접촉부 중 적어도 하나는, 채널 재료와의 계면에서 쇼트키 효과들을 감소시키기 위해, 루테늄과 같은 도전성 재료를 포함한다.

Description

금속 산화물 반도체 디바이스의 접촉을 위한 반도체 디바이스, 트랜지스터, 및 관련된 방법{SEMICONDUCTOR DEVICES, TRANSISTORS, AND RELATED METHODS FOR CONTACTING METAL OXIDE SEMICONDUCTOR DEVICES}
우선권 주장
본 출원은 35 U.S.C. §119(e) 하에서, 그 개시가 본원에서 전체적으로 참조로서 통합되는, 2017년 8월 31일에 출원된, 미국 가 특허 출원 일련 번호 제62/552,809호의 이익을 주장한다. 본 출원은 또한, 출원이 앞서 언급한 미국 가 특허 출원의 정규 전환인, "금속 산화물 반도체 디바이스들을 접촉하기 위한 반도체 디바이스들, 트랜지스터들, 및 관련 방법들"에 대한, 2018년 8월 30일에 출원된, 미국 특허 출원 일련 번호 제16/118,064호에 대한 우선권을 주장한다.
기술 분야
본 개시는, 다양한 실시예들에서, 일반적으로 메모리 디바이스 설계 및 제작의 분야에 관한 것이다. 보다 구체적으로, 본 개시는 메모리 셀들 및 디바이스들의 설계 및 제작, 이러한 셀들, 및 이러한 셀들을 통합한 시스템들에 관한 것이다.
트랜지스터들은 다양한 상이한 반도체 디바이스들에서 이용될 수 있다. 예를 들어, 메모리 셀에서 이용된 트랜지스터는 이 기술분야에서 "액세스 트랜지스터"로서 지칭될 수 있다. 트랜지스터는 종래에 소스/드레인 영역들의 쌍 사이에서의 채널 영역 및 채널 영역을 통해 소스/드레인 영역들을 서로 전기적으로 연결하도록 구성된 게이트를 포함한다. 채널 영역은 보통 반도체 재료로 형성되지만; 다른 재료들이 또한 사용되어 왔다.
커패시터를 충전하고, 방전시키고, 판독하거나 또는 재충전하기 위해, 트랜지스터는 선택적으로 "온" 상태가 될 수 있으며, 여기에서 전류는 트랜지스터의 채널 영역을 통해 소스 및 드레인 영역들 사이에서 흐른다. 트랜지스터는 선택적으로 "오프" 상태가 될 수 있으며, 여기에서 전류의 흐름은 실질적으로 중단된다. 이상적으로, 오프 상태에서, 커패시터는, 변화없이 그 전하를 유지할 것이다. 그러나, 종래의 휘발성 메모리 셀들의 커패시터들은 시간에 걸쳐 전류의 방전을 경험한다. 그러므로, "오프" 상태에서도, 종래의 휘발성 메모리 셀은 종종 커패시터로부터 전류의 일부 흐름을 여전히 겪을 것이다. 이러한 오프-상태 누설 전류는 산업에서 서브-임계 누설 전류로서 알려져 있다.
서브-임계 누설 인계 전류를 감안하기 위해 그리고 그 의도된 논리 값에 대응하도록 적절한 전하에서 메모리 셀의 커패시터를 유지하기 위해, 종래의 휘발성 메모리 셀들은 빈번하게 리프레싱된다. 서브-임계 누설 전류는 또한 메모리 디바이스 내에서 메모리 셀들의 어레이의 제작 및 구성에 영향을 줄 수 있다. 메모리 셀들의 서브-임계 누설 전류 레이트들, 리프레시 레이트들, 셀 크기, 및 열 처리량들은 종종 메모리 디바이스들에 통합된 휘발성 메모리 셀들 및 셀들의 어레이들의 설계, 제작, 및 사용에서 중요한 고려사항들이다.
도 1a는 본 개시의 실시예에 따른 트랜지스터의 개략도의 단면 전면도이다.
도 1b는 도 1a의 개략도의 단면 투시도이다.
도 2 내지 도 5는 본 개시의 다양한 실시예들에 따른 수직 박막 트랜지스터의 개략도의 단면 전면도들이다.
도 6은 본 개시의 실시예에 따른 어레이의 개략도의 투시도이다.
도 7a 내지 도 7j는 박막 트랜지스터를 형성하는 방법의 개시된 실시예에 따른 제작 프로세스의 다양한 스테이지들을 묘사한다.
도 8 및 도 9는 본 개시의 실시예들에 따른 평면 구성으로 구성된 액세스 트랜지스터의 개략도의 단면 전면도들이다.
도 10a 및 도 10b는 다양한 게이트 전압들을 인가할 때 트랜지스터에 대한 구동 전류(ID)를 예시한 그래프들이다.
도 11a 및 도 11b는 다양한 드레인 전압들을 인가할 때 트랜지스터에 대한 구동 전류(ID)를 예시한 그래프들이다.
도 12는 본원에서 설명된 하나 이상의 실시예들의 메모리 어레이를 포함한 반도체 디바이스의 단순화된 블록도이다; 그리고
도 13은 본원에서 설명된 하나 이상의 실시예들에 따라 구현된 시스템의 단순화된 블록도이다.
개요
일부 실시예들에서, 반도체 디바이스는 트랜지스터를 포함한다. 트랜지스터는 게이트 전극, 드레인 접촉부, 소스 접촉부, 및 상기 드레인 접촉부 및 상기 소스 접촉부와 동작 가능하게 결합된 산화물 반도체 재료를 포함한 채널 영역을 포함한다. 드레인 접촉부 또는 소스 접촉부 중 적어도 하나는 채널 영역과 비-쇼트키(non-Schottky) 계면을 형성하는 재료를 포함한다.
다른 실시예들에서, 반도체 디바이스는 트랜지스터를 포함한다. 트랜지스터는 산화물 반도체 재료를 포함한 채널 재료, 게이트 전극, 및 채널 재료의 대향 단부들과 동작 가능하게 결합된 드레인 접촉부와 소스 접촉부를 포함한다. 드레인 접촉부 또는 소스 접촉부 중 적어도 하나는 채널 재료와 비-쇼트키 계면을 형성하는 도전성 재료를 포함한다.
다른 실시예들에서, 트랜지스터를 형성하는 방법은 제 1 도전성 재료를 포함한 소스 접촉부를 형성하는 단계, 제 2 도전성 재료를 포함한 드레인 접촉부를 형성하는 단계, 및 소스 접촉부와의 제 1 계면 및 드레인 접촉부와의 제 2 계면에서 결합된 산화물 반도체 재료를 포함한 채널 영역을 형성하는 단계를 포함하며, 상기 제 1 계면 또는 상기 제 2 계면 중 적어도 하나는 채널 재료 및 소스 접촉부 또는 드레인 접촉부의 각각의 도전성 재료에 의해 형성된 비-쇼트키 계면이다.
본 발명을 수행하기 위한 모드(들)
메모리 구조들에 통합될 수 있는 바와 같이, 박막 트랜지스터들이 개시되며, 메모리 셀들, 이러한 메모리 셀들을 포함한 어레이들, 이러한 어레이들을 포함한 메모리 디바이스들, 스위칭 디바이스들, 및 다른 반도체 디바이스들, 이러한 어레이들을 포함한 시스템들, 및 이러한 메모리 구조들을 제작하고 사용하기 위한 방법들이 또한 개시된다. 본 개시의 실시예들은 다양한 상이한 메모리 셀들(예컨대, 휘발성 메모리, 비-휘발성 메모리) 및/또는 트랜지스터 구성들을 포함한다. 비-제한적인 예들은 랜덤 액세스 메모리(RAM), 판독 전용 메모리(ROM), 동적 랜덤 액세스 메모리(DRAM), 동기식 동적 랜덤 액세스 메모리(SDRAM), 플래시 메모리, 저항성 랜덤 액세스 메모리(ReRAM), 도전성 브리지 랜덤 액세스 메모리(도전성 브리지 RAM), 자기저항성 랜덤 액세스 메모리(MRAM), 상 변화 재료(PCM) 메모리, 상 변화 랜덤 액세스 메모리(PCRAM), 스핀-토크-전달 랜덤 액세스 메모리(STTRAM), 산소 결핍-기반 메모리, 프로그램 가능한 도체 메모리, 강유전성 랜덤 액세스 메모리(FE-RAM), 기준 전계-효과 트랜지스터들(RE-FET) 등을 포함한다.
일부 메모리 디바이스들은 부가적인 도전성 라인들(예컨대, 비트 라인들과 같은, 데이터 라인들)에 수직으로(예컨대, 직교하여) 연장된 도전성 라인들(예컨대, 워드 라인들과 같은 액세스 라인들)을 포함한 교차점 아키텍처로 배열된 메모리 셀들을 보여주는 메모리 어레이들을 포함한다. 메모리 어레이들은 메모리 셀들의 단일 덱(예컨대, 단일 티어, 단일 레벨)을 보여주도록 2-차원(2D)일 수 있거나, 또는 메모리 셀들의 다수의 덱들(예컨대, 다수의 레벨들, 다수의 티어들)을 보여주도록 3-차원(3D)일 수 있다. 선택 디바이스들은 3D 메모리 어레이의 특정한 메모리 셀들을 선택하기 위해 사용될 수 있다. 실시예들은 부가적으로 비-액세스 디바이스 구현들에서 이용된 얇은 전계 트랜지스터들을 포함할 수 있다. 그의 비-제한적인 예들은 덱 선택기 디바이스들, BOEL(back end of line), 라우팅 선택기 디바이스들 등을 포함한다.
본 개시의 실시예들은 수직으로 배향된 트랜지스터들, 수평으로 배향된 트랜지스터들(즉, 평면) 등을 포함한, 트랜지스터들(예컨대, 박막 트랜지스터들(TFT))의 상이한 구성들을 포함할 수 있다. 메모리 셀들은 산화물 반도체 재료로 형성된 채널 영역들을 가진 액세스 트랜지스터들을 포함한다. 예를 들어, 일부 실시예들에서, 채널 영역은 비정질 산화물 반도체로 형성될 수 있다. 비-제한적인 예들은 ZTO, IZO, ZnOx, IGZO, InOx, In2O3, SnO2, TiOx, ZnxOyNz, MgxZnyOz, InxZnyOz, InxGayZnzOa, ZrxInyZnzOa, HfxInyZnzOa, SnxInyZnzOa, AlxSnyInzZnaOd, SixInyZnzOa, ZnxSnyOz, AlxZnySnzOa, GaxZnySnzOa, ZrxZnySnzOa, InGaSiO, 및 다른 유사한 재료들을 포함할 수 있다.
트랜지스터들은 배리어 산화물을 가진 쇼트키 계면과 대조적으로 채널 재료로 비-쇼트키 계면을 형성하는 재료들로부터 형성되는 소스 접촉부들 및/또는 드레인 접촉부들을 포함한다. 산화물 반도체 재료로 형성된 채널 영역들을 갖는 액세스 트랜지스터들을 가진 메모리 셀들은 높은 셀 및 디바이스 패킹 밀도들 및 비교적 덜 빈번한 셀들의 리프레싱을 수용할 수 있다. 본 개시의 실시예들의 구조들은 비교적 낮은 온도들에서 형성될 수 있으며, 교차점 메모리 어레이 구조들을 포함한, 적층형 어레이 구조들로 제작하기 위해 본 구조들을 도전성으로 만든다.
본원에서 사용된 바와 같이, "기판"이라는 용어는 메모리 셀들 내에서의 것들과 같은 구성요소들이 형성되는 베이스 재료 또는 구성을 의미하고 이를 포함한다. 기판은 반도체 기판, 지지 구조상에서의 베이스 반도체 층, 금속 전극, 또는 하나 이상의 층들, 구조들, 또는 그에 형성된 영역들을 가진 반도체 기판일 수 있다. 본원에서 설명되고 예시된 재료들은 층들로서 형성될 수 있지만, 재료들은 이에 제한되지 않으며 다른 3-차원 구성들로 형성될 수 있다. 기판은 종래의 실리콘 기판 또는 반도체 재료의 층을 포함한 다른 벌크 기판일 수 있다. 본원에서 사용된 바와 같이, "벌크 기판"라는 용어는 실리콘 웨이퍼들, 뿐만 아니라 실리콘-온-사파이어("SOS") 기판들 또는 실리콘-온-유리("SOG") 기판들을 포함하는 실리콘-온-절연체("SOI") 기판들, 베이스 반도체 토대 상에서의 실리콘의 에피택셜 층들 또는 실리콘-게르마늄(Si1-xGex, 본원에서 x는 예를 들어, 0.2 내지 0.8 사이의 몰분율일 수 있다), 게르마늄(Ge), 갈륨 비소(GaAs), 갈륨 질화물(GaN), 또는 인듐 인화물(InP)과 같은 다른 반도체 또는 광전 재료들을 의미하며 이를 포함한다. 기판은 도핑될 수 있거나 또는 도핑되지 않을 수 있다. 더욱이, 다음의 설명에서 "기판"에 대한 참조가 이루어질 때, 이전 프로세스 스테이지들은 베이스 반도체 구조 또는 토대에서 영역들 또는 접합들을 형성하기 위해 이용되어 왔다.
본원에서 사용된 바와 같이, "아래에", "~밑에", "하부", "최하부" "위", "상부", "최상부", "전방", "후방", "좌측", "우측" 등은 도면들에서 예시된 바와 같이 하나의 요소 또는 특징의 관계를 또 다른 요소(들) 또는 특징(들)에 대해 설명하도록 설명의 용이함을 위해 사용될 수 있다. 달리 특정되지 않는다면, 공간적으로 상대적인 용어들은 도면들에 묘사된 배향 외에 사용중인 디바이스 또는 동작의 상이한 배향들을 포함하도록 의도된다. 예를 들어, 도면들에서의 디바이스가 뒤집힌다면, 다른 요소들 또는 특징들 "아래" 또는 "밑에" 또는 "하에" 또는 "의 최하부 상에"로서 설명된 요소들은 그 후 다른 요소들 또는 특징들 "위" 또는 "의 최상부 상에서" 배향될 것이다. 따라서, "아래"라는 용어는 용어가 사용되는 맥락에 따라, 위 및 아래의 배향 양쪽 모두를 포함할 수 있으며, 이는 이 기술분야에서 통상의 기술자에게 명백할 것이다. 디바이스는 그 외 배향될 수 있으며(90도 회전 또는 다른 배향들에서) 본원에서 사용된 공간적으로 상대적인 디스크립터들은 그에 따라 해석되었다. 또한, 또 다른 요소 "상에" 또는 "위에" 있는 것으로서 요소에 대한 참조는 다른 요소의 최상부 상에 바로, 그에 인접하여, 그 밑에, 또는 그와 직접 접촉하는 요소를 의미하고 이를 포함한다. 이는 또한 요소가 다른 요소의 최상부 상에 간접적으로, 그에 인접하여, 밑에, 또는 가까이에 있음을 포함하며, 다른 요소들은 그 사이에 존재한다. 반대로, 요소가 또 다른 요소 "상에 바로" 있는 것으로 언급될 때, 존재하는 매개 요소들은 없다.
본원에서 사용된 바와 같이, 단수형 형태들("a", "an", 및 "the")은 문맥이 달리 명확하게 표시하지 않는다면, 또한 복수형 형태들을 포함하도록 의도된다. 또한, "제 1", "제 2" 등과 같은 지정을 사용하는 본원에서의 요소에 대한 임의의 언급은, 이러한 제한이 명시적으로 서술되지 않는다면, 이들 요소들의 양 또는 순서를 제한하지 않는다는 것이 이해되어야 한다. 오히려, 이들 지정들은 둘 이상의 요소들 또는 요소의 인스턴스들을 구별하는 편리한 방법으로서 본원에서 사용될 수 있다. 따라서, 제 1 및 제 2 요소들에 대한 참조는 단지 두 개의 요소들만이 거기에서 이용될 수 있거나 또는 제 1 요소가 몇몇 방식으로 제 2 요소에 앞서야 함을 의미하지 않는다. 또한, 달리 서술되지 않는다면, 요소들의 세트는 하나 이상의 요소들을 포함할 수 있다.
본원에서 사용된 바와 같이, "및/또는"은 연관된 나열된 아이템들 중 하나 이상의 임의의 및 모든 조합들을 포함한다.
본원에서 사용된 바와 같이, "구성된"이라는 용어는 미리 결정된 방식으로 구조 및 장치 중 하나 이상의 동작을 가능하게 하는 적어도 하나의 장치 및 적어도 하나의 구조 중 하나 이상의 크기, 형태, 재료 조성, 및 배열을 나타낸다.
본원에서 사용된 바와 같이, 주어진 파라미터, 속성, 또는 조건을 지칭하는 "대체로"라는 용어는 이 기술분야의 통상의 기술자가, 주어진 파라미터, 속성 또는 조건이 수용 가능한 제조 허용 오차들 내에서와 같은, 변화의 정도를 갖고 충족된다는 것을 이해하는 정도를 의미하며 이를 포함한다. 예로서, 대체로 충족되는 특정한 파라미터, 속성, 또는 조건에 따라, 파라미터, 속성, 또는 조건은 적어도 90.0% 충족되고, 적어도 95.0% 충족되고, 적어도 99.0% 충족되거나, 또는 심지어 적어도 99.9% 충족될 수 있다.
본원에서 제공된 예시들은 임의의 특정한 구성요소, 구조, 디바이스, 또는 시스템의 실제 뷰들인 것으로 의도되지 않으며, 단지 본 개시의 실시예들을 설명하기 위해 이용되는 표현들이다. 실시예들은 개략적인 예시들인 단면 예시들을 참조하여 본원에서 설명된다. 따라서, 예를 들어, 제조 기술들 및/또는 허용 오차들의 결과로서 예시의 형태들로부터의 변화들이 예상될 것이다. 따라서, 본원에서 설명된 실시예들은 예시된 대로 특정한 형태들 또는 영역들에 제한되는 것으로 해석되지 않으며 예를 들어, 제조로부터 기인한 형태들에서의 편차들을 포함한다. 예를 들어, 박스 형태로서 예시되거나 또는 설명된 영역은, 통상적으로 대략적인 및/또는 비선형 특징들을 가질 수 있다. 게다가, 예시되는 날카로운 각도들은 둥글 수 있다. 따라서, 도면들에서 예시된 영역들은 사실상 개략적이며 그 형태들은 영역의 정확한 형태를 예시하도록 의도되지 않으며 본 청구항들의 범위를 제한하지 않는다. 이제 도면들에 대한 참조가 이루어질 것이며, 본원에서 유사한 숫자들은 그 전체에 걸쳐 유사한 구성요소들을 나타낸다. 도면들은 반드시 상이한 재료들에 대해 비례하거나 또는 일정한 비율인 것은 아니다.
다음의 설명은 개시된 디바이스들 및 방법들의 실시예들에 대한 철저한 설명을 제공하기 위해, 재료 유형들 및 프로세싱 조건들과 같은, 특정 세부사항들을 제공한다. 그러나, 이 기술분야의 통상의 기술자는 디바이스들 및 방법들의 실시예들이 이들 특정 세부사항들을 이용하지 않고 실시될 수 있다는 것을 이해할 것이다. 실제로, 디바이스들 및 방법들의 실시예들은 산업에서 이용된 종래의 반도체 제작 기술들과 함께 실시될 수 있다.
본원에서 설명된 제작 프로세스들은 반도체 디바이스 구조들을 프로세싱하기 위한 완전한 프로세스 흐름을 형성하지 않는다. 프로세스 흐름의 나머지는 이 기술분야의 숙련자들에게 알려져 있다. 따라서, 본 디바이스들 및 방법들의 실시예들을 이해하기 위해 필요한 방법들 및 반도체 디바이스 구조들만이 본원에서 설명된다. 문맥이 달리 표시하지 않는다면, 본원에서 설명된 재료들은, 이에 제한되지 않지만, 스핀 코팅, 블랭킷 코팅, 화학적 기상 증착("CVD"), 원자 층 증착("ALD"), 플라즈마 강화 ALD, 또는 물리적 기상 증착("PVD")을 포함한 임의의 적절한 기술에 의해 형성될 수 있다. 대안적으로, 재료들은 제자리에서 성장될 수 있다. 형성될 특정 재료에 따라, 재료를 증착시키거나 또는 성장시키기 위한 기술은 이 기술분야의 통상의 기술자에 의해 선택될 수 있다. 문맥이 달리 표시하지 않는다면, 본원에서 설명된 재료들의 제거는, 이에 제한되지 않지만, 에칭, 연삭 평탄화, 또는 다른 알려진 방법들을 포함한 임의의 적절한 기술에 의해 달성될 수 있다.
메모리 셀이 개시된다. 메모리 셀은 트랜지스터 및 상기 트랜지스터와 동작 가능하게 결합된 저장 소자를 포함한다. 트랜지스터는 게이트 전극, 드레인 접촉부를 포함한 드레인 영역, 소스 접촉부를 포함한 소스 영역, 드레인 접촉부 및 소스 접촉부와 동작 가능하게 결합된 산화물 반도체 재료를 포함한 채널 영역을 포함하며, 드레인 접촉부 또는 소스 접촉부 중 적어도 하나는 채널 재료와 비-쇼트키 계면을 형성하는 재료를 포함한다.
도 1a는 본 개시의 실시예에 따른 박막 트랜지스터(116)의 단면 전면도이다. 도 1b는 도 1a의 박막 트랜지스터(116)의 단면 투시도이다(예시의 용이함을 위해, 제 1 절연 재료(122)는 도 1b에서 묘사되지 않는다). 도 1a 및 도 1b는 여기에서 함께 참조될 것이다. 일부 실시예들에서, 트랜지스터(116)는 메모리 구조 내에 통합된다. 예를 들어, 트랜지스터(116)는 저장 소자에 저장된 전하의 판독 및/또는 기록 동작을 가능하게 하기 위해 트랜지스터(116)에 결합된 저장 소자를 포함하는 메모리 셀 내에 통합된 액세스 트랜지스터일 수 있다. 저장 소자는 이 기술분야에 알려진 다양한 저장 소자들(예컨대, 커패시터)에 따라 구성될 수 있다. 예를 들어, 트랜지스터(116)는 3D 교차점 메모리 어레이에서와 같은, 메모리 디바이스(예컨대, RRAM 디바이스, CBRAM 디바이스, MRAM 디바이스, PCM 메모리 디바이스, PCRAM 디바이스, STTRAM 디바이스, 산소 결핍-기반 메모리 디바이스, 및/또는 프로그램 가능한 도체 메모리 디바이스와 같은, 저항 가변 메모리 디바이스) 내에서 액세스 트랜지스터 또는 다른 선택기 디바이스로서 통합될 수 있다.
트랜지스터(116)는 소스 영역(120), 드레인 영역(150), 및 기판(112)에 의해 지지된 채널 영역(144)을 포함한다. 저장 소자(152)는 소스 영역(120) 상에 배치된다. 채널 영역(144)은 대체로 수직으로 기판(112)의 1차 표면(114)으로부터 연장될 수 있다. 다시 말해서, 트랜지스터(116)는 수직 액세스 트랜지스터(즉, 수직 배향에서의 트랜지스터)일 수 있다. 채널 영역(144)은 소스 영역(120)의 소스 접촉부(102)와 드레인 영역(150)의 드레인 접촉부(104) 사이에 배치된 채널 재료(142)를 포함한다. 그 결과, 채널 영역(144)은 소스 영역(120) 및 드레인 영역(150) 둘 다와 동작적으로 관련된다. 트랜지스터(116)의 채널 영역(144)을 형성하는 채널 재료(142)는 또한 기판(112)에 의해 지지될 수 있다. 채널 재료(142)는 산화물 반도체 재료로 형성될 수 있다. 예를 들어, 일부 실시예들에서, 채널 영역은 비정질 산화물 반도체로 형성될 수 있다. 비-제한적인 예들은 ZTO, IZO, ZnOx, IGZO, InOx, In2O3, SnO2, TiOx, ZnxOyNz, MgxZnyOz, InxZnyOz, InxGayZnzOa, ZrxInyZnzOa, HfxInyZnzOa, SnxInyZnzOa, AlxSnyInzZnaOd, SixInyZnzOa, ZnxSnyOz, AlxZnySnzOa, GaxZnySnzOa, and ZrxZnySnzOa, InGaSiO, 및 다른 유사한 재료들을 포함할 수 있다.
상기 논의된 바와 같이, 소스 영역(120)은 소스 영역(120) 및 채널 영역(144)이 동작 가능하게 결합되도록 채널 영역(144)과 기판(112) 사이에 배치된 소스 접촉부(102)를 포함한다. 소스 영역(120)은 또한 기판(112)의 1차 표면(114)에 근접하여 기판(112) 상에 배치된 제 1 도전성 재료(118)를 포함할 수 있다. 일부 실시예들에서, 제 1 도전성 재료(118)는 기판(112)의 1차 표면(114)의 대다수(예컨대, 전체)에 걸쳐 배치될 수 있다. 대안적으로, 제 1 도전성 재료(118)는 기판(112) 내에 형성될 수 있으며, 제 1 도전성 재료(118)의 상부 표면은 기판(112)의 1차 표면(114)에 의해 정의된 동일한 평면을 차지한다. 일부 실시예들에서, 하나 이상의 배리어 재료들은 제 1 도전성 재료(118)와 기판(112) 사이에서 제공될 수 있다.
소스 접촉부(102)는 적어도 부분적으로, 채널 재료(142)와 직접 접촉할 수 있다. 소스 접촉부(102)는 결과적으로, 배리어 산화물보다는 채널 재료(142)와 비-쇼트키 계면을 형성하는 재료로부터 형성될 수 있다. 다시 말해서, 채널 재료(142) 및 소스 접촉부(102)의 조합은 통상적으로 종래의 메모리 셀들에 존재하는 쇼트키 배리어 효과들을 감소시킬 수 있다. 그 결과, 구동 전류는 더 낮은 VDS에서 증가될 수 있다. 예를 들어, 소스 접촉부(102) 및 채널 재료(142) 사이에서의 접촉은 그의 비-쇼트키 계면으로서 도전성 산화물을 형성한다. 일부 실시예들에서, 소스 접촉부(102)는 루테늄(Ru)으로부터 형성될 수 있다. 채널 영역(142) 및 Ru 소스 접촉부(102)에 의해 형성된 계면은 Ru 산화물일 수 있으며, 이는 도전성이다. 다른 실시예들에서, 소스 접촉부(102)는 선택된 채널 재료(142)와 조합할 때 비-쇼트키 계면을 형성하는 인듐 주석 산화물(ITO) 또는 다른 재료로부터 형성될 수 있다. 채널 재료(142) 및 ITO 소스 접촉부(102)에 의해 형성된 계면은 ITO 산화물이며, 이는 도전성이다. 또 다른 실시예에서, 소스 접촉부(102) 및 채널 재료(142) 사이에서의 접촉은 소스 접촉부(102)가 채널 재료(142)의 산화물 반도체 재료와 접촉할 때 그의 비-쇼트키 계면을 위한 임의의 계면 산화물을 환원시키는(예컨대, 제거하는) 계면을 형성할 수 있다. 이들 예들은 소스 영역에 대한 쇼트키 배리어를 형성하기 위해 채널 영역으로 산화시키는 재료들(예컨대, W)을 포함하는 종래의 메모리 셀들과 대조적이다. 예를 들어, Ru가 소스 재료(102)로서 사용될 때, 계면 산화물은, W와 같은, 종래의 접촉 재료들과 비교하여, Ru가 산소에 대해 보다 약한 친화도를 가질 수 있기 때문에 환원될 수 있으며, 여기에서 산소는 채널 재료(142)를 W로 완화시키며, In 및 Zn 농도들은 W 계면 부근에서 감소한다. 그 결과, Ru 및 채널 영역(142) 사이에서의 계면은 W 및 채널 영역(142) 사이에서의 보다 확산된 계면에 비교하여 더 급격할 수 있다.
드레인 영역(150)은 드레인 영역(150) 및 채널 영역(144)이 동작 가능하게 결합되도록 채널 영역(144) 상에 배치된 드레인 접촉부(104)를 포함한다. 드레인 영역(150)은 또한 제 2 도전성 재료(148)를 포함할 수 있다. 채널 영역(144)이 기판(112)의 1차 표면(114)에 대하여 수직으로 배치되는 실시예들에서, 드레인 접촉부(104) 및 제 2 도전성 재료(148)는 채널 영역(144) 맨 위에 형성될 수 있다.
드레인 접촉부(104)는 적어도 부분적으로, 채널 재료(142)와 직접 접촉할 수 있다. 소스 접촉부(102)처럼, 드레인 접촉부(104)는, 결과적으로 배리어 산화물보다는 채널 재료(142)와 비-쇼트키 계면을 형성하는 재료로부터 형성될 수 있다. 일부 실시예들에서, 드레인 접촉부(104)는 루테늄(Ru)으로부터 형성될 수 있다. 다른 실시예들에서, 드레인 접촉부(104)는 인듐 주석 산화물(ITO) 또는 선택된 채널 재료(142)와 조합하여 도전성 산화물을 형성하는 다른 재료로부터 형성될 수 있다. 예를 들어, 드레인 접촉부(104)와 채널 재료(142) 사이에서의 접촉은 비-쇼트키 계면으로서 도전성 산화물을 형성할 수 있다. 일부 실시예들에서, 드레인 접촉부(104)는 루테늄(Ru)으로부터 형성될 수 있다. 채널 재료(142) 및 Ru 드레인 접촉부(104)에 의해 형성된 계면은 Ru 산화물일 수 있으며, 이는 도전성이다. 다른 실시예들에서, 드레인 접촉부(104)는 인듐 주석 산화물(ITO) 또는 선택된 채널 재료(142)와 조합할 때 비-쇼트키 계면을 형성하는 다른 재료로부터 형성될 수 있다. 채널 재료(142) 및 ITO 드레인 접촉부(104)에 의해 형성된 계면은 ITO 산화물일 수 있으며, 이는 도전성이다. 또 다른 실시예에서, 드레인 접촉부(104)와 채널 재료(142) 사이에서의 접촉은 드레인 접촉부(104)가 채널 재료(142)의 산화물 반도체 재료와 접촉할 때 그의 비-쇼트키 계면을 위해 임의의 계면 산화물을 환원시키는(예컨대, 제거하는) 계면을 형성할 수 있다. 이들 예들은 소스 영역에 대한 쇼트키 배리어를 형성하기 위해 채널 영역으로 산화시키는 재료들(예컨대, 텅스텐)을 포함하는 종래의 메모리 셀들과 대조적이다.
제 2 도전성 재료(148)는 게이트 전극(126)의 제 3 도전성 재료(124)와 평행한 라인들에서 제공될 수 있다. 제 2 도전성 재료(148)는, (예를 들어, 도 4에 도시된 바와 같이) 예를 들어, 하나 이상의 메모리 셀(110)이 제 2 도전성 재료(148)로 형성될 때와 같이, 동조된 세그먼트들에 형성될 수 있다. 제 2 도전성 재료(148)의 각각의 동조된 세그먼트는 별개의 메모리 셀(110)의 드레인 영역(150)을 형성할 수 있다. 제 2 도전성 재료(148)의 분할화는 서로 제 2 도전성 재료(148)의 각각의 세그먼트의 전기적 격리를 제공할 수 있다.
제 1 도전성 재료(118) 및 제 2 도전성 재료(148)의 각각은, 하나의 금속, 금속들의 혼합물, 또는 상이한 금속들의 층들로 형성될 수 있다. 예를 들어, 제한 없이, 제 1 도전성 재료(118) 및/또는 제 2 도전성 재료(148)는 티타늄 질화물, 구리, 텅스텐, 텅스텐 질화물, 몰리브덴, 다른 도전성 재료들, 및 이들의 임의의 조합으로 형성될 수 있다. 일부 실시예들에서, 도전성 재료들(118, 148)은 도핑된 반도체 재료(예컨대, 도핑된 폴리실리콘)로부터 형성될 수 있다.
채널 재료(142)는 또한 도 1a에 도시된 바와 같이(도 1b에 도시되지 않음) 적어도 부분적으로 제 1 절연 재료(122) 내에 위치될 수 있다. 제 1 절연 재료(122)는 채널 재료(142)를 둘러싸며 이를 지지할 수 있다. 제 1 절연 재료(122)는 종래의 층간 유전체 재료일 수 있다. 제 2 절연 재료(140)는 채널 재료(142)의 측벽들을 따라 제공될 수 있으며 제 3 도전성 재료(124)로 형성된 게이트 전극(126)으로부터 채널 영역(142)을 격리시킬 수 있다. 제 2 절연 재료(140)는 산화물(예컨대, 실리콘 이산화물)과 같은, 종래의 게이트 절연체 재료로 형성될 수 있다. 게이트 전극(126)의 제 3 도전성 재료(124)는 하나의 금속으로부터, 금속들의 혼합물로부터, 또는 상이한 금속들의 층들로부터 형성될 수 있다. 예를 들어, 제한 없이, 게이트 전극(126)의 제 3 도전성 재료(124)는 티타늄 질화물로 형성될 수 있다. 배리어 재료(도시되지 않음)는 게이트 전극(126) 및 주변 구성요소들 사이에서 제공될 수 있다. 게이트 전극(126)을 형성하는 제 3 도전성 재료(124)는 제 1 절연 재료(122)에 의해 제 1 도전성 재료(118)로부터 격리될 수 있다.
게이트 전극(126)은 트랜지스터(116)가 인에이블(즉, "온")될 때 전류가 채널 영역(144)을 통과하도록 선택적으로 허용하기 위해 채널 영역(144)과 동작 가능하게 상호 연결하도록 구성된다. 그러나, 트랜지스터(116)가 디스에이블(즉, 오프")될 때, 전류는 화살표(146)에 의해 표시된 바와 같이 드레인 영역(150)으로부터 소스 영역(120)으로 누설될 수 있다. 게이트 전극(126)은 데이터/감지 라인(예컨대, 비트 라인)으로서 구성될 수 있는, 제 1 도전성 재료(118)에 수직으로 배열된 액세스 라인(예컨대, 워드 라인)으로서 구성될 수 있다.
저장 소자(도시되지 않음)는 메모리 셀을 형성하기 위해 트랜지스터(116)와 동작 가능하게 통신할 수 있다. 저장 소자들의 상이한 구성들은 이 기술분야의 숙련자들에 의해 알려진 것으로 고려된다. 예를 들어, 저장 소자들(예컨대, 커패시터들)은 컨테이너 구조들, 평면 구조들 등으로서 구성될 수 있다. 따라서, 메모리 셀이 개시된다. 메모리 셀은 소스 영역, 드레인 영역, 및 소스 영역의 소스 접촉부와 드레인 영역의 드레인 접촉부 사이에 배치된 산화물 반도체 재료를 포함한 채널 영역을 포함하는 트랜지스터를 포함한다. 소스 접촉부 및 드레인 접촉부는 결과적으로, 상기 논의된 바와 같이 배리어 산화물보다는 채널 재료(142)와 비-쇼트키 계면을 형성하는 재료로부터 형성될 수 있다. 메모리 셀은 트랜지스터와 동작 가능하게 통신하는 저장 소자를 추가로 포함한다.
트랜지스터(116)를 동작시키는 방법이 또한 개시된다. 동작 시, 트랜지스터(116)는 전류가 채널 영역(144)을 통해 소스 영역(120)으로부터 드레인 영역(150)으로 지나가도록 허용하기 위해 선택적으로 "온" 상태(즉, 인에이블)가 될 수 있다. 트랜지스터(116)는 또한 전류가 채널 영역(144)을 통과하는 것을 실질적으로 멈추기 위해 선택적으로 "오프" 상태(즉, 디스에이블)가 될 수 있다. 선택 디바이스와 통합될 때, 트랜지스터(116)를 인에이블하거나 또는 디스에이블하는 것은 원하는 구조에 연결하거나 또는 연결 해제할 수 있다. 액세스 트랜지스터로서 통합될 때, 트랜지스터(116)는 특정한 동작(예컨대, 판독, 기록 등) 동안 저장 소자로의 액세스를 인에이블할 수 있다. 그러나, 전류는 화살표(146)의 방향으로 및/또는 다른 방향들로 "오프" 상태에 있는 채널 영역(144)을 통해 저장 소자로부터 "누설"될 수 있다. 메모리 셀을 리프레싱하는 것은 적절한 이진 값(예컨대, 0 또는 1)에 대응하는 전하로 저장 소자를 회복시키기 위해 각각의 메모리 셀을 판독하고 재충전하는 것을 포함할 수 있다.
도 1a 및 도 1b에 도시된 바와 같이, 소스 접촉부(102)는 소스 접촉부(102)가 채널 재료(142)를 접촉하기 위해 제 1 도전성 재료(118)의 1차 표면으로부터 돌출되도록 제 1 도전성 재료(118)의 최상부 상에 배치될 수 있다. 드레인 접촉부(104)는 채널 재료(142)의 최상부 상에 배치될 수 있다. 소스 접촉부(102) 및 드레인 접촉부(104)는 채널 재료(142)의 각각의 단부의 전체를 따라 연장될 수 있다. 그 결과, 소스 접촉부(102) 및 채널 재료(142)의 제 1 단부는 비-쇼트키 계면을 형성할 수 있으며, 드레인 접촉부(104) 및 채널 재료(142)의 제 2 단부는 비-쇼트키 계면을 형성할 수 있다. 일부 실시예들에서, 소스 또는 드레인 중 단지 하나만이 비-쇼트키 계면을 제공하는 접촉부를 포함할 수 있다. 예를 들어, 일부 실시예들은 드레인 접촉부(104)가 아닌 소스 접촉부(102)를 포함할 수 있으며, 그 반대 또한 마찬가지이다. 따라서, 제 1 계면은 비-쇼트키 계면을 형성할 수 있으며 제 2 계면은 배리어 산화물(즉, 쇼트키 계면)을 형성할 수 있다. 부가적인 구성들이 또한 고려된다.
예를 들어, 도 2에 도시된 바와 같이, 소스 접촉부(202)는 적어도 부분적으로 제 1 도전성 재료(118) 내에 및 채널 재료(142) 아래에 (예컨대, 인서트로서) 내장될 수 있다. 드레인 접촉부(204)는 또한 적어도 부분적으로 제 2 도전성 재료(148) 내에 내장될 수 있다. 다시 말해서, 제 2 도전성 재료(148)는 다수의 측면들 상에서 드레인 접촉부(104)를 적어도 부분적으로 둘러싸기 위해 형성될 수 있다.
도 3에 도시된 바와 같이, 제 1 도전성 재료(118) 상에 배치된 소스 접촉부(302)는 제 1 도전성 재료(118)와 같은 공간을 차지한다. 그 결과, 소스 접촉부(302)는 더 큰 메모리 어레이의 적어도 하나의 이웃하는 메모리 셀과 공유될 수 있다. 예를 들어, 소스 접촉부(302)를 위해 사용된 재료는 일부 실시예들에서 제 1 도전성 재료(118)의 전체를 따라 연속하여 배치될 수 있다.
도 4에 도시된 바와 같이, 메모리 셀(110)은 제 1 도전성 재료 또는 제 2 도전성 재료를 포함하지 않을 수 있다. 이러한 실시예에서, 소스 접촉부(402)는 다른 실시예들의 제 1 도전성 재료를 대신하도록 구성될 수 있으며, 드레인 접촉부(404)는 다른 실시예들의 제 2 도전성 재료를 대신하도록 구성될 수 있다. 다시 말해서, 소스 접촉부(402)를 위해 사용된 재료는 데이터/감지 라인(예컨대, 비트 라인)을 위해 사용될 수 있다. 마찬가지로, 드레인 접촉부(404)를 위해 사용된 재료는 드레인 영역(150)을 위해 사용될 수 있다.
도 1a, 도 1b, 및 도 2 내지 도 4에서 도시된 바와 같이, 게이트 전극(126)은 채널 재료(142)의 측벽들 중 하나를 따라 통과하는 단면 게이트를 포함할 수 있다. 다른 구성들이 또한 고려된다. 예를 들어, 도 5에 도시된 바와 같이, 게이트 전극(126)은 채널 재료(142)의 측벽들의 각각의 적어도 일 부분을 따라 제공된 전극들을 가진 양면 게이트를 포함할 수 있다. 일부 실시예들에서, 게이트 전극(126)은 측벽들 및 채널 재료(142)의 전방 벽 또는 후방 벽의 각각의 적어도 일 부분을 따라 제공된 전극들을 가진 삼면 게이트를 포함할 수 있다. 그러므로, 게이트 전극(126)는 "U" 게이트로서 구성될 수 있다. 다른 실시예들에서, 게이트 전극(126)은 채널 재료(142)의 측벽들, 채널 재료(142)의 전방 벽, 및 후방 벽의 각각을 등각으로 커버하는 서라운드 게이트를 포함할 수 있다. 계속해서 다른 실시예들에서, 게이트 전극(126)은 채널 재료(142)의 측벽들, 전방 벽, 및 후방 벽의 각각의 단지 일 부분만을 둘러싸는 링 게이트를 포함할 수 있다. 게이트 전극(126)의 다양한 구성들을 형성하는 것은 이 기술분야에 알려진 기술들에 따라 달성될 수 있다. 그러므로, 이들 다른 구성들을 형성하기 위한 세부사항들은 본원에서 제공되지 않는다.
도 6은 본 개시의 실시예에 따른 메모리 어레이(600)를 위한 액세스 트랜지스터들로서 이용될 수 있는 트랜지스터들(116)의 개략도의 투시도이다. 트랜지스터들(116)은 메모리 셀을 형성하기 위해 대응하는 저장 소자(편리함을 위해 도시되지 않음)에 결합될 수 있다. 상기 논의된 바와 같이, 저장 소자들의 다양한 구성들은 이 기술분야의 통상의 기술자들에게 명백할 것으로서 고려된다. 각각의 메모리 셀(110)은 그의 측면들의 치수들에 따라 셀 면적을 정의한다. 각각의 측면은 셀 측면 치수를 가질 수 있다. 셀은 동일한 폭 및 길이 셀 측면 치수들을 가질 수 있다. 각각의 메모리 셀(110)의 커패시터의 치수들은 비교적 작을 수 있으며 메모리 셀들(110)은 서로에 대해 밀집하여 패킹된다. 일부 실시예들에서, 본 개시의 각각의 메모리 셀(110)의 셀 측면 치수는 대체로 2F 이하일 수 있으며, 여기에서 F는 종래의 제작 기술들에 의한 제작이 가능한 최소 피처 크기로서 이 기술분야에 알려져 있다. 그러므로, 각각의 메모리 셀(110)의 셀 면적은 대체로 4F2와 같을 수 있다.
메모리 어레이(600)는 동일한 수평 평면에서 로우들 및 컬럼들로 정렬된 메모리 셀들(110)을 포함할 수 있다. 각각의 트랜지스터(116)의 소스 영역들(120)을 형성하는 제 1 도전성 재료(118)는 각각의 트랜지스터(116)의 채널 영역들(144)을 형성하는 채널 재료(142)에 수직으로 배열될 수 있다. 마찬가지로, 각각의 트랜지스터(116)의 드레인 영역(150)을 형성하는 제 2 도전성 재료(148)는 각각의 트랜지스터(116)의 채널 영역(144)을 형성하는 채널 재료(142)에 수직으로 배열될 수 있다. 각각의 메모리 셀(110)은 산화물 반도체 재료를 포함한 채널 재료(142)로 형성된 채널 영역(144)을 포함할 수 있다. 각각의 메모리 셀(110)은 또한 종래의 디바이스들과 비교하여 쇼트키 배리어를 감소시키기 위해 채널 재료(142)와 결합하는 소스 접촉부(102) 및/또는 드레인 접촉부(104)를 포함할 수 있다.
제 2 절연 재료(140) 및 게이트 전극들(126)은 채널 재료(142)에 평행하며 제 1 도전성 재료(118)와 제 4 도전성 재료(158)에 수직으로 배열될 수 있다. 특정한 로우 내에서의 다수의 메모리 셀들(110)은 동일한 게이트 전극(126), 제 2 절연 재료(140), 및 채널 재료(142)와 동작 가능하게 통신할 수 있다. 그러므로, 예를 들어, 제 1 메모리 셀(110)의 채널 영역(144)과 동작 가능하게 통신하는 게이트 전극(126)은 또한 제 1 메모리 셀(110)에 이웃하는 제 2 메모리 셀(110)의 채널 영역(144)과 동작 가능하게 통신할 수 있다. 그에 대응하여, 특정한 컬럼 내에서의 다수의 메모리 셀들(110)은 동일한 제 1 도전성 재료(118)와 제 4 도전성 재료(158)와 동작 가능하게 통신할 수 있다.
트랜지스터, 메모리 셀, 메모리 어레이 또는 다른 메모리 구조를 형성하는 방법이 또한 개시된다. 방법은 기판에 의해 지지된 트랜지스터를 형성하는 단계를 포함하는 것으로, 이는, 제 1 도전성 재료를 포함한 소스 접촉부를 포함한 소스 영역을 형성하는 단계, 제 2 도전성 재료를 포함한 드레인 접촉부를 포함한 드레인 영역을 형성하는 단계, 및 소스 접촉부와의 제 1 계면에서 소스 영역과 결합되고, 드레인 접촉부와의 제 2 계면에서 드레인 영역과 결합된 산화물 반도체 재료를 포함한 채널 영역을 형성하는 것을 포함하며, 제 1 계면 또는 제 2 계면 중 적어도 하나는 채널 재료 및 소스 접촉부 또는 드레인 접촉부의 각각의 도전성 재료에 의해 형성된 비-쇼트키 계면이다.
도 7a 내지 도 7j는 트랜지스터를 형성하는 방법의 개시된 실시예에 따른 제작 프로세스의 다양한 스테이지들을 묘사한다. 방법은 상기 논의되고 도 1a 및 도 1b에 묘사된 것과 같은 메모리 셀(110)의 제작을 야기할 수 있다. 도 7a 내지 도 7j에 의해 묘사된 제작 프로세스는 본원에서 트랜지스터 또는 메모리 구조를 형성하기 위한 방법의 비-제한적인 예로서 설명된다. 트랜지스터들을 형성하기 위한 다양한 다른 제작 프로세스들은 또한 이 기술분야에서의 통상의 기술자들에 의해 알려진 것으로서 고려된다.
도 7a에 대한 특정한 참조로, 방법은 1차 표면(114)을 가진 기판(112)을 형성하는 단계를 포함할 수 있다. 기판(112), 또는 적어도 1차 표면(114)은 이 기술분야에 알려진 바와 같이 반도체 재료(예컨대, 실리콘) 또는 다른 재료로 형성될 수 있다.
도 7b를 참조하면, 방법은 기판(112)에 의해 지지된 제 1 도전성 재료(118)를 형성하는 단계를 포함한다. 제 1 도전성 재료(118)는 도 1b에 도시된 바와 같이, 기판(112)의 1차 표면(114)을 커버하는 연속 층에 형성될 수 있다. 제 1 도전성 재료(118)는 대안적으로 도 7b에 도시된 바와 같이, 기판(112) 상에 또는 기판 내에 가늘고 긴 라인으로서 형성될 수 있다. 제 1 도전성 재료(118)의 가늘고 긴 라인들은 정렬된 메모리 셀들(110)의 어레이 내에서 메모리 셀(110)에서의 포함을 위해 도전성일 수 있다. 이와 같이, 하나의 메모리 셀(110)의 제 1 도전성 재료(118)는 특정한 로우 또는 컬럼에서 다른 메모리 셀들(110)로 연장될 수 있다. 제 1 도전성 재료(118)의 복수의 정렬된 가늘고 긴 라인들은 병렬로 배열될 수 있으며 기판(112)의 일 부분에 의해 서로 분리될 수 있다.
도 7b에 예시된 바와 같이, 제 1 도전성 재료(118)는 제 1 도전성 재료(118)의 최상부 표면이 기판(112)의 1차 표면(114)에 의해 정의된 평면과 동조되도록 기판(112) 내에서 금속의 라인으로서 형성된다. 일부 실시예들에서, 방법은 기판(112)으로 트렌치를 에칭하는 단계 및 트렌치 내에 제 1 도전성 재료(118)를 증착시키는 단계를 포함할 수 있다. 제 1 도전성 재료(118)를 형성하는 단계는 제 1 도전성 재료(118)의 최상부 표면들 및 기판(112)의 1차 표면(114)을 평탄화하는 단계 또는 제 1 도전성 재료(118)의 최상부 표면을 평탄화하는 단계를 추가로 포함할 수 있다. 제 1 도전성 재료(118) 및 기판(112)을 평탄화하는 단계는 연삭 평탄화, 화학적 기계적 연마 또는 평탄화(CMP), 에칭 프로세스, 또는 다른 알려진 방법들을 포함할 수 있다.
도 7c를 참조하면, 본 방법은 제 1 도전성 재료(118)로부터 격리된 제 3 도전성 재료(124)를 형성하는 단계를 추가로 포함한다. 제 1 도전성 재료(118)로부터 격리된 제 3 도전성 재료(124)를 형성하는 단계는 제 3 도전성 재료(124)가 제 1 절연 재료(122) 내에서 플로팅되는 것처럼 보이도록 제 3 도전성 재료(124)를 형성하는 단계를 포함할 수 있다. 이들 기술들은 제 1 양의 제 1 도전성 재료(122)를 증착시키는 단계, 제 1 증착된 양의 제 1 절연 재료(122)의 최상부 표면상에 또는 그에 제 3 도전성 재료(124)를 형성하는 단계, 및 제 3 도전성 재료(124)를 커버하기 위해 제 2 양의 제 1 절연 재료(122)를 도포하는 단계를 포함할 수 있다. 이는 제 2 양의 제 1 절연 재료(122)의 최상부 표면을 평탄화하는 단계를 추가로 포함할 수 있다. 제 2 양의 제 1 절연 재료(122)의 최상부 표면을 평탄화하는 단계는 앞서 언급한 평탄화 기술들 또는 이 기술분야의 통상의 기술자에 의해 선택된 또 다른 적절한 기술 중 임의의 것으로 달성될 수 있다.
도 7d 및 도 7e를 참조하면, 본 방법은 제 1 도전성 재료(118) 및 제 3 도전성 재료(124)의 부분들에 의해 적어도 부분적으로 접해진 개구를 형성하는 단계를 추가로 포함한다. 이러한 개구를 형성하는 단계는 하나 이상의 스테이지들에서 달성될 수 있다. 개구는 도 2d에서 도시된 바와 같이, 제 1 도전성 재료(118)의 일 부분을 노출시키기 위해 제 1 개구(128)를 형성하는 단계에 의해, 그리고 그 후 도 2e에 도시된 바와 같이, 제 3 도전성 재료(124)의 일 부분을 또한 노출시키기 위해 제 2 개구(130)를 형성하는 단계에 의해 형성될 수 있다. 대안적으로, 개구는 일 단계에서 제 1 도전성 재료(118) 및 제 3 도전성 재료(124) 둘 다를 노출시킴으로써 형성될 수 있다. 제 1 도전성 재료(118) 및 제 3 도전성 재료(124)의 일 부분을 노출시킨 개구를 형성하기 위해 적절한 기술 또는 기술들을 선택하고 구현하는 것은 이 기술분야의 숙련자들에 의해 이해될 수 있다. 이들 기술들은 제 1 도전성 재료(118)의 일 부분을 접촉하도록 제 1 개구(128)를 형성하기 위해 제 1 절연 재료(122)를 등방성 에칭하는 단계를 포함할 수 있다. 기술들은 제 3 도전성 재료(124)의 일 부분이 또한 노출될 때까지 이전-형성된 제 1 개구(128)의 폭을 확장시키도록 제 1 절연 재료(122)를 등방성 에칭하고, 그에 따라 제 2 개구(130)를 형성하는 단계를 추가로 포함할 수 있다. 예를 들어, 제한 없이, 제 2 개구(130)는 반응성 이온 에칭 프로세스를 사용하여 형성될 수 있다.
제 1 도전성 재료(118) 및 제 3 도전성 재료(124)에 의해 적어도 부분적으로 접해진 개구를 형성하기 위한 이러한 기술들의 사용으로 인해, 제 3 도전성 재료(124)는 제 1 도전성 재료(118)의 포지셔닝으로부터 오프셋될 수 있다. 즉, 일부 실시예들에서, 제 3 도전성 재료(124)는 제 1 도전성 재료(118)의 수평 측면들이 제 3 도전성 재료(124)의 수평 측면들과 수직으로 동조하도록 제 1 도전성 재료(118)와 정확히 동조하여 형성될 수 있다. 이러한 실시예에서, 제 3 도전성 재료(124)는 제 1 도전성 재료(118)와 완전히 중첩하고 동조할 수 있다. 다른 실시예들에서, 제 3 도전성 재료(124) 및 제 1 도전성 재료(118) 중 하나는 재료들(124, 118) 중 하나를 통과하는 기판(112)의 1차 표면(114)에 수직인 수직 평면들이 다른 재료(118, 124)와 교차하도록 다른 것에 완전히 중첩할 수 있다. 다른 실시예들에서, 제 3 도전성 재료(124)는 제 1 도전성 재료(118) 및 제 3 도전성 재료(124) 둘 다의 적어도 일 부분이 기판(112)의 1차 표면(114)에 수직인 수직 평면에서의 공간을 차지하도록 제 1 도전성 재료(118)에 부분적으로 중첩시키기 위해 형성될 수 있다. 계속해서 다른 실시예들에서, 제 3 도전성 재료(124)는 기판(112)의 1차 표면(114)에 수직인 어떤 수직 평면도 제 1 도전성 재료(118) 및 제 3 도전성 재료(124) 둘 다에 교차하지 않도록 제 1 도전성 재료(118)로부터 완전히 오프셋될 수 있다. 제 1 도전성 재료(118) 및 제 3 도전성 재료(124)의 중첩 또는 비-중첩 위치들에 관계없이, 개구(130)를 형성할 때, 제 1 도전성 재료(118)의 적어도 일 부분이 노출되며 제 3 도전성 재료(124)의 적어도 일 부분이 노출된다.
묘사된 실시예에 따르면, 형성된 제 2 개구(130)는 제 1 도전성 재료(118)의 상부 부분에 의해 제 2 개구(130)의 최하부(136)를 따라 적어도 부분적으로 접해지며 제 3 도전성 재료(124)의 측면 부분에 의해 제 2 개구(130)의 측벽들(134) 중 하나를 따라 적어도 부분적으로 접해진다. 단면 게이트 전극(126)을 수반한 실시예들에서, 제 2 개구(130)는 제 1 도전성 재료(118) 및 제 3 도전성 재료(124)의 적어도 일 부분을 노출시키기 위해 제 1 절연 재료(122)를 통해 트렌치를 형성함으로써 형성될 수 있다. 게이트 전극(126)이 양면 게이트, 서라운드 게이트, 링 게이트, 또는 "U" 게이트인 것들과 같은, 다른 실시예들에서, 제 2 개구(130)를 형성하는 단계는 제 3 도전성 재료(124)를 통과하는 제 2 개구(130)를 형성하기 위해 제 3 도전성 재료(124)의 중심 부분들을 제거하는 단계를 포함할 수 있다. 이러한 제 2 개구(130)는 제 1 도전성 재료(118)의 상부 부분에 의해 제 2 개구(130)의 최하부(136)를 따라 부분적으로 접해지며 제 3 도전성 재료(124)의 측면 부분들에 의해 다수의 측벽들(134)을 따라 접해질 수 있다.
도 7f를 참조하면, 방법은 형성된 개구(130) 내에 및 제 1 도전성 재료(118) 맨 위에 배치될 소스 접촉부(102)를 위한 재료를 형성하는 단계를 포함한다. 상기 논의된 바와 같이, 소스 접촉부(102)를 위한 재료는 루테늄, 인듐 주석 산화물, 또는 소스 접촉부(102)와 접촉하여 형성될 채널 재료와의 도전성 산화물 계면을 형성할 수 있는 다른 재료를 포함할 수 있다. 소스 접촉부(102)가 제 1 도전성 재료(118) 내에 적어도 부분적으로 내장되는 실시예들에 대해, 제 1 도전성 재료(118)는 여기에서(예컨대, 개구(130)를 형성할 때 또는 이전 제작 단계에서) 형성된 공동을 가질 수 있다. 소스 접촉부(102)가 제 1 도전성 재료(118)와 같은 공간을 차지하는 실시예들에 대해, 소스 접촉부(102)는 소스 접촉부(102)가 제 1 절연 재료(122)와 제 1 도전성 재료(118) 사이에 배치되도록 제 1 절연 재료(122)의 형성 이전에 제 1 도전성 재료(118) 상에 배치될 수 있다. 소스 접촉부(102) 및 제 1 도전성 재료(118)가 별개의 재료들이 아닌 실시예들에 대해, 소스 접촉부(102)는 제 1 도전성 재료(118)를 대신할 수 있다.
도 7g를 참조하면, 방법은 형성된 개구(130)의 측벽들(134) 상에 제 2 절연 재료(140)를 형성하는 단계를 포함한다. 제 2 절연 재료(140)는 산화물과 같은, 유전체 재료로 형성될 수 있다. 제 2 절연 재료(140)는 측벽들(134) 상에 등각으로 재료를 증착시킴으로써 형성될 수 있다. 예를 들어, 제한 없이, 제 2 절연 재료(140)는 원자 층 증착(ALD)에 의해 형성될 수 있다. 제 2 개구(130)의 측벽들(134) 상에 제 2 절연 재료(140)를 형성하기 위해 적절한 기술을 선택하고 구현하는 것은 이 기술분야의 숙련자들에 의해 이해될 수 있다. 제 2 개구(130)의 측벽들(134)을 따라 제 2 절연 재료(140)를 형성하는 단계는 제 2 개구(130)의 폭을 감소시켜서, 약간 더 좁은 개구(130)를 형성할 수 있다.
제 2 절연 재료(140)를 형성하는 단계는 제 2 개구(130)의 측벽들(134) 상에 뿐만 아니라, 또한 제 3 도전성 재료(124)와 소스 접촉부(102)의 노출된 표면들 상에 제 2 절연 재료(140)를 형성하는 단계를 포함할 수 있다. 종래의 스페이서 에칭 기술과 같은, 재료-제거 기술은 제 1 도전성 재료(118)의 상부 표면을 커버하는 제 2 절연 재료(140)를 제거하기 위해 사용될 수 있지만, 제 2 절연 재료(140)에 의해 커버된 제 3 도전성 재료(124)를 남긴다.
도 7h를 참조하면, 개구(130)는 채널 영역(144)(도 1a)을 형성하기 위해 채널 재료(142)로 채워진다. 채널 재료(142)는 산화물 반도체 재료일 수 있다. 채널 재료(142)로 개구(130)를 채우는 것은 섭씨 약 800도 이하의 온도들에서 달성될 수 있다. 예를 들어, 제한 없이, 재료로 개구(130)를 채우는 것은 섭씨 약 650도 이하의 온도에서 달성될 수 있다. 섭씨 800도 미만의 제작 온도들에서 메모리 셀(110)의 다른 구성요소들(예컨대, 제 1 도전성 재료(118), 제 3 도전성 재료(124), 및 제 2 절연 재료(140))을 형성하기 위한 종래의 기술들은 이 기술분야에 알려져 있다. 이러한 기술들은, 예를 들어, 섭씨 650도 미만의 제작 온도들(예컨대, 섭씨 200 내지 600도의 범위에서의 온도들)을 요구할 수 있다. 방법은 또한 제 1 절연 재료(122), 제 2 절연 재료(140), 및 채널 재료(142)의 상부 표면을 평탄화하는 단계를 포함할 수 있다. 이들 상부 표면들을 평탄화하는 단계는 임의의 평탄화 기술을 사용하여 달성될 수 있다.
도 7i를 참조하면, 방법은 채널 재료(142) 맨 위에 있으며 그와 접촉하는 드레인 접촉부(104)를 형성하는 단계를 추가로 포함한다. 상기 논의된 바와 같이, 드레인 접촉부(104)에 대한 재료는 루테늄, 또는 상기 논의된 바와 같이 채널 재료(142)와 비-쇼트키 계면을 형성할 수 있는 다른 재료를 포함할 수 있다. 드레인 접촉부(104) 및 채널 재료(142) 사이에서의 직접 접촉은 비-쇼트키 드레인 영역을 형성할 수 있다. 제 2 도전성 재료(148)는 채널 재료(142)의 길이와 동조하도록 연속 라인에 형성될 수 있다.
도 7j를 참조하면, 방법은 드레인 접촉부(104)의 맨 위에 있으며 그와 접촉하는 제 2 도전성 재료(148)를 형성하는 단계를 추가로 포함한다. 제 2 도전성 재료(148)는 드레인 접촉부(104)의 길이와 동조하도록 연속 라인에 형성될 수 있다. 메모리 셀을 추가로 형성할 때, 저장 소자(예컨대, 커패시터)는 또한 이 기술분야의 통상의 기술자들에 의해 알려진 저장 소자들의 다양한 구성들에 따라 메모리 셀을 형성하기 위해 제 2 도전성 재료(148) 위에 형성될 수 있다.
일부 실시예들에서, 트랜지스터를 형성하는 단계는 드레인 접촉부, 소스 접촉부, 및 채널 재료를 포함한 막들의 스택이 게이트-산화물 및 게이트 금속에 앞서 필러를 형성하기 위해 증착되고, 라인들을 형성하기 위해 먼저 에칭되고, 채워지며 수직 방향으로 다시 에칭되는 게이트 마지막 흐름 형성을 포함할 수 있다. 트랜지스터를 형성하는 다른 방법들이 또한 이 기술분야의 통상의 기술자들에 의해 알려진 바와 같이 고려된다.
일부 실시예들에서, 메모리 셀은 평면 액세스 트랜지스터(즉, 또한 수평 액세스 트랜지스터로서 불리우는)를 포함하도록 구조화될 수 있다. 도 8 및 도 9는 본 개시의 실시예들에 따른 이러한 평면 액세스 트랜지스터들의 비-제한적인 예들을 도시한다.
도 8을 참조하면, 트랜지스터는 트랜지스터가 지지되는 기판(812)을 포함할 수 있다. 게이트 전극(824)은 기판(812) 상에 배치될 수 있다. 일부 실시예들에서, 부가적인 재료(814)(예컨대, 실리콘 산화물 재료)는 게이트 전극(824)의 도전성 재료와 기판(812) 사이에 배치될 수 있다. 게이트 산화물 재료(840)는 게이트 전극(824)의 측 벽들 주위를 포함하여 게이트 전극(824) 위에 형성될 수 있다. 채널 재료(842)는 게이트 산화물 재료(840) 상에 형성되며, 소스 접촉부(802)를 통해 제 1 도전성 재료(818)와, 및 드레인 접촉부(804)를 통해 제 2 도전성 재료(848)와 결합될 수 있다. 채널 재료(842)는 상기 논의된 바와 같이 소스 접촉부(802) 및 드레인 접촉부(804)와 비-쇼트키 계면들을 형성할 수 있는 산화물 반도체 재료로부터 형성될 수 있다. 도 8에 도시된 바와 같이, 채널 재료(842)는 게이트 산화물 재료(840)보다 짧은 폭을 가질 수 있으며 소스 접촉부(802) 및 드레인 접촉부(804)는 각각 채널 재료(842)의 적어도 두 개의 측면들을 둘러쌀 수 있다. 소스 접촉부(802) 및 드레인 접촉부(804)는 그들 각각의 도전성 재료들(818, 848)의 내부 단부들에 근접하여 배치될 수 있다. 도 8은 채널 재료(842)의 단부로만 연장되는 것으로 소스 접촉부(802) 및 드레인 접촉부(804)를 묘사하지만, 일부 실시예들에서 소스 접촉부(802) 및 드레인 접촉부(804)는 게이트 산화물 재료(840)와 각각의 도전성 재료들(818, 848) 사이에서의 계면을 따라 계속해서 연장될 수 있다.
도 9를 참조하면, 트랜지스터는 도 8에서와 유사하게 적층된 기판(912), 게이트 전극(924), 게이트 산화물(940), 및 채널 재료(942)를 포함할 수 있다. 도 8과 도 9의 실시예들 사이에서의 하나의 차이는 채널 재료(942) 및 게이트 산화물(940)이 길이가 실질적으로 같은 공간을 차지할 수 있다는 것이다. 또한, 소스 접촉부(902) 및 드레인 접촉부(904)는 단지 채널 재료(942)의 최상부 측면 상에서만, 및 각각의 도전성 재료들(918, 948)의 외부 단부에 근접하여 배치될 수 있다. 트랜지스터는 채널 재료(942) 위에 형성된 에칭 정지 재료(960) 및 패시베이션 재료(962)와 같은, 부가적인 재료들을 추가로 포함할 수 있다. 수평 트랜지스터들의 다른 구성들이 또한 최상부 게이트 또는 최하부 게이트 구성들을 포함하여 고려된다.
도 10a 및 도 10b는 다양한 게이트 전압들을 인가할 때 트랜지스터에 대한 구동 전류(ID)를 예시한 그래프들이다. 특히, 도 10a는 텅스텐(W) 소스 및 드레인 접촉부들을 가진 트랜지스터에 대응하는 반면, 도 10b는 루테늄(Ru) 소스 및 드레인 접촉부들을 가진 트랜지스터에 대응한다. 상이한 라인들(1002-1014(도 10a), 1022-1034(도 10b))은 게이트 전압을 변경하는 동안 범위가 0.05V 내지 4V에 이르는 고정된 드레인 전압의 상이한 상황들을 도시한다. 두 개의 도면들을 비교할 때, 라인들(1002, 1022)은 0.05V의 드레인 전압에 대응하고, 라인들(1004, 1024)은 0.5V의 드레인 전압에 대응하고, 라인들(1006, 1026)은 1V의 드레인 전압에 대응하고, 라인들(1008, 1028)은 1.5V의 드레인 전압에 대응하고, 라인들(1010, 1030)은 2V의 드레인 전압에 대응하고, 라인들(1012, 1032)은 3V의 드레인 전압에 대응하며, 라인들(1014, 1034)은 4V의 드레인 전압에 대응한다.
도 11a 및 도 11b는 다양한 드레인 전압들을 인가할 때 트랜지스터에 대한 구동 전류(ID)를 예시한 그래프들이다. 특히, 도 11a는 텅스텐(W) 소스 및 드레인 접촉부들을 가진 트랜지스터에 대응하는 반면, 도 11b는 루테늄(Ru) 소스 및 드레인 접촉부들을 가진 트랜지스터에 대응한다. 상이한 라인들(1102-1114(도 11a), 1122-1134(도 11b))은 드레인 전압을 변경하면서 범위가 -1V 내지 4V에 이르는 고정된 게이트 전압의 상이한 상황들을 도시한다. 두 개의 도면들을 비교할 때, 라인들(1102, 1122)은 -1V의 게이트 전압에 대응하고, 라인들(1104, 1124)은 0V의 게이트 전압에 대응하고, 라인들(1106, 1126)은 1V의 게이트 전압에 대응하고, 라인들(1108, 1128)은 2V의 게이트 전압에 대응하고, 라인들(1110, 1130)은 3V의 게이트 전압에 대응하고, 라인들(1112, 1132)은 3.4V의 게이트 전압에 대응하며, 라인들(1114, 1134)은 4V의 게이트 전압에 대응한다. 대응하는 1122-1134와 이들 라인들(1102-1114)을 비교하는 것은 드레인 전압을 위한 쇼트키 배리어가 루테늄 접촉들에 대해 감소됨(도 11a와 비교하여 도 11b에서 보다 낮은 전압들에서 더 가파른 기울기에 의해 입증됨)을 도시하며, 이는 동일한 방식으로 극복할 필요는 없다. 또한, 구동 전류(ID)는 대체로 보다 큰 게이트 전압들에 대해 증가한다.
반도체 디바이스가 또한 개시된다. 반도체 디바이스는 산화물 반도체 재료를 포함한 채널 재료, 채널 재료의 대향 단부들 상에 배치된 드레인 접촉부와 소스 접촉부, 및 게이트 전극을 포함한 트랜지스터를 포함한 메모리 구조를 포함한다. 드레인 접촉부 또는 소스 접촉부 중 적어도 하나는 채널 재료와 비-쇼트키 계면을 형성하는 도전성 재료를 포함한다.
도 12는 본원에서 설명된 하나 이상의 실시예들에 따라 구현된 반도체 디바이스(1200)의 단순화된 블록도이다. 이러한 비-제한적인 실시예에서, 반도체 디바이스의 메모리 구조는 메모리 어레이(1202) 및 제어 로직 구성요소(1204)를 포함한다. 메모리 어레이(1202)는 상기 설명된 바와 같이 액세스 트랜지스터들을 포함한 메모리 셀들을 포함할 수 있다. 트랜지스터들은 상기 논의된 바와 같이 산화물 반도체 재료 및 하나 이상의 소스 또는 드레인 접촉부들을 포함한 채널 영역을 포함할 수 있다. 제어 로직 구성요소(1204)는 메모리 어레이(1202) 내에서 임의의 또는 모든 메모리 셀들을 판독하고, 기록하거나, 또는 리프레싱하도록 메모리 어레이(1202)와 동작 가능하게 결합될 수 있다. 따라서, 동적 랜덤 액세스 메모리(DRAM) 어레이 또는 다른 유형의 메모리 어레이를 포함한 반도체 디바이스가 개시된다.
시스템이 또한 개시된다. 시스템은 메모리 셀들의 메모리 어레이를 포함한다. 각각의 메모리 셀은 액세스 트랜지스터 및 액세스 트랜지스터와 동작 가능하게 결합된 저장 소자를 포함한다. 액세스 트랜지스터는 산화물 반도체 재료를 포함한 채널 재료, 채널 재료와 적어도 하나의 비-쇼트키 계면을 형성하기 위해 대향 측면들 상에서 채널 재료와 동작 가능하게 결합된 소스 접촉부 및 드레인 접촉부; 및 게이트 전극을 포함한다.
도 13은 본원에서 설명된 하나 이상의 실시예들에 따라 구현된 전자 시스템(1300)의 단순화된 블록도이다. 전자 시스템(1300)은 적어도 하나의 입력 디바이스(1302)를 포함한다. 입력 디바이스(1302)는 키보드, 마우스, 또는 터치 스크린일 수 있다. 전자 시스템(1300)은 적어도 하나의 출력 디바이스(1304)를 추가로 포함한다. 출력 디바이스(1304)는 모니터, 터치 스크린, 또는 스피커일 수 있다. 입력 디바이스(1302) 및 출력 디바이스(1304)는 반드시 서로 분리 가능한 것은 아니다. 전자 시스템(1300)은 저장 디바이스(1306)를 추가로 포함한다. 입력 디바이스(1302), 출력 디바이스(1304), 및 저장 디바이스(1306)는 프로세서(1308)에 결합된다. 전자 시스템(1300)은 프로세서(1308)에 결합된 메모리 디바이스(1310)를 추가로 포함한다. 메모리 디바이스(1310)는 본원에서 설명된 하나 이상의 실시예들에 따른 적어도 하나의 메모리 셀을 포함한다. 메모리 디바이스(1310)는 메모리 셀들의 어레이를 포함할 수 있다. 전자 시스템(1300)은 컴퓨팅, 프로세싱, 산업용, 또는 소비자 제품을 포함할 수 있다. 예를 들어, 제한 없이, 시스템(1300)은 개인용 컴퓨터 또는 컴퓨터 하드웨어 구성요소, 서버 또는 다른 네트워킹 하드웨어 구성요소, 핸드헬드 디바이스, 태블릿 컴퓨터, 전자 노트북, 카메라, 전화, 음악 플레이어, 무선 디바이스, 디스플레이, 칩 셋, 게임, 차량, 또는 다른 알려진 시스템들을 포함할 수 있다.
본 개시는 그의 구현에서 다양한 수정들 및 대안적인 형태들에 영향을 받기 쉽지만, 특정 실시예들은 예로서 도면들에서 도시되며 본원에서 상세하게 설명되었다. 그러나, 본 개시는 개시된 특정한 형태들로 제한되도록 의도되지 않는다. 오히려, 본 개시는 다음의 첨부된 청구항들 및 그들의 법적 등가물들에 의해 정의된 바와 같이 본 개시의 범위 내에 있는 모든 수정들, 조합들, 등가물들, 변화들, 및 대안들을 포함한다.

Claims (20)

  1. 반도체 디바이스로서,
    트랜지스터;
    제1 도전성 라인; 및
    제2 도전성 라인을 포함하며,
    상기 트랜지스터는,
    산화물 반도체 재료를 포함하는 채널;
    상기 채널에 수직으로 위에 놓이며, 루테늄 및 루테늄 산화물 중 하나 이상을 포함하는 제1 접촉부;
    상기 채널에 수직으로 아래에 놓이며, 루테늄 및 루테늄 산화물 중 하나 이상을 포함하는 제2 접촉부;
    상기 채널에 수평으로 이웃하며, 상기 채널의 수직 경계들 내에 국한되는 게이트 전극; 및
    상기 채널 및 상기 게이트 전극 사이에서 상기 채널 및 상기 게이트 전극으로부터 수평으로 연장하고, 상기 제1 접촉부 및 상기 제2 접촉부 사이에서 상기 제1 접촉부 및 상기 제2 접촉부로부터 수직으로 연장하며, 상기 제1 접촉부 및 상기 제2 접촉부와 수평으로 중첩되는, 게이트 유전체 재료를 포함하고,
    상기 제1 도전성 라인은, 상기 제1 접촉부에 수직으로 위에 놓이며 물리적으로 직접 접촉하고, 티타늄 질화물 및 텅스텐 중 하나 이상을 포함하며,
    상기 제2 도전성 라인은, 상기 제2 접촉부에 수직으로 아래에 놓이며 물리적으로 직접 접촉하고, 티타늄 질화물 및 텅스텐 중 하나 이상을 포함하는,
    반도체 디바이스.
  2. 청구항 1에 있어서,
    상기 산화물 반도체 재료는 In2O3를 포함하는, 반도체 디바이스.
  3. 청구항 2에 있어서,
    상기 제1 도전성 라인 및 상기 제2 도전성 라인 중 하나 이상은 각각 티타늄 질화물 및 텅스텐의 조합을 포함하는, 반도체 디바이스.
  4. 청구항 2에 있어서,
    상기 제1 도전성 라인 및 상기 제2 도전성 라인 중 하나 이상은 각각 텅스텐을 포함하는, 반도체 디바이스.
  5. 청구항 2에 있어서,
    상기 제1 도전성 라인 및 상기 제2 도전성 라인 중 하나 이상은 각각 티타늄 질화물, 텅스텐, 및 추가 도전성 재료의 조합을 포함하는, 반도체 디바이스.
  6. 청구항 1에 있어서,
    상기 제1 도전성 라인은 상기 제2 도전성 라인과는 상이한 재료 조성을 갖는, 반도체 디바이스.
  7. 청구항 1에 있어서,
    상기 제1 접촉부는 상기 채널 및 상기 게이트 유전체 재료의 상단부 전체에 걸쳐 연장되는, 반도체 디바이스.
  8. 청구항 7에 있어서,
    상기 제2 접촉부는 상기 채널 및 상기 게이트 유전체 재료의 하단부 전체에 걸쳐 연장되는, 반도체 디바이스.
  9. 청구항 1에 있어서,
    상기 게이트 전극의 내측면은 상기 제1 접촉부 및 상기 제2 접촉부의 외측면과 동일 평면인, 반도체 디바이스.
  10. 청구항 1에 있어서,
    상기 게이트 전극의 내측면은 상기 제1 접촉부 및 상기 제2 접촉부 중 하나 이상의 수평 영역 내에 있는, 반도체 디바이스.
  11. 청구항 1에 있어서,
    상기 제1 접촉부는 상기 제1 도전성 라인에 내장되며,
    상기 제2 접촉부는 상기 제2 도전성 라인에 내장되는, 반도체 디바이스.
  12. 반도체 디바이스로서,
    수직 배향 트랜지스터;
    데이터 라인; 및
    소스 라인을 포함하며,
    상기 수직 배향 트랜지스터는,
    루테늄을 포함하는 드레인 접촉부;
    추가 루테늄을 포함하는 소스 접촉부;
    수직으로 상기 드레인 접촉부와 상기 소스 접촉부 사이에 놓이며, 산화물 반도체 재료를 포함하는 채널 영역;
    상기 채널 영역에 수평으로 이웃하며, 수직으로 상기 드레인 접촉부와 상기 소스 접촉부 사이에 놓이는 게이트 전극; 및
    수평으로 상기 채널 영역과 상기 게이트 전극 사이에 놓이며, 수직으로 상기 드레인 접촉부와 상기 소스 접촉부 사이에 놓이며, 상기 드레인 접촉부와 상기 소스 접촉부의 수평 영역들 내에 국한되는, 게이트 유전체 재료를 포함하고,
    상기 데이터 라인은, 상기 수직 배향 트랜지스터의 상기 드레인 접촉부와 전기 통신하며, 텅스텐 및 티타늄 질화물 중 하나 이상을 포함하는 도전성 재료를 포함하며,
    상기 소스 라인은, 상기 수직 배향 트랜지스터의 상기 소스 접촉부와 전기 통신하며, 추가 도전성 재료를 포함하는,
    반도체 디바이스.
  13. 청구항 12에 있어서,
    상기 채널 영역은 상기 드레인 접촉부에 수직으로 인접하는 In2O3를 포함하는, 반도체 디바이스.
  14. 청구항 13에 있어서,
    상기 드레인 라인의 상기 도전성 재료는 상기 드레인 접촉부의 루테늄과 물리적으로 접촉하는 티타늄 질화물을 포함하는, 반도체 디바이스.
  15. 청구항 13에 있어서,
    상기 드레인 라인의 상기 도전성 재료는 상기 드레인 접촉부의 루테늄과 물리적으로 접촉하는 텅스텐을 포함하는, 반도체 디바이스.
  16. 청구항 13에 있어서,
    상기 드레인 라인의 상기 도전성 재료는 상기 티타늄 질화물의 층과 상기 텅스텐의 추가 층을 포함하는, 반도체 디바이스.
  17. 청구항 13에 있어서,
    상기 소스 라인의 상기 추가 도전성 재료는 추가 텅스텐 및 추가 티타늄 질화물 중 하나 이상을 포함하는, 반도체 디바이스.
  18. 반도체 디바이스로서,
    트랜지스터;
    데이터 라인; 및
    소스 라인을 포함하며,
    상기 트랜지스터는,
    산화물 반도체 재료를 포함하는 채널;
    상기 채널의 제1 단부에 수직으로 인접하며 루테늄을 포함하는 드레인 접촉부;
    상기 채널의 제2 단부에 수직으로 인접하며 추가 루테늄을 포함하는 소스 접촉부;
    상기 채널에 수평으로 이웃하며, 수직으로 상기 드레인 접촉부와 상기 소스 접촉부 사이에 놓이는 게이트 전극; 및
    상기 채널 및 상기 게이트 전극 사이에서 상기 채널 및 상기 게이트 전극으로부터 수평으로 연장하는, 게이트 유전체 재료를 포함하고,
    상기 데이터 라인은, 상기 트랜지스터의 상기 드레인 접촉부의 상기 루테늄과 물리적으로 접촉하며, 텅스텐 및 티타늄 질화물 중 하나 이상을 포함하며,
    상기 소스 라인은, 상기 트랜지스터의 상기 소스 접촉부의 상기 추가 루테늄과 물리적으로 접촉하는,
    반도체 디바이스.
  19. 청구항 18에 있어서,
    상기 트랜지스터의 상기 채널은 In2O3를 포함하며,
    상기 데이터 라인은 상기 텅스텐 및 상기 티타늄 질화물의 조합을 포함하는, 반도체 디바이스.
  20. 청구항 19에 있어서,
    상기 채널의 상기 In2O3와 상기 드레인 접촉부의 상기 루테늄의 계면에 루테늄 산화물을 더 포함하는, 반도체 디바이스.
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