JP2015111663A

JP2015111663A - 半導体装置およびその作製方法

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Publication number: JP2015111663A
Application number: JP2014221300A
Authority: JP
Inventors: 哲弘田中; Tetsuhiro Tanaka; 宏充郷戸; Hiromitsu Goto
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2013-11-01
Filing date: 2014-10-30
Publication date: 2015-06-18
Anticipated expiration: 2034-10-30
Also published as: JP6444135B2

Abstract

【課題】オン電流が高く、オフ電流が低い半導体装置を提供する。また、安定な電気特性をもつ半導体装置を提供する。
【解決手段】酸化反応のギブス自由エネルギーが酸化物半導体よりも高いソース電極およびドレイン電極を用いる半導体装置である。酸化物半導体の下面に接する第１の電極と、酸化物半導体の上面に接する第２の電極と、酸化物半導体の側面と面するゲート絶縁膜およびゲート電極を有し、加熱処理を行うことで第１の電極および第２の電極から酸化物半導体へ酸素を供給する。
【選択図】図２

Description

本発明は、物、方法、又は製造方法に関する。又は、本発明は、プロセス、マシン、マニュファクチャ、又は組成物（コンポジション・オブ・マター）に関する。また、本発明の一態様は、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、それらの駆動方法又はそれらの製造方法に関する。特に、本発明の一態様は、酸化物半導体を含む半導体装置、表示装置、又は発光装置に関する。

なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。表示装置、電気光学装置、半導体回路及び電子機器は、半導体装置を有する場合がある。

近年、半導体装置の高集積化はトランジスタの微細化によって達成されてきた。ところが、従来用いられてきた平面的に作製するプレーナー型トランジスタでは、短チャネル効果が深刻になり、微細化の限界が近づいている。上述の問題を克服するために、半導体基板を立体的に加工し、基板に対して上下方向に電流が流れるように、ソース領域、ドレイン領域、およびゲート電極を形成する縦型トランジスタが提案されている（非特許文献２）。特に、ゲート電極が半導体の周囲を囲む構造の縦型トランジスタはＳＧＴ（ＳｕｒｒｏｕｎｄｉｎｇＧａｔｅＴｒａｎｓｉｓｔｏｒ）と呼ばれ、トランジスタの占有面積が小さくできる点と、高いオン電流が実現できる点で注目されている（非特許文献１、非特許文献３）。

ところで、シリコン以外にトランジスタに適用可能な半導体として、酸化物半導体が注目されている。酸化物半導体を用いたトランジスタは、製造工程が容易で、アモルファスシリコンを用いたトランジスタよりも動作が速く、オフ状態のリーク電流が極めて低いことから、集積回路や画像表示装置（単に表示装置とも表記する）への応用が期待されている。

酸化物半導体の膜中および界面に存在する酸素欠損は、トランジスタの電気特性を変動させることが知られているが、酸化物半導体の界面および膜中に、効果的に酸素を供給することで、上記課題を克服できることが知られている。酸化物半導体に酸素を供給する方法として、酸化物半導体と接する絶縁体から酸素を供給する方法（特許文献１）や、電極から酸素を供給する方法（特許文献２、特許文献３）が開示されている。

特開２０１２−００９８３６号公報特開２０１３−１３１７４０号公報特開２０１３‐１３８１９５号公報

ＩＥＥＥＩｎｔｅｒｎａｔｉｏｎａｌＥｌｅｃｔｒｏｎＤｅｖｉｃｅｓＭｅｅｔｉｎｇ（ＩＥＤＭ）ＴｅｃｈｎｉｃａｌＤｉｇｅｓｔｐｐ．２３−２６、１９８９ＩＥＥＥＩｎｔｅｒｎａｔｉｏｎａｌＥｌｅｃｔｒｏｎＤｅｖｉｃｅｓＭｅｅｔｉｎｇ（ＩＥＤＭ）ＴｅｃｈｎｉｃａｌＤｉｇｅｓｔｐｐ．９４９−９５１、２００２ＩＥＥＥＳｙｍｐｏｓｉｕｍＶＬＳＩＴｅｃｈｎｏｌｏｇｙＴｅｃｈｎｉｃａｌＤｉｇｅｓｔｐｐ．２１−２２、１９９３

本発明の一態様は、新規な半導体装置などを提供すること、または、オン電流が高い半導体装置を提供すること、または、オフ電流が低い半導体装置を提供すること、または、短チャネル効果が発現しにくい半導体装置を提供すること、または、占有面積の小さい半導体装置を提供すること、または、安定な電気特性をもつ半導体装置を提供することを課題の一とする。

なお、複数の課題の記載は、互いの課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全て解決する必要はない。また、列記した以外の課題が、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、これらの課題も、本発明の一形態の課題となり得る。

本発明の一態様は、酸化物半導体と、酸化物半導体の下面に接する第１の電極と、酸化物半導体の上面に接する第２の電極と、酸化物半導体の側面と面するゲート電極と、酸化物半導体とゲート電極との間に設けられたゲート絶縁膜と、を有する半導体装置である。第１の電極は第２の電極と重なる領域を有する。第１の電極および第２の電極の一方または双方は、少なくとも第１の層および第２の層を含む。第１の層は酸化物半導体と接し、かつ第２の層よりも酸素濃度が低いことが好ましい。

上記態様において、第１の層は酸化物半導体よりも酸化反応のギブス自由エネルギーが高い物質を含むことが好ましい。

上記態様において、第１の層および第２の層が、銀、銅、ルテニウム、イリジウム、白金および金から選ばれた一種以上を含むことが好ましい。

上記態様に記載の半導体装置は、第１の層および第２の層よりも酸素透過性の低い導電膜を有する。第１の層および第２の層は、酸化物半導体と導電膜との間に設けられることが好ましい。

本発明の一態様は、酸化物半導体と、酸化物半導体の下面に接する第１の電極と、酸化物半導体の上面に接する第２の電極と、酸化物半導体の側面と面するゲート電極と、酸化物半導体とゲート電極との間に設けられたゲート絶縁膜と、を有し、第１の電極は第２の電極と重なる領域を有し、第１の電極および第２の電極の一方または双方は、少なくとも第１の層および第２の層を含み、第１の層は酸化物半導体と接し、かつ第２の層よりも酸素濃度が低いことを特徴とする半導体装置の作製方法である。加熱処理を行うことで、第１の電極または第２の電極から酸化物半導体へ酸素を供給することが可能になる。

なお、本明細書において、チャネルに酸化物半導体を用いたトランジスタの構成例を示したが、本発明の一態様は、これに限定されない。例えば、チャネルやその近傍、ソース領域、ドレイン領域などにおいて、場合によっては、または、状況に応じて、Ｓｉ（シリコン）、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、などを有する材料で形成してもよい。

本発明の一態様により、新規な半導体装置などを提供すること、オン電流が高い半導体装置を提供すること、または、オフ電流が低い半導体装置を提供すること、または、短チャネル効果が発現しにくい半導体装置を提供すること、または、占有面積の小さい半導体装置を提供すること、または、安定な電気特性をもつ半導体装置を提供することが可能になる。

なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。

トランジスタの構成例を示す斜視図。トランジスタの構成例を示す斜視図および断面図。トランジスタの作製方法の一例を示す断面図。トランジスタの作製方法の一例を示す断面図。トランジスタの作製方法の一例を示す断面図。半導体領域の形状例を示す図。トランジスタの構成例を示す断面図。トランジスタの構成例を示す断面図。記憶装置の構成例を示す上面図。記憶装置の構成例を示す断面図。記憶装置の構成例を示す断面図。記憶装置の構成例を示す断面図。記憶装置の構成例を示す断面図。記憶装置の一例を示す回路図。表示装置の一例を示す上面図および回路図。電子機器の一例を示す外観図。ＲＦタグの使用例を説明する図。ＴＤＳ分析の結果を示す図。酸化反応のギブス自由エネルギーを示す図。

以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ること、当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態及び実施例の記載内容に限定して解釈されるものではない。また、以下に説明する実施の形態及び実施例において、同一部分又は同様の機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、本明細書で説明する各図において、各構成の大きさ、膜の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。

なお、本明細書にて用いる第１、第２等の序数詞は、構成要素の混同を避けるために付したものであり、数的に限定するものではない。そのため、例えば「第１の」を「第２の」又は「第３の」等を適宜置き換えて説明することができる。また、トランジスタの「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替えて用いることができるものとする。

（実施の形態１）
本実施の形態では、本発明の一態様に係るトランジスタについて図を用いて説明する。

図１は、本発明の一態様のトランジスタの斜視図である。なお、図１は図の明瞭化のために一部の要素を省いて図示している。図１に示すトランジスタ１００（または１１０）は、基板１０９と、配線１０１と、導電膜１１１と、ゲート電極１０２と、ドレイン電極１０５（または１１５）を有している。

図２（Ｂ）は図１に示すトランジスタの平面Ｘによる断面図を示している（図２（Ａ）参照）。図２（Ｂ）に示すトランジスタ１００は、基板１０９と、基板１０９上に形成された配線１０１と、配線１０１上に形成された導電膜１１１と、導電膜１１１上に形成されたソース電極１０３と、ソース電極１０３上に形成された酸化物半導体１０４と、ソース電極１０３と重なるように酸化物半導体１０４上に形成されたドレイン電極１０５と、ソース電極１０３、酸化物半導体１０４およびドレイン電極１０５の側面と接するように設けられたゲート絶縁膜１０６と、ゲート絶縁膜１０６を介して、ソース電極１０３、酸化物半導体１０４およびドレイン電極１０５の側面と面するように設けられたゲート電極１０２と、ドレイン電極１０５、ゲート電極１０２、ゲート絶縁膜１０６および導電膜１１１と接する保護絶縁膜１０７と、保護絶縁膜１０７上に設けられた層間絶縁膜１０８を有している。

基板１０９は、単なる支持体に限らず、他のトランジスタやキャパシタなどの素子が形成された基板であってもよい。この場合、トランジスタのゲート電極１０２、配線１０１の少なくとも一つが、上記の他の素子と電気的に接続されていてもよい。また、基板１０９と配線１０１との間に、基板１０９からの不純物拡散を防止するために絶縁膜を設けてもよい。

なお、例えば、本明細書等において、様々な基板１０９を用いて、トランジスタを形成することが出来る。基板１０９の種類は、特定のものに限定されることはない。その基板の一例としては、半導体基板（例えば単結晶基板又はシリコン基板）、ＳＯＩ基板、ガラス基板、石英基板、プラスチック基板、金属基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを有する基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、又は基材フィルムなどがある。ガラス基板の一例としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、又はソーダライムガラスなどがある。可撓性基板の一例としては、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）に代表されるプラスチック、又はアクリル等の可撓性を有する合成樹脂などがある。貼り合わせフィルムの一例としては、ポリプロピレン、ポリエステル、ポリフッ化ビニル、又はポリ塩化ビニルなどがある。基材フィルムの一例としては、ポリエステル、ポリアミド、ポリイミド、無機蒸着フィルム、又は紙類などがある。特に、半導体基板、単結晶基板、又はＳＯＩ基板などを用いてトランジスタを製造することによって、特性、サイズ、又は形状などのばらつきが少なく、電流能力が高く、サイズの小さいトランジスタを製造することができる。このようなトランジスタによって回路を構成すると、回路の低消費電力化、又は回路の高集積化を図ることができる。

なお、ある基板を用いてトランジスタを形成し、その後、別の基板にトランジスタを転置し、別の基板上にトランジスタを配置してもよい。トランジスタが転置される基板の一例としては、上述したトランジスタを形成することが可能な基板に加え、紙基板、セロファン基板、石材基板、木材基板、布基板（天然繊維（絹、綿、麻）、合成繊維（ナイロン、ポリウレタン、ポリエステル）若しくは再生繊維（アセテート、キュプラ、レーヨン、再生ポリエステル）などを含む）、皮革基板、又はゴム基板などがある。これらの基板を用いることにより、特性のよいトランジスタの形成、消費電力の小さいトランジスタの形成、壊れにくい装置の製造、耐熱性の付与、軽量化、又は薄型化を図ることができる。

なお、所定の機能を実現させるために必要な回路の全てを、同一の基板（例えば、ガラス基板、プラスチック基板、単結晶基板、又はＳＯＩ基板など）に形成することが可能である。こうして、部品点数の削減によるコストの低減、又は回路部品との接続点数の低減による信頼性の向上を図ることができる。

トランジスタ１００はＳＧＴ（ＳｕｒｒｏｕｎｄｉｎｇＧａｔｅＴｒａｎｓｉｓｔｏｒ）で、ソース電極１０３とドレイン電極１０５との間の距離、すなわち酸化物半導体１０４の高さがトランジスタ１００のチャネル長に相当する。トランジスタ１００は、酸化物半導体１０４の側面全体がゲート電極１０２で囲まれているため完全空乏で動作し、オン電流が高く、ＤＩＢＬ（ＤｒａｉｎＩｎｄｕｃｅｄＢａｒｒｉｅｒＬｏｗｅｒｉｎｇ）によるリーク電流（オフ電流）の増加を防ぐことができる。トランジスタ１００のチャネル長は、例えば３０ｎｍ以上５００ｎｍ以下、好ましくは、５０ｎｍ以上３００ｎｍ以下、さらに好ましくは１００ｎｍ以上２００ｎｍ以下とすることができる。

単結晶シリコンで作製されたＳＧＴは、立体的に加工された単結晶シリコン基板にチャネルが形成されるので、界面準位密度が高い面方位にもチャネルが形成される。そのため、プレーナー型のトランジスタと比べて電気特性が劣化しやすい場合がある。一方、酸化物半導体で作製されたＳＧＴは、面方位に対する界面準位の依存性が非常に少なく、上述した問題が発生しない。そのためＳＧＴを酸化物半導体で作製することは好ましい。

また、単結晶シリコンでＳＧＴを作製する場合、ソース領域およびドレイン領域を形成するために高度な不純物注入技術が要求されるが、酸化物半導体でＳＧＴを作製する場合、不純物注入を行わずともトランジスタを作製することができるので、単結晶シリコンに比べて製造工程が容易である。

一般的に、酸化物半導体を使ったトランジスタは、酸素欠損によりトランジスタの電気特性が変動することが知られている。そのため、トランジスタ１００も酸化物半導体１０４に酸素を供給するのが好ましい。保護絶縁膜１０７および層間絶縁膜１０８に酸素を含ませて酸素供給を試みた場合、酸化物半導体１０４は上下と側面を電極で囲まれているため、上記絶縁膜から供給された酸素が電極を透過できず、酸化物半導体１０４まで到達しない。ゲート絶縁膜１０６から酸素を供給する方法もあるが、微細化されたトランジスタは、ゲート容量を確保するために、ゲート絶縁膜１０６を薄く形成することが一般的である。そのため、ゲート絶縁膜１０６は十分な量の酸素を含むことができず、酸化物半導体１０４の酸素欠損を十分に修復することができないおそれがある。上述の理由で、トランジスタ１００において、周囲に存在する絶縁膜から酸化物半導体１０４に酸素を供給することは難しい。

本実施の形態では、ソース電極およびドレイン電極に酸素供給能力を与えることで、上述の問題を解決する方法を示す。ソース電極およびドレイン電極が酸素供給能力を持つことで、縦型トランジスタにおいても、動作を安定化させることができる。以下にその詳細を説明する。

ソース電極１０３およびドレイン電極１０５は酸素を含む導電膜であり、酸化物半導体１０４よりも酸化反応のギブス自由エネルギーが高い物質を有する。即ち、ソース電極１０３およびドレイン電極１０５は酸化物半導体１０４よりも還元しやすい性質を有する。言い換えると、ソース電極１０３およびドレイン電極１０５は酸化物半導体１０４よりも酸化しにくい性質を有する。

ソース電極１０３およびドレイン電極１０５の厚さは、例えば３ｎｍ以上３００ｎｍ以下、好ましくは５ｎｍ以上１００ｎｍ以下、さらに好ましくは１０ｎｍ以上５０ｎｍ以下にするとよい。

酸素を含むソース電極１０３およびドレイン電極１０５は、酸化物半導体１０４よりも還元しやすい物質で構成されているため、加熱処理を施すと、ソース電極１０３およびドレイン電極１０５が還元し酸素を放出する。ソース電極１０３およびドレイン電極１０５から放出された酸素は、酸化物半導体１０４に供給され、酸化物半導体１０４の酸素欠損を低減させることができる。

なお、加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下の温度で、不活性ガス雰囲気、酸化性ガスを１０ｐｐｍ以上含む雰囲気、または減圧状態で行えばよい。

参考として、図１９に各元素の酸化反応のギブス自由エネルギーを示す。図１９の横軸は温度［℃］であり、縦軸はギブス自由エネルギー（ΔＧ［ｋＪ／ｍｏｌ］）である。図１９に示す酸化反応のギブス自由エネルギーは、以下の計算によって求めたものである。まず、表１に示す各物質における標準生成エンタルピーΔＨおよび標準エントロピーＳの値を用いて、表２に示す各酸化反応の式に代入することで、各酸化反応における標準生成エンタルピーΔＨおよび標準生成エントロピーΔＳの値を算出する。表２に、算出した各酸化反応における標準生成エンタルピーΔＨおよび標準生成エントロピーΔＳの値を示す。なお、表１に示す各物質における標準生成エンタルピーΔＨおよび標準エントロピーＳの値は、主として日本化学会編「化学便覧基礎編ＩＩ改訂４版２８５頁、丸善株式会社」から引用したものである。

次に、表２に示す標準生成エンタルピーΔＨおよび標準生成エントロピーΔＳの値を下記の数式（１）に代入して、温度が０℃以上９００℃以下の範囲における各酸化反応のギブス自由エネルギーの値を算出した。なお、数式（１）のＴは、温度［Ｋ］である。

ΔＧ＝ΔＨ−ＴΔＳ × １０^−３（１）

図１９より、例えば、ソース電極１０３およびドレイン電極１０５は、銀、銅、ルテニウム、イリジウム、白金および金から選ばれた一種以上の元素を含む酸化物からなる層を用いればよい。白金および金は図１９には記載されていないが、酸化しにくい金属として知られている。当該元素を含む酸化物は、酸化反応のギブス自由エネルギーが高いため、自身は還元しやすく、かつ接する膜を酸化しやすい。なお、導電率が高いため、ルテニウムまたはイリジウムを含む酸化物を用いると好ましい。ルテニウムまたはイリジウムを含む酸化物の一例としては、ＲｕＯ_Ｘ（Ｘは０．５以上４以下）、ＩｒＯ_Ｘ（Ｘは０．５以上４以下）、ＳｒＲｕＯ_Ｘ（Ｘは１以上５以下）などが挙げられる。

保護絶縁膜１０７は酸素を遮断する機能を有する。酸素を遮断する保護絶縁膜１０７がドレイン電極１０５と接することで、ドレイン電極１０５を還元する際に、ドレイン電極１０５の上面および側面から酸素が漏れるのを防ぐことができ、酸化物半導体１０４に効果的に酸素供給できる。

保護絶縁膜１０７は、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどから選ばれた一種以上含む絶縁体を用いることができる。特に、酸化アルミニウム膜は、水素、水分などの不純物及び酸素の双方に対して膜を透過させない遮断（ブロッキング）効果が高く、保護絶縁膜１０７に適用するのに好ましい。

導電膜１１１は、酸素を遮断する機能を有する導電膜である。導電膜１１１はソース電極１０３よりも酸素透過性が低いことが好ましい。導電膜１１１がソース電極１０３の下面と接することで、ソース電極１０３を還元する際に、ソース電極１０３の下面から酸素が漏れることを防ぐことができ、効果的に酸化物半導体１０４に酸素を供給することができる。また、導電膜１１１は、ソース電極１０３から放出された酸素が配線１０１を酸化し、ソース電極１０３と配線１０１との間に高抵抗な酸化物層が形成されることを防ぐ。

導電膜１１１は、銀、銅、ルテニウム、イリジウム、モリブデン、タングステン、白金および金から選ばれた一種以上の元素、または金属窒化物を含む層とする。特に窒化タンタルは酸素に対してブロッキング効果が高く、導電膜１１１に好ましい。

図２（Ｃ）に示すトランジスタ１１０は、トランジスタ１００に加熱処理を施して、ソース電極１０３およびドレイン電極１０５を還元させた後の状態を示している。

トランジスタ１１０は、導電膜１１３ａおよび導電膜１１３ｂを含むソース電極１１３と、導電膜１１５ａおよび導電膜１１５ｂを含むドレイン電極１１５と、を有し、導電膜１１３ａおよび導電膜１１５ａは、酸化物半導体１０４と接している。導電膜１１３ａは、導電膜１１３ｂよりも酸素濃度が低い膜である。また、導電膜１１５ａは、導電膜１１５ｂよりも酸素濃度が低い膜である。トランジスタ１１０において、ソース電極１１３およびドレイン電極１１５以外の構成は、図２（Ｂ）のトランジスタ１００と同一である。

図２（Ｂ）のソース電極１０３は、加熱処理を施すことで、酸化物半導体１０４近傍の領域が還元され、ソース電極１０３よりも酸素濃度が低減された導電膜１１３ａと、ソース電極１０３と同程度の酸素濃度を有する導電膜１１３ｂへと変化する。同様に、図２（Ｂ）のドレイン電極１０５は、加熱処理を施すことで、酸化物半導体１０４近傍の領域が還元され、ドレイン電極１０５よりも酸素濃度が低減された導電膜１１５ａと、ドレイン電極１０５と同程度の酸素濃度を有する導電膜１１５ｂへと変化する。このとき、ソース電極１０３およびドレイン電極１０５から放出された酸素は、酸化物半導体１０４の酸素欠損を低減させる役割をもつ。

導電膜１１３ａおよび導電膜１１５ａの厚さは、例えば１ｎｍ以上１００ｎｍ以下、好ましくは１ｎｍ以上５０ｎｍ以下、さらに好ましくは１ｎｍ以上１０ｎｍ以下にすればよい。

なお、加熱処理の条件によって、ソース電極１０３のすべての領域が導電膜１１３ａへと変化し、ドレイン電極１０５のすべての領域が導電膜１１５ａへと変化する場合もある。つまり、導電膜１１３ｂおよび導電膜１１５ｂが形成されない場合もある。

導電膜１１１は導電膜１１３ａ及び導電膜１１３ｂよりも酸素透過性が低いことが好ましい。導電膜１１１が酸素を遮断する機能を有することで、酸化物半導体１０４から配線１０１に酸素が吸収されることを防ぐ。また、ソース電極１０３と配線１０１との間に高抵抗な酸化物層が形成されることを防ぐ。

ゲート絶縁膜１０６は酸化シリコン、酸化窒化シリコン、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを含む絶縁体から一種以上選択して、単層または積層して用いればよい。

ゲート絶縁膜１０６の積層構造の一例について説明する。ゲート絶縁膜１０６は、例えば、酸素、窒素、シリコン、ハフニウムなどを有する。具体的には、酸化ハフニウム、および酸化シリコンまたは酸化窒化シリコンを含むと好ましい。酸化ハフニウムは、酸化シリコンや酸化窒化シリコンと比べて比誘電率が高い。したがって、等価酸化膜厚に対して物理的な膜厚を大きくできるため、等価酸化膜厚を１０ｎｍ以下または５ｎｍ以下とした場合でも、トンネル電流によるリーク電流を小さくすることができる。即ち、オフ電流の小さいトランジスタを実現することができる。さらに、結晶構造を有する酸化ハフニウムは、非晶質構造を有する酸化ハフニウムと比べて高い比誘電率を備える。したがって、オフ電流の小さいトランジスタとするためには、結晶構造を有する酸化ハフニウムを用いることが好ましい。結晶構造の例としては、単斜晶系、正方晶系、立方晶系などが挙げられる。ただし、本発明の一態様は、これらに限定されない。

ところで、結晶構造を有する酸化ハフニウムの被形成面は、欠陥に起因した界面準位を有する場合がある。該界面準位はトラップセンターとして機能する場合がある。そのため、酸化ハフニウムがトランジスタのチャネル領域に近接して配置されるとき、該界面準位によってトランジスタの電気特性が劣化する場合がある。そこで、該界面準位の影響を低減するために、トランジスタのチャネル領域と酸化ハフニウムとの間に、別の層を配置することによって互いに離間させることが好ましい場合がある。この層は、緩衝機能を有する。緩衝機能を有する層としては、酸化シリコン、酸化窒化シリコン、酸化物半導体などを用いることができる。なお、緩衝機能を有する層には、例えば、チャネル領域となる半導体よりもエネルギーギャップの大きい半導体または絶縁体を用いる。または、緩衝機能を有する層には、例えば、チャネル領域となる半導体よりも電子親和力の小さい半導体または絶縁体を用いる。または、緩衝機能を有する層には、例えば、チャネル領域となる半導体よりもイオン化エネルギーの大きい半導体または絶縁体を用いる。

ゲート電極１０２は、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ｒｕ、Ａｇ、ＴａおよびＷなどの導電体を用いることができる。また、当該ゲート電極は、上記材料の積層であってもよい。また、ゲート電極１０２には、窒素を含んだ導電体を用いてもよい。たとえば、ゲート電極１０２に窒化チタン上にタングステンの積層、窒化タングステン上にタングステンの積層、窒化タンタル上にタングステンの積層などを用いることができる。

以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。

（実施の形態２）
本実施の形態では、実施の形態１で示した酸化物半導体１０４について、詳細な説明を行う。

酸化物半導体１０４は、インジウムを含む酸化物である。酸化物は、例えば、インジウムを含むと、キャリア移動度（電子移動度）が高くなる。また、酸化物半導体１０４は、元素Ｍを含むと好ましい。元素Ｍとして、例えば、アルミニウム、ガリウム、イットリウムまたはスズなどがある。元素Ｍは、例えば、酸素との結合エネルギーが高い元素である。元素Ｍは、例えば、酸化物のエネルギーギャップを大きくする機能を有する元素である。また、酸化物半導体１０４は、亜鉛を含むと好ましい。酸化物が亜鉛を含むと、例えば、酸化物を結晶化しやすくなる。酸化物の価電子帯上端のエネルギーは、例えば、亜鉛の原子数比によって制御できる。

ただし、酸化物半導体１０４は、インジウムを含む酸化物に限定されない。酸化物半導体１０４は、例えば、Ｚｎ−Ｓｎ酸化物、Ｇａ−Ｓｎ酸化物であっても構わない。

また酸化物半導体１０４は、エネルギーギャップが大きい酸化物を用いる。酸化物半導体１０４のエネルギーギャップは、例えば、２．５ｅＶ以上４．２ｅＶ以下、好ましくは２．８ｅＶ以上３．８ｅＶ以下、さらに好ましくは３ｅＶ以上３．５ｅＶ以下とする。

酸化物半導体１０４は、スパッタリング法、ＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法（ＭＯＣＶＤ（ＭｅｔａｌＯｒｇａｎｉｃＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法、ＡＬＤ（ＡｔｏｍｉｃＬａｙｅｒＤｅｐｏｓｉｔｉｏｎ）法、熱ＣＶＤ法またはＰＥＣＶＤ（ＰｌａｓｍａＥｎｈａｎｃｅｄＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法を含むがこれに限定されない）、ＭＢＥ（ＭｏｌｅｃｕｌａｒＢｅａｍＥｐｉｔａｘｙ）法またはＰＬＤ（ＰｕｌｓｅｄＬａｓｅｒＤｅｐｏｓｉｔｉｏｎ）法を用いて成膜するとよい。特に、ＭＯＣＶＤ法、ＡＬＤ法または熱ＣＶＤ法を用いると、プラズマを使わないため酸化物半導体１０４にダメージを与えにくく、トランジスタのオフ状態のリーク電流を低く抑えることができるので好ましい。

ＭＯＶＣＤ法やＡＬＤ法などの熱ＣＶＤ法を用いて、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜を成膜する場合には、トリメチルインジウム、トリメチルガリウム、及びジメチル亜鉛を用いる。なお、トリメチルインジウムの化学式は、Ｉｎ（ＣＨ_３）_３である。また、トリメチルガリウムの化学式は、Ｇａ（ＣＨ_３）_３である。また、ジメチル亜鉛の化学式は、Ｚｎ（ＣＨ_３）_２である。また、これらの組み合わせに限定されず、トリメチルガリウムに代えてトリエチルガリウム（化学式Ｇａ（Ｃ_２Ｈ_５）_３）を用いることもでき、ジメチル亜鉛に代えてジエチル亜鉛（化学式Ｚｎ（Ｃ_２Ｈ_５）_２）を用いることもできる。

酸化物半導体１０４をスパッタリング法で成膜する場合、パーティクル数低減のため、インジウムを含むターゲットを用いると好ましい。また、元素Ｍの原子数比が高い酸化物ターゲットを用いた場合、ターゲットの導電性が低くなる場合がある。インジウムを含むターゲットを用いる場合、ターゲットの導電率を高めることができ、ＤＣ放電、ＡＣ放電が容易となるため、大面積の基板へ対応しやすくなる。したがって、半導体装置の生産性を高めることができる。

酸化物半導体１０４をスパッタリング法で成膜する場合、ターゲットの原子数比は、Ｉｎ：Ｍ：Ｚｎが３：１：１、３：１：２、３：１：４、１：１：０．５、１：１：１、１：１：２、１：４：４、などとすればよい。

酸化物半導体１０４をスパッタリング法で成膜する場合、ターゲットの原子数比からずれた原子数比の膜が形成される場合がある。特に、亜鉛は、ターゲットの原子数比よりも膜の原子数比が小さくなる場合がある。具体的には、ターゲットに含まれる亜鉛の原子数比の４０ａｔｏｍｉｃ％以上９０ａｔｏｍｉｃ％程度以下となる場合がある。

以下では、酸化物半導体１０４中における不純物の影響について説明する。なお、トランジスタの電気特性を安定にするためには、酸化物半導体１０４中の不純物濃度を低減し、低キャリア密度化および高純度化することが有効である。なお、酸化物半導体１０４のキャリア密度は、８×１０^１１個／ｃｍ^３未満、好ましくは１×１０^１１個／ｃｍ^３未満、さらに好ましくは１×１０^１０個／ｃｍ^３未満であり、１×１０^−９以上とする。酸化物半導体１０４中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。

例えば、酸化物半導体１０４中のシリコンは、キャリアトラップやキャリア発生源となる場合がある。そのため、酸化物半導体１０４のシリコン濃度を、二次イオン質量分析法（ＳＩＭＳ：ＳｅｃｏｎｄａｒｙＩｏｎＭａｓｓＳｐｅｃｔｒｏｍｅｔｒｙ）において、１×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３未満、さらに好ましくは２×１０^１８ａｔｏｍｓ／ｃｍ^３未満とする。

また、酸化物半導体１０４中に水素が含まれると、キャリア密度を増大させてしまう場合がある。酸化物半導体１０４の水素濃度はＳＩＭＳにおいて、２×１０^２０ａｔｏｍｓ／ｃｍ^３以下、好ましくは５×１０^１９ａｔｏｍｓ／ｃｍ^３以下、より好ましくは１×１０^１９ａｔｏｍｓ／ｃｍ^３以下、さらに好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３以下とする。また、酸化物半導体１０４中に窒素が含まれると、キャリア密度を増大させてしまう場合がある。酸化物半導体１０４の窒素濃度は、ＳＩＭＳにおいて、５×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３以下、より好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３以下、さらに好ましくは５×１０^１７ａｔｏｍｓ／ｃｍ^３以下とする。

また、酸化物半導体１０４の水素濃度を低減するために、ゲート絶縁膜１０６の水素濃度を低減すると好ましい。ゲート絶縁膜１０６の水素濃度はＳＩＭＳにおいて、２×１０^２０ａｔｏｍｓ／ｃｍ^３以下、好ましくは５×１０^１９ａｔｏｍｓ／ｃｍ^３以下、より好ましくは１×１０^１９ａｔｏｍｓ／ｃｍ^３以下、さらに好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３以下とする。また、酸化物半導体１０４の窒素濃度を低減するために、ゲート絶縁膜１０６の窒素濃度を低減すると好ましい。ゲート絶縁膜１０６の窒素濃度は、ＳＩＭＳにおいて、５×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３以下、より好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３以下、さらに好ましくは５×１０^１７ａｔｏｍｓ／ｃｍ^３以下とする。

以下では、酸化物半導体１０４に適用可能な酸化物半導体膜の結晶構造について説明する。

なお、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。

また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。

酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに分けられる。または、酸化物半導体は、例えば、結晶性酸化物半導体と非晶質酸化物半導体とに分けられる。

なお、非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（ＣＡｘｉｓＡｌｉｇｎｅｄＣｒｙｓｔａｌｌｉｎｅＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、微結晶酸化物半導体、非晶質酸化物半導体などがある。また、結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、微結晶酸化物半導体などがある。

まずは、ＣＡＡＣ−ＯＳ膜について説明する。

ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。

透過型電子顕微鏡（ＴＥＭ：ＴｒａｎｓｍｉｓｓｉｏｎＥｌｅｃｔｒｏｎＭｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳ膜の明視野像および回折パターンの複合解析像（高分解能ＴＥＭ像ともいう。）を観察することで複数の結晶部を確認することができる。一方、高分解能ＴＥＭ像によっても明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。

試料面と略平行な方向から、ＣＡＡＣ−ＯＳ膜の断面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。

一方、試料面と略垂直な方向から、ＣＡＡＣ−ＯＳ膜の平面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。

ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−ＲａｙＤｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることが確認できる。

なお、ＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。

ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。

また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。

不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。

なお、本明細書等において実質的に真性という場合、酸化物半導体膜のキャリア密度は、８×１０^１１／ｃｍ^３未満、好ましくは１×１０^１１／ｃｍ^３未満、さらに好ましくは１×１０^１０／ｃｍ^３未満であり、１×１０^−９／ｃｍ^３以上である。酸化物半導体膜を高純度真性化することで、トランジスタに安定した電気特性を付与することができる。

また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。

次に、微結晶酸化物半導体膜について説明する。

微結晶酸化物半導体膜は、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。

ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが観測される場合がある。

ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。

次に、非晶質酸化物半導体膜について説明する。

非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶部を有さない酸化物半導体膜である。石英のような無定形状態を有する酸化物半導体膜が一例である。

非晶質酸化物半導体膜は、高分解能ＴＥＭ像において結晶部を確認することができない。

非晶質酸化物半導体膜に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半導体膜に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半導体膜に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンが観測される。

なお、酸化物半導体膜は、ｎｃ−ＯＳ膜と非晶質酸化物半導体膜との間の物性を示す構造を有する場合がある。そのような構造を有する酸化物半導体膜を、特に非晶質ライク酸化物半導体（ａ−ｌｉｋｅＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。

ａ−ｌｉｋｅＯＳ膜は、高分解能ＴＥＭ像において鬆（ボイドともいう。）が観察される場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領域と、結晶部を確認することのできない領域と、を有する。ａ−ｌｉｋｅＯＳ膜は、ＴＥＭによる観察程度の微量な電子照射によって、結晶化が起こり、結晶部の成長が見られる場合がある。一方、良質なｎｃ−ＯＳ膜であれば、ＴＥＭによる観察程度の微量な電子照射による結晶化はほとんど見られない。

なお、ａ−ｌｉｋｅＯＳ膜およびｎｃ−ＯＳ膜の結晶部の大きさの計測は、高分解能ＴＥＭ像を用いて行うことができる。例えば、ＩｎＧａＺｎＯ_４の結晶は層状構造を有し、Ｉｎ−Ｏ層の間に、Ｇａ−Ｚｎ−Ｏ層を２層有する。ＩｎＧａＺｎＯ_４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有する。よって、これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。そのため、高分解能ＴＥＭ像における格子縞に着目し、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所においては、それぞれの格子縞がＩｎＧａＺｎＯ_４の結晶のａ−ｂ面に対応する。

また、酸化物半導体膜は、構造ごとに密度が異なる場合がある。例えば、ある酸化物半導体膜の組成がわかれば、該組成と同じ組成における単結晶の密度と比較することにより、その酸化物半導体膜の構造を推定することができる。例えば、単結晶の密度に対し、ａ−ｌｉｋｅＯＳ膜の密度は７８．６％以上９２．３％未満となる。また、例えば、単結晶の密度に対し、ｎｃ−ＯＳ膜の密度およびＣＡＡＣ−ＯＳ膜の密度は９２．３％以上１００％未満となる。なお、単結晶の密度に対し密度が７８％未満となる酸化物半導体膜は、成膜すること自体が困難である。

上記について、具体例を用いて説明する。例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ_４の密度は６．３５７ｇ／ｃｍ^３となる。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、ａ−ｌｉｋｅＯＳ膜の密度は５．０ｇ／ｃｍ^３以上５．９ｇ／ｃｍ^３未満となる。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、ｎｃ−ＯＳ膜の密度およびＣＡＡＣ−ＯＳ膜の密度は５．９ｇ／ｃｍ^３以上６．３ｇ／ｃｍ^３未満となる。

なお、同じ組成の単結晶が存在しない場合がある。その場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成の単結晶に相当する密度を算出することができる。所望の組成の単結晶の密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて算出すればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて算出することが好ましい。

なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、ａ−ｌｉｋｅＯＳ膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。

（実施の形態３）
本実施の形態では、実施の形態１で示したトランジスタ１１０の作製方法について、図面を用いて説明する。

まず、基板１０９上に配線１０１および導電膜１１１を形成する（図３（Ａ）参照）。

次に、導電膜２０３、酸化物半導体２０４および導電膜２０５を成膜する（図３（Ｂ）参照）。

導電膜２０３および導電膜２０５は、スパッタリング法、ＣＶＤ法（ＡＬＤ法、ＭＯＣＶＤ法、熱ＣＶＤ法またはＰＥＣＶＤ法を含むがこれに限定されない）、ＭＢＥ法またはＰＬＤ法を用いて成膜すればよい。特にＡＬＤ法、ＭＯＣＶＤ法または熱ＣＶＤ法は、プラズマを使わないためダメージが少なく好ましい。

酸化物半導体２０４は、実施の形態２で記載した方法を用いて成膜する。

次に、導電膜２０３、酸化物半導体２０４および導電膜２０５を、共通のフォトリソグラフィーを使ってエッチングし、ソース電極１０３、酸化物半導体１０４およびドレイン電極１０５を形成する（図３（Ｃ）参照）。導電膜２０３、酸化物半導体２０４および導電膜２０５をエッチングする際にハードマスクを用いてもよい。また、導電膜１１１を同時にエッチングしてもよい。

次に、ゲート絶縁膜１０６、導電膜２０２を成膜する（図４（Ａ）参照）。ゲート絶縁膜１０６および導電膜２０２は、スパッタリング法、ＣＶＤ法（ＡＬＤ法、ＭＯＣＶＤ法、熱ＣＶＤ法またはＰＥＣＶＤ法を含むがこれに限定されない）、ＭＢＥ法またはＰＬＤ法を用いて成膜すればよい。特にＡＬＤ法、ＭＯＣＶＤ法または熱ＣＶＤ法は、プラズマを使わないためダメージが少なく好ましい。

次に、導電膜２０２およびゲート絶縁膜１０６を異方性エッチングで加工し、ゲート電極１０２を形成する（図４（Ｂ）参照）。異方性エッチングにより、ゲート絶縁膜１０６を介して酸化物半導体１０４の側面と面する位置にゲート電極１０２が形成される。なお、エッチング方法によってはドレイン電極１０５上にゲート絶縁膜１０６の一部がエッチングされずに残る場合もあるが、後の研磨工程で除去されるので問題にならない。また、ドレイン電極１０５が消失しないように、ゲート電極１０２とドレイン電極１０５との間に選択比が得られるエッチング方法が好ましいが、上述の選択比が得られない場合は、ドレイン電極１０５上にエッチングストッパを設けてもよい。

次に、保護絶縁膜１０７および層間絶縁膜１０８を成膜する（図４（Ｃ）参照）。保護絶縁膜１０７および層間絶縁膜１０８は、スパッタリング法、ＣＶＤ法（ＡＬＤ法、ＭＯＣＶＤ法、熱ＣＶＤ法またはＰＥＣＶＤ法を含むがこれに限定されない）、ＭＢＥ法またはＰＬＤ法を用いて成膜すればよい。特にＡＬＤ法、ＭＯＣＶＤ法または熱ＣＶＤ法は、プラズマを使わないためダメージが少なく好ましい。

次に、加熱処理を行う。加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下の温度で、不活性ガス雰囲気、酸化性ガスを１０ｐｐｍ以上含む雰囲気、または減圧状態で行えばよい。加熱処理により、ソース電極１０３およびドレイン電極１０５を還元させて、導電膜１１３ａ、導電膜１１３ｂ、導電膜１１５ａおよび導電膜１１５ｂを作製する（図５（Ａ）参照）。その際、ソース電極１０３およびドレイン電極１０５から放出された酸素は、酸化物半導体１０４へ供給され、酸化物半導体１０４の酸素欠損を低減させる。

次に、保護絶縁膜１０７および層間絶縁膜１０８をＣＭＰ（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ）法で研磨し、平坦化処理を行う（図５（Ｂ）参照）。この際に、ドレイン電極１１５をＣＭＰ法のストッパとして利用することができる。もし、ドレイン電極１１５をストッパとして利用できない場合は、ドレイン電極１１５の上にストッパを設けてもよい。

最後に、層間絶縁膜２０９、プラグ２１２、導電膜２１１を形成する。プラグ２１２は、Ａｌ、Ｔｉ、Ｃｏ、Ｎｉ、Ｃｕ、Ｗ、Ｍｏを一種類以上含む導電体を用いることができる。また、導電膜２１１は導電膜１１５ａ及び導電膜１１５ｂよりも酸素透過性が低いことが好ましい。導電膜２１１は、導電膜１１１と同様に、酸素に対するブロッキング効果を有し、ドレイン電極１１５とプラグ２１２との間に抵抗の高い酸化物層が形成されるのを防ぐ。特に窒化タンタルは酸素に対してブロッキング効果が高く、導電膜２１１に好ましい。

（実施の形態４）
本実施の形態では、実施の形態１で示した酸化物半導体１０４およびトランジスタ１１０の変形例について、図面を用いて説明する。

＜酸化物半導体の変形例＞
実施の形態１では、半導体領域が円錐台形状の場合を示したが、半導体領域の形状はこれに限定されない。図６に半導体領域を立体的に加工した際の形状例を示す。

図６（Ａ）は角柱形状に半導体領域を形成した例である。角柱形状はレイアウトが容易で、トランジスタの占有面積を小さくできる。

図６（Ｂ）は壁形状に半導体領域を形成した例である。壁形状は半導体領域の側面の面積を大きくすることができるため、トランジスタのオン電流を増大させることができる。

図６（Ｃ）は角錐台形状に半導体領域を形成した例である。角錐台形状は壁形状に比べて、半導体領域側面に成膜されるゲート絶縁膜またはゲート電極の被覆性を高めることができる。なお、図６（Ａ）、図６（Ｂ）および図６（Ｃ）は、意図しないゲート電界の集中を避けるために角を丸めてもよい。

図６（Ｄ）は円柱形状に半導体領域を形成した例である。円柱形状は側面に角が存在しないため、均一にゲート電界を半導体領域に印加することができる。

図６（Ｅ）は円錐台形状に半導体領域を形成した例である。円錐台形状は円柱形状に比べて、半導体領域側面に成膜されるゲート絶縁膜またはゲート電極の被覆性を高めることができる。

＜トランジスタの変形例１＞
図７（Ａ）に示すトランジスタ４１０は、図２（Ｃ）のトランジスタ１１０において、ソース電極１１３のみが酸素供給能力を有し、ドレイン電極４１５は酸素供給能力を有さない場合の例である。この場合、ドレイン電極４１５は、材料の選択肢が広がるため、ゲート電極１０２を異方性エッチングで形成する際にゲート電極１０２と選択比のとれる材料を選択することが可能になる。

＜トランジスタの変形例２＞
図７（Ｂ）に示すトランジスタ４２０は、図２（Ｃ）のトランジスタ１１０において、ドレイン電極１１５のみが酸素供給能力を有し、ソース電極４２３は酸素供給能力を有さない場合の例である。この場合、ソース電極４２３と配線１０１との間に、酸素を遮断するための導電膜１１１を設ける必要がなく、工程を簡略化することが可能になる。

＜トランジスタの変形例３＞
図８（Ａ）に示すトランジスタ４３０は、図２（Ｃ）のトランジスタ１１０において、ソース電極１１３および導電膜１１１を省略した場合のトランジスタである。この場合、配線１０１がソース電極を兼ねている。トランジスタ４３０はソース電極１１３を省略したことで、工程の短縮およびソース電極１１３をエッチングで形成する際に、酸化物半導体１０４に加わるダメージを無くすことができる。

＜トランジスタの変形例４＞
図８（Ｂ）に示すトランジスタ４４０は、図２（Ｃ）のトランジスタ１１０において、ドレイン電極１１５を省略し、酸化物半導体１０４とプラグ４４６を直接接合させた場合の例である。この場合、プラグ４４６がソース電極を兼ねている。なお、図８（Ｂ）において、ハッチパターンが施されていない領域は絶縁体で構成されている。また、プラグ４４６は抵抗の低い導電層と、半導体中に金属が拡散することを防ぐ導電性バリア膜の積層であってもよい。トランジスタ４４０はドレイン電極１１５を省略したことで、工程の短縮およびドレイン電極１１５をエッチングで形成する際に、酸化物半導体１０４に加わるダメージを無くすことができる。

（実施の形態５）
本実施の形態では、本発明の一態様であるトランジスタを使用した記憶装置の一例について図面を参照して説明する。

図９は本発明の一態様のトランジスタを利用した記憶装置５００の上面図である。なお、図９は図の明瞭化のために一部の要素を省いて図示している。記憶装置５００は、列方向に延伸する複数のビット線ＢＬと、行方向に延伸する複数のワード線ＷＬと、ワード線ＷＬに挟まれかつビット線ＢＬ上に配置されたトランジスタ５３０と、トランジスタ５３０上の記憶素子５２０と、ワード線ＷＬの底面およびトランジスタ５３０の側面と接するコンタクト５１０を有する。トランジスタ５３０は本発明の一態様の縦型トランジスタである。トランジスタ５３０および記憶素子５２０は２Ｆ間隔でマトリックス状に配置され、記憶装置５００は４Ｆ^２のメモリセルで構成されている。

記憶装置５００がＤＲＡＭ（ＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）の場合は記憶素子５２０にキャパシタが用いられ、記憶装置５００がＰＲＡＭ（ＰｈａｓｅｃｈａｎｇｅＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）の場合は記憶素子５２０に相変化膜が用いられ、記憶装置５００がＲｅＲＡＭ（ＲｅｓｉｓｔａｎｃｅＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）の場合は記憶素子５２０に抵抗変化素子が用いられる。以下では、記憶装置５００がＤＲＡＭの場合について説明を行う。

図１０は図９のＡ１―Ａ２線断面図を示している。図１０に示す記憶装置５００は、トランジスタ５３０と、ビット線ＢＬと、導電膜５１１と、ワード線ＷＬと、コンタクト５１０と、プラグ５１５と、導電膜５１６と、第１キャパシタ電極５１２、第２キャパシタ電極５１３およびキャパシタ絶縁体５１４を有する記憶素子５２０と、を有している。コンタクト５１０はトランジスタ５３０の側面に配置されたゲート電極５３２およびワード線ＷＬに接続され、ワード線ＷＬの電位をトランジスタ５３０のゲート電極５３２に伝える機能をもつ。トランジスタ５３０のソース電極５３３（導電膜５３３ａ及び導電膜５３３ｂを含む）はビット線ＢＬに接続され、トランジスタ５３０のドレイン電極５３５（導電膜５３５ａ及び導電膜５３５ｂを含む）は記憶素子５２０に接続されている。導電膜５１１は酸素を遮断する機能を有し、ビット線ＢＬとソース電極５３３との間に高抵抗な酸化物が形成されるのを防ぐ。導電膜５１６は酸素を遮断する機能を有し、プラグ５１５とドレイン電極５３５との間に高抵抗な酸化物が形成されるのを防ぐ。

トランジスタ５３０は、図２（Ｃ）で示したトランジスタ１１０と比較して、ゲート電極の頂点とドレイン電極の位置関係が異なる。トランジスタ５３０は、ゲート電極５３２の頂点がドレイン電極５３５よりも高い位置にあり、コンタクト５１０とドレイン電極５３５の間にゲート電極５３２およびゲート絶縁膜５３６が存在する（図１０参照）。上述の構成により、トランジスタ５３０は、コンタクト５１０とドレイン電極５３５が短絡することを防いでいる。上記の特徴以外は、トランジスタ５３０はトランジスタ１１０と同一である。

図１１は図９のＢ１―Ｂ２線断面図を示している。図１１に示す記憶装置５００は、トランジスタ５３０と、ビット線ＢＬと、導電膜５１１と、プラグ５１５と、導電膜５１６と、第１キャパシタ電極５１２、第２キャパシタ電極５１３およびキャパシタ絶縁体５１４を有する記憶素子５２０を有している。

なお、図１０および図１１でハッチパターンが施されていない領域は絶縁体で構成された領域を表している。該当領域には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどから選ばれた一種以上含む絶縁体を用いることができる。

トランジスタ５３０はオフ電流の低いトランジスタであるため、ＤＲＡＭのメモリセルに用いることで、記憶素子５２０に蓄積された電荷の保持時間を長くすることができる。その結果、ＤＲＡＭのリフレッシュの頻度を少なくすることができ、消費電力を下げることが可能になる。

また、単結晶シリコンを使ったＳＧＴで４Ｆ^２のメモリセルを作製する場合、ソース領域およびドレイン領域を形成する際の不純物注入工程が複雑であるが、トランジスタ５３０で４Ｆ^２のメモリセルを作製する場合は、ソース領域およびドレイン領域形成の際の不純物注入工程が不要なので、製造工程を短縮することができる。

（実施の形態６）
本実施の形態では、実施の形態５で示した記憶装置と半導体基板上に作製したトランジスタを組み合わせた例について図面を参照して説明する。

図１２は実施の形態５で示した記憶装置５００と、トランジスタ２２００と、素子分離層２２０１と、プラグ２２０２乃至２２０５と、配線２２０８乃至２２１０と、絶縁層２２０７と、半導体基板２２１１を有している。図１２でハッチパターンが施されていない領域は、絶縁体で構成されている。図１２の左半分の領域は、図９のＡ１―Ａ２線断面図を示し、図１２の右半分の領域は、図９のＢ１―Ｂ２線断面図を示している。

半導体基板２２１１に使用される第１の半導体材料は、トランジスタ５３０に使用される第２の半導体材料とは異なる禁制帯幅を持つ材料とすることが好ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（多結晶構造、単結晶構造などのシリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素など）とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の材料として単結晶シリコンなどを用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、オフ電流が低い。

例えば、第１の半導体として歪みシリコンなどの歪みを有する半導体を用いてもよい。または、第１の半導体として高電子移動度トランジスタ（ＨＥＭＴ：ＨｉｇｈＥｌｅｃｔｒｏｎＭｏｂｉｌｉｔｙＴｒａｎｓｉｓｔｏｒ）に適用可能なヒ化ガリウム、ヒ化アルミニウムガリウム、ヒ化インジウムガリウム、窒化ガリウム、リン化インジウム、シリコンゲルマニウムなどを用いてもよい。これらの半導体を第１の半導体に用いることで、高速動作をすることに適したトランジスタ２２００とすることができる。

トランジスタ２２００は、ｎチャネル型のトランジスタまたはｐチャネル型のトランジスタのいずれであってもよく、回路によって適切なトランジスタを用いればよい。また、酸化物半導体を用いた本発明の一態様のトランジスタを用いるほかは、用いる材料や構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。

このように、２種類のトランジスタを積層することにより、回路の占有面積が低減され、より高密度に複数の回路を配置することができる。例えば、トランジスタ２２００を用いて記憶装置５００の駆動回路を形成してもよい。

ここで、下層に設けられるトランジスタ２２００にシリコン系半導体材料を用いた場合、トランジスタ２２００の半導体層の近傍に設けられる絶縁層中の水素はシリコンのダングリングボンドを終端し、トランジスタ２２００の信頼性を向上させる効果がある。一方、上層に設けられるトランジスタ５３０に酸化物半導体を用いた場合、酸化物半導体層の近傍に設けられる絶縁層中の水素は、酸化物半導体中にキャリアを生成する要因の一つとなるため、トランジスタ５３０の信頼性を低下させる要因となる場合がある。したがって、シリコン系半導体材料を用いたトランジスタ２２００の上層に酸化物半導体を用いたトランジスタ５３０を積層して設ける場合、これらの間に水素の移動を防止する機能を有する絶縁層２２０７を設けることは特に効果的である。絶縁層２２０７により、下層に水素を閉じ込めることでトランジスタ２２００の信頼性が向上することに加え、下層から上層への水素拡散が抑制されることでトランジスタ５３０の信頼性も同時に向上させることができる。

絶縁層２２０７としては、例えば酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、イットリア安定化ジルコニア（ＹＳＺ）等を用いることができる。

なお、トランジスタ２２００は、プレーナー型のトランジスタだけでなく、様々なタイプのトランジスタとすることができる。例えば、ＦＩＮ（フィン）型、ＴＲＩ−ＧＡＴＥ（トライゲート）型などのトランジスタなどとすることができる。その場合の断面図の例を、図１３に示す。半導体基板２２１１の上に、絶縁層２２１２が設けられている。半導体基板２２１１は、先端の細い凸部（フィンともいう。）を有する。なお、凸部の上には、絶縁膜が設けられていてもよい。その絶縁膜は、凸部を形成するときに、半導体基板２２１１がエッチングされないようにするためのマスクとして機能するものである。なお、凸部は、先端が細くなくてもよく、例えば、略直方体の凸部であってもよいし、先端が太い凸部であってもよい。半導体基板２２１１の凸部の上には、ゲート絶縁膜２２１４が設けられ、その上には、ゲート電極２２１３が設けられている。半導体基板２２１１には、ソース領域およびドレイン領域２２１５が形成されている。なお、ここでは、半導体基板２２１１が、凸部を有する例を示したが、本発明の一態様に係る半導体装置は、これに限定されない。例えば、ＳＯＩ基板を加工して、凸部を有する半導体領域を形成しても構わない。

（実施の形態７）
本実施の形態では、本発明の一態様であるトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い記憶装置の一例を、図面を参照して説明する。

図１４（Ａ）に示すメモリセルは、第１の半導体材料を用いたトランジスタ３２００と第２の半導体材料を用いたトランジスタ３３００、および容量素子３４００を有している。なお、トランジスタ３３００としては、上記実施の形態で説明したトランジスタを用いることができる。

トランジスタ３３００は、酸化物半導体を有する半導体層にチャネルが形成されるトランジスタである。トランジスタ３３００は、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、或いは、リフレッシュ動作の頻度が極めて少ない記憶装置とすることが可能となるため、消費電力を十分に低減することができる。

図１４（Ａ）において、第１の配線３００１はトランジスタ３２００のソース電極と電気的に接続され、第２の配線３００２はトランジスタ３２００のドレイン電極と電気的に接続されている。また、第３の配線３００３はトランジスタ３３００のソース電極またはドレイン電極の一方と電気的に接続され、第４の配線３００４はトランジスタ３３００のゲート電極と電気的に接続されている。そして、トランジスタ３２００のゲート電極、およびトランジスタ３３００のソース電極またはドレイン電極の他方は、容量素子３４００の第１の端子と電気的に接続され、第５の配線３００５は容量素子３４００の第２の端子と電気的に接続されている。

図１４（Ａ）に示すメモリセルでは、トランジスタ３２００のゲート電極の電位が保持可能という特徴を活かすことで、次のように、情報の書き込み、保持、読み出しが可能である。

情報の書き込みおよび保持について説明する。まず、第４の配線３００４の電位を、トランジスタ３３００がオン状態となる電位にして、トランジスタ３３００をオン状態とする。これにより、第３の配線３００３の電位が、トランジスタ３２００のゲート電極、および容量素子３４００に与えられる。すなわち、トランジスタ３２００のゲートには、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、第４の配線３００４の電位を、トランジスタ３３００がオフ状態となる電位にして、トランジスタ３３００をオフ状態とすることにより、トランジスタ３２００のゲートに与えられた電荷が保持される（保持）。

トランジスタ３３００のオフ電流は極めて小さいため、トランジスタ３２００のゲートの電荷は長時間にわたって保持される。

次に情報の読み出しについて説明する。第１の配線３００１に所定の電位（定電位）を与えた状態で、第５の配線３００５に適切な電位（読み出し電位）を与えると、トランジスタ３２００のゲートに保持された電荷量に応じて、第２の配線３００２は異なる電位をとる。一般に、トランジスタ３２００をｎチャネル型とすると、トランジスタ３２００のゲート電極にＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値Ｖ_ｔｈ＿Ｈは、トランジスタ３２００のゲート電極にＬｏｗレベル電荷が与えられている場合の見かけのしきい値Ｖ_ｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ３２００を「オン状態」とするために必要な第５の配線３００５の電位をいうものとする。したがって、第５の配線３００５の電位をＶ_ｔｈ＿ＨとＶ_ｔｈ＿Ｌの間の電位Ｖ_０とすることにより、トランジスタ３２００のゲートに与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ_０（＞Ｖ_ｔｈ＿Ｈ）となれば、トランジスタ３２００は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ_０（＜Ｖ_ｔｈ＿Ｌ）となっても、トランジスタ３２００は「オフ状態」のままである。このため、第２の配線３００２の電位を判別することで、保持されている情報を読み出すことができる。

なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み出せることが必要になる。このように情報を読み出さない場合には、ゲートの状態にかかわらずトランジスタ３２００が「オフ状態」となるような電位、つまり、Ｖ_ｔｈ＿Ｈより小さい電位を第５の配線３００５に与えればよい。または、ゲートの状態にかかわらずトランジスタ３２００が「オン状態」となるような電位、つまり、Ｖ_ｔｈ＿Ｌより大きい電位を第５の配線３００５に与えればよい。

図１４（Ｂ）に示すメモリセルは、トランジスタ３２００を設けていない点で図１４（Ａ）と相違している。この場合も上記と同様の動作により情報の書き込み及び保持動作が可能である。

次に、情報の読み出しについて説明する。トランジスタ３３００がオン状態となると、浮遊状態である第３の配線３００３と容量素子３４００とが導通し、第３の配線３００３と容量素子３４００の間で電荷が再分配される。その結果、第３の配線３００３の電位が変化する。第３の配線３００３の電位の変化量は、容量素子３４００の第１の端子の電位（または容量素子３４００に蓄積された電荷）によって、異なる値をとる。

例えば、容量素子３４００の第１の端子の電位をＶ、容量素子３４００の容量をＣ、第３の配線３００３が有する容量成分をＣＢ、電荷が再分配される前の第３の配線３００３の電位をＶＢ０とすると、電荷が再分配された後の第３の配線３００３の電位は、（ＣＢ×ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。したがって、メモリセルの状態として、容量素子３４００の第１の端子の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２状態をとるとすると、電位Ｖ１を保持している場合の第３の配線３００３の電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合の第３の配線３００３の電位（＝ＣＢ×ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。

そして、第３の配線３００３の電位を所定の電位と比較することで、情報を読み出すことができる。

この場合、メモリセルを駆動させるための駆動回路に上記第１の半導体材料が適用されたトランジスタを用い、トランジスタ３３００として第２の半導体材料が適用されたトランジスタを駆動回路上に積層して設ける構成とすればよい。

本実施の形態に示すメモリセルでは、チャネル形成領域に酸化物半導体を用いたオフ電流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。

また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁膜の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。

（実施の形態８）
本実施の形態では、本発明の一態様であるトランジスタを使用した表示装置の構成例について説明する。

［構成例］
図１５（Ａ）は、本発明の一態様の表示装置の上面図であり、図１５（Ｂ）は、本発明の一態様の表示装置の画素に液晶素子を適用する場合に用いることができる画素回路を説明するための回路図である。また、図１５（Ｃ）は、本発明の一態様の表示装置の画素に有機ＥＬ（エレクトロルミネッセンス）素子を適用する場合に用いることができる画素回路を説明するための回路図である。

画素部に配置するトランジスタは、上記実施の形態に従って形成することができる。また、当該トランジスタはｎチャネル型とすることが容易なので、駆動回路のうち、ｎチャネル型トランジスタで構成することができる駆動回路の一部を画素部のトランジスタと同一基板上に形成する。このように、画素部や駆動回路に上記実施の形態に示すトランジスタを用いることにより、信頼性の高い表示装置を提供することができる。

アクティブマトリクス型表示装置の上面図の一例を図１５（Ａ）に示す。表示装置の基板７００上には、画素部７０１、第１の走査線駆動回路７０２、第２の走査線駆動回路７０３、信号線駆動回路７０４を有する。画素部７０１には、複数の信号線が信号線駆動回路７０４から延伸して配置され、複数の走査線が第１の走査線駆動回路７０２、及び第２の走査線駆動回路７０３から延伸して配置されている。なお走査線と信号線との交差領域には、各々、表示素子を有する画素がマトリクス状に設けられている。また、表示装置の基板７００はＦＰＣ（ＦｌｅｘｉｂｌｅＰｒｉｎｔｅｄＣｉｒｃｕｉｔ）等の接続部を介して、タイミング制御回路（コントローラ、制御ＩＣともいう）に接続されている。

図１５（Ａ）では、第１の走査線駆動回路７０２、第２の走査線駆動回路７０３、信号線駆動回路７０４は、画素部７０１と同じ基板７００上に形成される。そのため、外部に設ける駆動回路等の部品の数が減るので、コストの低減を図ることができる。また、基板７００外部に駆動回路を設けた場合、配線を延伸させる必要が生じ、配線間の接続数が増える。同じ基板７００上に駆動回路を設けた場合、その配線間の接続数を減らすことができ、信頼性の向上、又は歩留まりの向上を図ることができる。

〔液晶表示装置〕
また、画素の回路構成の一例を図１５（Ｂ）に示す。ここでは、ＶＡ型液晶表示装置の画素に適用することができる画素回路を示す。

この画素回路は、一つの画素に複数の画素電極層を有する構成に適用できる。それぞれの画素電極層は異なるトランジスタに接続され、各トランジスタは異なるゲート信号で駆動できるように構成されている。これにより、マルチドメイン設計された画素の個々の画素電極層に印加する信号を、独立して制御できる。

トランジスタ７１６のゲート配線７１２と、トランジスタ７１７のゲート配線７１３には、異なるゲート信号を与えることができるように分離されている。一方、データ線として機能するソース電極又はドレイン電極７１４は、トランジスタ７１６とトランジスタ７１７で共通に用いられている。トランジスタ７１６とトランジスタ７１７は上記実施の形態で説明するトランジスタを適宜用いることができる。これにより、信頼性の高い液晶表示装置を提供することができる。

トランジスタ７１６と電気的に接続する第１の画素電極層と、トランジスタ７１７と電気的に接続する第２の画素電極層の形状について説明する。第１の画素電極層と第２の画素電極層の形状は、スリットによって分離されている。第１の画素電極層はＶ字型に広がる形状を有し、第２の画素電極層は第１の画素電極層の外側を囲むように形成される。

トランジスタ７１６のゲート電極はゲート配線７１２と接続され、トランジスタ７１７のゲート電極はゲート配線７１３と接続されている。ゲート配線７１２とゲート配線７１３に異なるゲート信号を与えてトランジスタ７１６とトランジスタ７１７の動作タイミングを異ならせ、液晶の配向を制御できる。

また、容量配線７１０と、誘電体として機能するゲート絶縁膜と、第１の画素電極層または第２の画素電極層と電気的に接続する容量電極とで保持容量を形成してもよい。

マルチドメイン構造は、一画素に第１の液晶素子７１８と第２の液晶素子７１９を備える。第１の液晶素子７１８は第１の画素電極層と対向電極層とその間の液晶層とで構成され、第２の液晶素子７１９は第２の画素電極層と対向電極層とその間の液晶層とで構成される。

なお、図１５（Ｂ）に示す画素回路は、これに限定されない。例えば、図１５（Ｂ）に示す画素に新たにスイッチ、抵抗素子、容量素子、トランジスタ、センサ、又は論理回路などを追加してもよい。

〔有機ＥＬ表示装置〕
画素の回路構成の他の一例を図１５（Ｃ）に示す。ここでは、有機ＥＬ素子を用いた表示装置の画素構造を示す。

有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極の一方から電子が、他方から正孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、電子および正孔が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。

図１５（Ｃ）は、適用可能な画素回路の一例を示す図である。ここではｎチャネル型のトランジスタを１つの画素に２つ用いる例を示す。なお、本発明の一態様の金属酸化物膜は、ｎチャネル型のトランジスタのチャネル形成領域に用いることができる。また、当該画素回路は、デジタル時間階調駆動を適用することができる。

適用可能な画素回路の構成及びデジタル時間階調駆動を適用した場合の画素の動作について説明する。

画素７２０は、スイッチング用トランジスタ７２１、駆動用トランジスタ７２２、発光素子７２４及び容量素子７２３を有している。スイッチング用トランジスタ７２１は、ゲート電極が走査線７２６に接続され、第１電極（ソース電極及びドレイン電極の一方）が信号線７２５に接続され、第２電極（ソース電極及びドレイン電極の他方）が駆動用トランジスタ７２２のゲート電極に接続されている。駆動用トランジスタ７２２は、ゲート電極が容量素子７２３を介して電源線７２７に接続され、第１電極が電源線７２７に接続され、第２電極が発光素子７２４の第１電極（画素電極）に接続されている。発光素子７２４の第２電極は共通電極７２８に相当する。共通電極７２８は、同一基板上に形成される共通電位線と電気的に接続される。

スイッチング用トランジスタ７２１および駆動用トランジスタ７２２は上記実施の形態で説明するトランジスタを適宜用いることができる。これにより、信頼性の高い有機ＥＬ表示装置を提供することができる。

発光素子７２４の第２電極（共通電極７２８）の電位は低電源電位に設定する。なお、低電源電位とは、電源線７２７に供給される高電源電位を基準にして低電源電位＜高電源電位を満たす電位であり、低電源電位としては例えばＧＮＤ、０Ｖなどが設定されていても良い。発光素子７２４の順方向のしきい値電圧以上となるように高電源電位と低電源電位を設定し、その電位差を発光素子７２４に印加することにより、発光素子７２４に電流を流して発光させる。なお、発光素子７２４の順方向電圧とは、所望の輝度とする場合の電圧を指しており、少なくとも順方向しきい値電圧を含む。

なお、容量素子７２３は駆動用トランジスタ７２２のゲート容量を代用することにより省略できる。駆動用トランジスタ７２２のゲート容量については、チャネル形成領域とゲート電極との間で容量が形成されていてもよい。

次に、駆動用トランジスタ７２２に入力する信号について説明する。電圧入力電圧駆動方式の場合、駆動用トランジスタ７２２が十分にオンするか、オフするかの二つの状態となるようなビデオ信号を、駆動用トランジスタ７２２に入力する。なお、駆動用トランジスタ７２２を線形領域で動作させるために、電源線７２７の電圧よりも高い電圧を駆動用トランジスタ７２２のゲート電極にかける。また、信号線７２５には、電源線電圧に駆動用トランジスタ７２２の閾値電圧Ｖｔｈを加えた値以上の電圧をかける。

アナログ階調駆動を行う場合、駆動用トランジスタ７２２のゲート電極に発光素子７２４の順方向電圧に駆動用トランジスタ７２２の閾値電圧Ｖｔｈを加えた値以上の電圧をかける。なお、駆動用トランジスタ７２２が飽和領域で動作するようにビデオ信号を入力し、発光素子７２４に電流を流す。また、駆動用トランジスタ７２２を飽和領域で動作させるために、電源線７２７の電位を、駆動用トランジスタ７２２のゲート電位より高くする。ビデオ信号をアナログとすることで、発光素子７２４にビデオ信号に応じた電流を流し、アナログ階調駆動を行うことができる。

なお、画素回路の構成は、図１５（Ｃ）に示す画素構成に限定されない。例えば、図１５（Ｃ）に示す画素回路にスイッチ、抵抗素子、容量素子、センサ、トランジスタ又は論理回路などを追加してもよい。

図１５で例示した回路に上記実施の形態で例示したトランジスタを適用する場合、低電位側にソース電極（第１の電極）、高電位側にドレイン電極（第２の電極）がそれぞれ電気的に接続される構成とする。さらに、制御回路等により第１のゲート電極の電位を制御し、第２のゲート電極には図示しない配線によりソース電極に与える電位よりも低い電位など、上記で例示した電位を入力可能な構成とすればよい。

例えば、本明細書等において、表示素子、表示素子を有する装置である表示装置、発光素子、及び発光素子を有する装置である発光装置は、様々な形態を用いること、又は様々な素子を有することが出来る。表示素子、表示装置、発光素子又は発光装置の一例としては、ＥＬ（エレクトロルミネッセンス）素子（有機物及び無機物を含むＥＬ素子、有機ＥＬ素子、無機ＥＬ素子）、ＬＥＤ（白色ＬＥＤ、赤色ＬＥＤ、緑色ＬＥＤ、青色ＬＥＤなど）、トランジスタ（電流に応じて発光するトランジスタ）、電子放出素子、液晶素子、電子インク、電気泳動素子、グレーティングライトバルブ（ＧＬＶ）、プラズマディスプレイ（ＰＤＰ）、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）、デジタルマイクロミラーデバイス（ＤＭＤ）、ＤＭＳ（デジタル・マイクロ・シャッター）、ＭＩＲＡＳＯＬ（登録商標）、ＩＭＯＤ（インターフェアレンス・モジュレーション）素子、エレクトロウェッティング素子、圧電セラミックディスプレイ、カーボンナノチューブ、など、電気磁気的作用により、コントラスト、輝度、反射率、透過率などが変化する表示媒体を有するものがある。ＥＬ素子を用いた表示装置の一例としては、ＥＬディスプレイなどがある。電子放出素子を用いた表示装置の一例としては、フィールドエミッションディスプレイ（ＦＥＤ）又はＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎＥｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒＤｉｓｐｌａｙ）などがある。液晶素子を用いた表示装置の一例としては、液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）などがある。電子インク又は電気泳動素子を用いた表示装置の一例としては、電子ペーパーなどがある。

本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。

（実施の形態９）
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：ＤｉｇｉｔａｌＶｅｒｓａｔｉｌｅＤｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機などが挙げられる。これら電子機器の具体例を図１６に示す。

図１６（Ａ）は携帯型ゲーム機であり、筐体９０１、筐体９０２、表示部９０３、表示部９０４、マイクロフォン９０５、スピーカー９０６、操作キー９０７、スタイラス９０８等を有する。なお、図１６（Ａ）に示した携帯型ゲーム機は、２つの表示部９０３と表示部９０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。

図１６（Ｂ）は携帯データ端末であり、第１筐体９１１、第２筐体９１２、第１表示部９１３、第２表示部９１４、接続部９１５、操作キー９１６等を有する。第１表示部９１３は第１筐体９１１に設けられており、第２表示部９１４は第２筐体９１２に設けられている。そして、第１筐体９１１と第２筐体９１２とは、接続部９１５により接続されており、第１筐体９１１と第２筐体９１２の間の角度は、接続部９１５により変更が可能である。第１表示部９１３における映像を、接続部９１５における第１筐体９１１と第２筐体９１２との間の角度に従って、切り替える構成としても良い。また、第１表示部９１３および第２表示部９１４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。或いは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。

図１６（Ｃ）はノート型パーソナルコンピュータであり、筐体９２１、表示部９２２、キーボード９２３、ポインティングデバイス９２４等を有する。

図１６（Ｄ）は電気冷凍冷蔵庫であり、筐体９３１、冷蔵室用扉９３２、冷凍室用扉９３３等を有する。

図１６（Ｅ）はビデオカメラであり、第１筐体９４１、第２筐体９４２、表示部９４３、操作キー９４４、レンズ９４５、接続部９４６等を有する。操作キー９４４およびレンズ９４５は第１筐体９４１に設けられており、表示部９４３は第２筐体９４２に設けられている。そして、第１筐体９４１と第２筐体９４２とは、接続部９４６により接続されており、第１筐体９４１と第２筐体９４２の間の角度は、接続部９４６により変更が可能である。表示部９４３における映像を、接続部９４６における第１筐体９４１と第２筐体９４２との間の角度に従って切り替える構成としても良い。

図１６（Ｆ）は普通自動車であり、車体９５１、車輪９５２、ダッシュボード９５３、ライト９５４等を有する。

（実施の形態１０）
上記の実施の形態で説明した記憶装置は、様々なプロセッサ（例えば、ＣＰＵ、マイクロコントローラ、ＦＰＧＡなどのプログラマブルデバイス、ＲＦタグ）のキャッシュメモリ、メインメモリ、ストレージに用いることができる。本実施の形態では、上記記憶装置を用いたＲＦタグの使用例について図１７を用いながら説明する。ＲＦタグの用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図１７（Ａ）参照）、包装用容器類（包装紙やボトル等、図１７（Ｃ）参照）、記録媒体（ＤＶＤやビデオテープ等、図１７（Ｂ）参照）、乗り物類（自転車等、図１７（Ｄ）参照）、身の回り品（鞄や眼鏡等）、食品類、植物類、動物類、人体、衣類、生活用品類、薬品や薬剤を含む医療品、または電子機器（液晶表示装置、ＥＬ表示装置、テレビジョン装置、または携帯電話）等の物品、若しくは各物品に取り付ける荷札（図１７（Ｅ）、図１７（Ｆ）参照）等に設けて使用することができる。

本発明の一態様に係るＲＦタグ４０００は、表面に貼る、または埋め込むことにより、物品に固定される。例えば、本であれば紙に埋め込み、有機樹脂からなるパッケージであれば当該有機樹脂の内部に埋め込み、各物品に固定される。本発明の一態様に係るＲＦタグ４０００は、小型、薄型、軽量を実現するため、物品に固定した後もその物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、または証書類等に本発明の一態様に係るＲＦタグ４０００を設けることにより、認証機能を設けることができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、または電子機器等に本発明の一態様に係るＲＦタグを取り付けることにより、検品システム等のシステムの効率化を図ることができる。また、乗り物類であっても、本発明の一態様に係るＲＦタグを取り付けることにより、盗難などに対するセキュリティ性を高めることができる。

以上のように、本発明の一態様に係わるＲＦタグを本実施の形態に挙げた各用途に用いることにより、情報の書込みや読み出しを含む動作電力を低減できるため、最大通信距離を長くとることが可能となる。また、電力が遮断された状態であっても情報を極めて長い期間保持可能であるため、書き込みや読み出しの頻度が低い用途にも好適に用いることができる。

本実施例では、昇温脱離分析（ＴＤＳ分析）により、酸化ルテニウムに含まれる酸素の脱離に関して調査した結果について説明する。

昇温脱離分析とは、高真空で試料を赤外線加熱しながら放出されるガス分子を質量分析することにより、温度毎に試料からの脱離成分の質量スペクトルを得るものである。測定装置のバックグラウンド真空度は、１．３３×１０^−７Ｐａ（１０^−９Ｔｏｒｒ）であるため、極微量成分についての分析が可能である。本実施例では、ＥＳＣＯ社のＥＭＤ−ＷＡ１０００Ｓを使用した。

また、ＴＤＳ分析の結果を示す曲線におけるピークは、分析した試料に含まれる原子または分子が外部に放出されることで現れるピークである。なお、外部に放出される原子または分子の総量は、当該ピークの積分値に相当する。それゆえ、当該ピーク強度の高低によって、酸化ルテニウム膜に含まれる原子または分子の総量を評価することができる。

本実施例では、シリコンウェハ上に、スパッタリング法を用いて酸化ルテニウム膜を成膜した。酸化ルテニウムの成膜条件は、酸素流量を２０ｓｃｃｍ、処理室内の圧力を０．４Ｐａ、１００Ｗ（ＤＣ）、ターゲット−基板間距離を６０ｍｍ、基板温度を１５０℃とした。なお、酸化ルテニウムの膜厚を、１０ｎｍ、３０ｎｍ、５０ｎｍ、１００ｎｍ、２００ｎｍの５条件とした。ここで、膜厚が１０ｎｍの酸化ルテニウムを試料Ａとし、３０ｎｍの酸化ルテニウムを試料Ｂとし、５０ｎｍの酸化ルテニウムを試料Ｃとし、１００ｎｍの酸化ルテニウムを試料Ｄとし、２００ｎｍの酸化ルテニウムを試料Ｅとする。

次に、試料Ａ乃至試料Ｅに対して、ＴＤＳ分析を行った結果を、図１８に示す。図１８は、基板温度に対する酸素分子放出量を示したグラフである。

図１８に示すＴＤＳ分析結果より、酸化ルテニウムが１０ｎｍの場合であっても、酸素分子の放出が確認された。また、酸化ルテニウムの膜厚が増加するにつれ、酸素分子の放出量が増加することが確認された。

以上の結果から、酸化ルテニウムは、加熱によって、酸素を脱離させることが可能な膜であることが確認された。

１００トランジスタ
１０１配線
１０２ゲート電極
１０３ソース電極
１０４酸化物半導体
１０５ドレイン電極
１０６ゲート絶縁膜
１０７保護絶縁膜
１０８層間絶縁膜
１０９基板
１１０トランジスタ
１１１導電膜
１１３ソース電極
１１３ａ導電膜
１１３ｂ導電膜
１１５ドレイン電極
１１５ａ導電膜
１１５ｂ導電膜
２０２導電膜
２０３導電膜
２０４酸化物半導体
２０５導電膜
２０９層間絶縁膜
２１１導電膜
２１２プラグ
４１０トランジスタ
４１５ドレイン電極
４２０トランジスタ
４２３ソース電極
４３０トランジスタ
４４０トランジスタ
４４６プラグ
５００記憶装置
５１０コンタクト
５１１導電膜
５１２キャパシタ電極
５１３キャパシタ電極
５１４キャパシタ絶縁体
５１５プラグ
５１６導電膜
５２０記憶素子
５３０トランジスタ
５３２ゲート電極
５３３ソース電極
５３３ａ導電膜
５３３ｂ導電膜
５３５ドレイン電極
５３５ａ導電膜
５３５ｂ導電膜
５３６ゲート絶縁膜
７００基板
７０１画素部
７０２走査線駆動回路
７０３走査線駆動回路
７０４信号線駆動回路
７１０容量配線
７１２ゲート配線
７１３ゲート配線
７１４ドレイン電極
７１６トランジスタ
７１７トランジスタ
７１８液晶素子
７１９液晶素子
７２０画素
７２１スイッチング用トランジスタ
７２２駆動用トランジスタ
７２３容量素子
７２４発光素子
７２５信号線
７２６走査線
７２７電源線
７２８共通電極
９０１筐体
９０２筐体
９０３表示部
９０４表示部
９０５マイクロフォン
９０６スピーカー
９０７操作キー
９０８スタイラス
９１１筐体
９１２筐体
９１３表示部
９１４表示部
９１５接続部
９１６操作キー
９２１筐体
９２２表示部
９２３キーボード
９２４ポインティングデバイス
９３１筐体
９３２冷蔵室用扉
９３３冷凍室用扉
９４１筐体
９４２筐体
９４３表示部
９４４操作キー
９４５レンズ
９４６接続部
９５１車体
９５２車輪
９５３ダッシュボード
９５４ライト
２２００トランジスタ
２２０１素子分離層
２２０２プラグ
２２０５プラグ
２２０７絶縁層
２２０８配線
２２１０配線
２２１１半導体基板
２２１２絶縁層
２２１３ゲート電極
２２１４ゲート絶縁膜
２２１５ドレイン領域
３００１配線
３００２配線
３００３配線
３００４配線
３００５配線
３２００トランジスタ
３３００トランジスタ
３４００容量素子
４０００ＲＦタグ

Claims

酸化物半導体と、
前記酸化物半導体の下面に接する第１の電極と、
前記酸化物半導体の上面に接する第２の電極と、
前記酸化物半導体の側面と面するゲート電極と、
前記酸化物半導体と前記ゲート電極との間に設けられたゲート絶縁膜と、を有し、
前記第１の電極は前記第２の電極と重なる領域を有し、
前記第１の電極および前記第２の電極の一方または双方は、少なくとも第１の層および第２の層を含み、
前記第１の層は前記酸化物半導体と接し、かつ前記第２の層よりも酸素濃度が低いことを特徴とする半導体装置。
請求項１において、
前記第１の層は前記酸化物半導体よりも酸化反応のギブス自由エネルギーが高い物質を含むことを特徴とする半導体装置。
請求項１または請求項２において、
前記第１の層および前記第２の層が、銀、銅、ルテニウム、イリジウム、白金および金から選ばれた一種以上を含むことを特徴とする半導体装置。
請求項１乃至請求項３のいずれか一項において、
前記第１の層および前記第２の層よりも酸素透過性の低い導電膜を有し、
前記第１の層および前記第２の層が、前記酸化物半導体と前記導電膜との間に設けられることを特徴とする半導体装置。
酸化物半導体と、
前記酸化物半導体の下面に接する第１の電極と、
前記酸化物半導体の上面に接する第２の電極と、
前記酸化物半導体の側面と面するゲート電極と、
前記酸化物半導体と前記ゲート電極との間に設けられたゲート絶縁膜と、を有し、
前記第１の電極は前記第２の電極と重なる領域を有し、
前記第１の電極および前記第２の電極の一方または双方は、少なくとも第１の層および第２の層を含み、
前記第１の層は前記酸化物半導体と接し、かつ前記第２の層よりも酸素濃度が低いことを特徴とする半導体装置の作製方法において、
加熱処理を行うことで、前記第１の電極または前記第２の電極から前記酸化物半導体へ酸素を供給することを特徴とする前記半導体装置の作製方法。