WO2021106090A1 - メモリデバイス及びメモリデバイスの製造方法 - Google Patents

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semiconductor layer
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睦 岡嶋
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    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials

Definitions

  • the embodiment relates to a memory device and a method of manufacturing the memory device.
  • Semiconductor memory devices are used in various electronic devices.
  • VPT Vertical Pillar Transistor
  • the memory device of the embodiment includes a substrate, a first bit wire provided above the substrate, a first semiconductor layer provided between the substrate and the first bit wire, and the first semiconductor layer.
  • a first transistor including a first gate electrode facing the side surface of the semiconductor layer 1 and a first gate insulating layer provided between the first semiconductor layer and the first gate electrode.
  • a first memory element provided between the first transistor and the substrate, a first word line including a first conductive layer connected to the first gate electrode, and the substrate.
  • a second semiconductor layer provided between the first and the first bit wire, a second gate electrode facing the side surface of the second semiconductor layer, the second semiconductor layer, and the second semiconductor layer.
  • a second transistor including a second gate insulating layer provided between the gate electrode, a second memory element provided between the second transistor and the substrate, and the substrate.
  • a second ward line including a second conductive layer adjacent to the first ward line in a first direction parallel to the surface and connected to the second gate electrode, said the first.
  • the semiconductor layer 2 is adjacent to the first semiconductor layer in a second direction parallel to the surface of the substrate and intersecting the first direction.
  • FIG. 1 is a block diagram showing a configuration example of the memory device of the first embodiment.
  • FIG. 2 is an equivalent circuit diagram of the memory cell array of the memory device of the first embodiment.
  • FIG. 3 is a bird's-eye view showing a configuration example of a memory cell of the memory device of the first embodiment.
  • FIG. 4 is a schematic cross-sectional view showing a structural example of the memory device of the first embodiment.
  • FIG. 5 is a schematic top view showing a structural example of the memory device of the first embodiment.
  • FIG. 6 is a schematic top view showing a structural example of the memory device of the first embodiment.
  • FIG. 7 is a schematic cross-sectional view showing a structural example of the memory device of the first embodiment.
  • FIG. 1 is a block diagram showing a configuration example of the memory device of the first embodiment.
  • FIG. 2 is an equivalent circuit diagram of the memory cell array of the memory device of the first embodiment.
  • FIG. 3 is a bird's-eye view showing a configuration example of
  • FIG. 8 is a schematic cross-sectional view showing a structural example of the memory device of the first embodiment.
  • FIG. 9 is a schematic cross-sectional process diagram showing one step of the method for manufacturing the memory device of the first embodiment.
  • FIG. 10 is a schematic cross-sectional process diagram showing one step of the method for manufacturing the memory device of the first embodiment.
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  • FIG. 35 is a schematic cross-sectional process diagram showing one step of the method for manufacturing the memory device of the first embodiment.
  • FIG. 36 is a schematic top view showing a structural example of the memory device of the second embodiment.
  • FIG. 37 is a schematic cross-sectional view showing a structural example of the memory device of the second embodiment.
  • FIG. 38 is a schematic cross-sectional view showing a structural example of the memory device of the second embodiment.
  • FIG. 39 is a schematic cross-sectional view showing a structural example of the memory device of the second embodiment.
  • FIG. 40 is a schematic top view showing one step of the method for manufacturing the memory device of the second embodiment.
  • FIG. 41 is a schematic cross-sectional process diagram showing one step of the method for manufacturing the memory device of the second embodiment.
  • FIG. 42 is a schematic top view showing one step of the method for manufacturing the memory device of the second embodiment.
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  • FIG. 48 is a schematic cross-sectional process diagram showing one step of the method for manufacturing the memory device of the second embodiment.
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  • FIG. 50 is a schematic cross-sectional process diagram showing one step of the method for manufacturing the memory device of the second embodiment.
  • FIG. 51 is a schematic cross-sectional process diagram showing one step of the method for manufacturing the memory device of the second embodiment.
  • FIG. 52 is a schematic cross-sectional process diagram showing one step of the method for manufacturing the memory device of the second embodiment.
  • FIG. 53 is a schematic cross-sectional process diagram showing one step of the method for manufacturing the memory device of the second embodiment.
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  • FIG. 56 is a schematic cross-sectional process diagram showing one step of the method for manufacturing the memory device of the second embodiment.
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  • FIG. 59 is a schematic cross-sectional process diagram showing one step of the method for manufacturing the memory device of the second embodiment.
  • FIG. 60 is a schematic cross-sectional process diagram showing one step of the method for manufacturing the memory device of the second embodiment.
  • FIG. 61 is a schematic cross-sectional process diagram showing one step of the method for manufacturing the memory device of the second embodiment.
  • FIG. 62 is a schematic cross-sectional process diagram showing one step of the method for manufacturing the memory device of the second embodiment.
  • FIG. 63 is a schematic cross-sectional process diagram showing one step of the method for manufacturing the memory device of the second embodiment.
  • FIG. 64 is a schematic cross-sectional process diagram showing one step of the method for manufacturing the memory device of the second embodiment.
  • FIG. 65 is a schematic cross-sectional process diagram showing one step of the method for manufacturing the memory device of the second embodiment.
  • FIG. 66 is a schematic top view showing a configuration example of the memory device of the third embodiment.
  • FIG. 67 is a schematic cross-sectional view showing a configuration example of the memory device of the third embodiment.
  • FIG. 68 is a schematic cross-sectional view showing a configuration example of the memory device of the third embodiment.
  • FIG. 69 is a schematic top view showing a configuration example of the memory device of the third embodiment.
  • FIG. 70 is a schematic cross-sectional process diagram showing one step of the method for manufacturing the memory device according to the fourth embodiment.
  • FIG. 70 is a schematic cross-sectional process diagram showing one step of the method for manufacturing the memory device according to the fourth embodiment.
  • FIG. 71 is a schematic cross-sectional process diagram showing one step of the method for manufacturing the memory device according to the fourth embodiment.
  • FIG. 72 is a schematic cross-sectional process diagram showing one step of the method for manufacturing the memory device according to the fourth embodiment.
  • FIG. 73 is a schematic cross-sectional process diagram showing one step of the method for manufacturing the memory device according to the fourth embodiment.
  • FIG. 74 is a schematic cross-sectional process diagram showing one step of the method for manufacturing the memory device according to the fourth embodiment.
  • FIG. 75 is a schematic cross-sectional process diagram showing one step of the method for manufacturing the memory device according to the fourth embodiment.
  • FIG. 76 is a schematic cross-sectional process diagram showing one step of the method for manufacturing the memory device according to the fourth embodiment.
  • FIG. 1 is a block diagram showing a configuration example of the memory device of the present embodiment.
  • the memory device 100 of the present embodiment includes a memory cell array 110, a row control circuit 120, a column control circuit 130, a sense amplifier circuit 140, a control circuit 190, and the like.
  • a set (circuit group) of these circuits 120, 130, 140, 190 for driving the memory cell array 110 is called a CMOS circuit (or peripheral circuit).
  • the memory cell array 110 stores data.
  • the data is written in the memory cell array 110.
  • the data is read from the memory cell array 110.
  • the data written in the memory cell array 110 is referred to as write data.
  • the data read from the memory cell array 110 is called read data.
  • the memory cell array 110 includes a plurality of memory cells MC, a plurality of word line WLs, and a plurality of bit lines BL. Each memory cell MC is connected to at least one word line WL and at least one bit line BL.
  • the memory cell MC can store one or more bits of data.
  • the memory device 100 of this embodiment is a DRAM (random access memory).
  • Each memory cell MC of the DRAM 100 includes a field effect transistor (hereinafter, also referred to as a cell transistor) and a capacitive element (hereinafter, also referred to as a cell capacitor).
  • the row control circuit 120 controls the row (for example, word line) of the memory cell array 110.
  • the row control circuit 120 selects and deselects (activates / deactivates) the word line WL according to the address ADR, supplies a voltage to the word line WL, and the like.
  • the row control circuit 120 includes a driver circuit 121, an address decoding circuit 122, a switch circuit (selector), and the like.
  • the column control circuit 130 controls the columns (for example, bit lines) of the memory cell array 110.
  • the column control circuit 130 selects and deselects (activates / deactivates) the bit line BL according to the address ADR, supplies a voltage to the bit line BL, and the like.
  • the column control circuit 130 includes a driver circuit 131, an address decoding circuit 132, a sense amplifier circuit 133, a switch circuit, and the like.
  • the read / write circuit 140 writes data to the memory cell array 110 (write operation) and reads data from the memory cell array 110 (read operation). At the time of writing data, the read / write circuit 140 sends a signal (voltage or current) corresponding to the data to be written to the memory cell array 110 (hereinafter referred to as write data) to the memory via the column control circuit 130. It is sent to the cell array 110. At the time of reading data, the read / write circuit 140 transmits a signal (voltage or current) corresponding to the data read from the memory cell array 110 (hereinafter referred to as read data) via the column control circuit 130. , Received from the memory cell array 110.
  • a circuit for writing data and a circuit for reading data may be provided in the memory device 100 independently of each other.
  • the input / output circuit (hereinafter, also referred to as an I / O circuit) 150 functions as an interface circuit between the memory device 100 and another device 200.
  • the I / O circuit 150 receives a command CMD, an address ADR, a data (for example, write data) DT, a plurality of control signal CNTs, and the like from the device 200.
  • the I / O circuit 150 sends the control signal CNT and the data (for example, read data) DT to the outside of the memory device 100.
  • the control circuit (for example, also called an internal controller or sequencer) 190 controls other circuits 120 to 150 according to the operation to be executed by the memory device 100 based on the command CMD and the control signal CNT.
  • the control circuit 190 controls and executes refreshing (refreshing operation) of data in the memory cell array 110 in addition to writing data and reading data.
  • control circuit 190 controls the circuits 120 to 150 at a timing synchronized with the clock signal CLK.
  • the writing of data and the reading of data are executed at the timing synchronized with the clock signal CLK.
  • the clock signal CLK is generated inside the memory device 100 or supplied from another device 200.
  • control circuit 190 includes a register circuit, a command decoding circuit, and the like.
  • the memory device 100 is electrically connected to the processor (or host device) 200.
  • the memory device 100 operates according to an instruction from the processor 200.
  • the memory device 100 receives an address ADR, a command CMD, a data (for example, write data) DT, and a control signal from the processor 200.
  • the memory device 100 sends a control signal and data (read data) DT to the processor 200.
  • the memory device 100 may further include a refresh control circuit, a clock generation circuit, an internal voltage generation circuit, and the like.
  • ⁇ Memory cell array> The internal configuration of the memory cell array in the memory device of the present embodiment will be described with reference to FIGS. 2 and 3.
  • FIG. 2 is an equivalent circuit diagram for explaining a configuration example of a memory cell array of the memory device of the present embodiment.
  • the memory device 100 of this embodiment is a DRAM.
  • the memory cell array 110 includes a plurality of memory cells MC.
  • the plurality of memory cells MC are arranged in a matrix in a plane (hereinafter, referred to as an XY plane) composed of the X direction and the Y direction in the memory cell array 110.
  • One terminal (one end) of the memory cell MC is connected to the bit line BL.
  • the other terminal (the other end) of the memory cell MC is connected to the plate wire (plate electrode) PL.
  • the control terminal of the memory cell MC is connected to the word line WL.
  • a plurality of memory cells MC arranged in the X direction are connected to the same word line WL.
  • a plurality of memory cells MC arranged in the Y direction are connected to the same bit line BL.
  • a plurality of memory cell MCs of a certain control unit are connected to the same plate line PL.
  • the memory cell MC includes a cell transistor (hereinafter, also simply referred to as a transistor) 1 and a cell capacitor (hereinafter, simply referred to as a capacitor) 2.
  • a cell transistor hereinafter, also simply referred to as a transistor
  • a cell capacitor hereinafter, simply referred to as a capacitor
  • the cell transistor 1 switches the connection between the memory cell MC and the bit line BL.
  • the cell transistor 1 functions as a selection element of the memory cell MC.
  • the cell capacitor 2 holds an amount of electric charge associated with one bit or more of data.
  • the cell capacitor 2 functions as a memory element of the memory cell MC.
  • One terminal (one source / drain) of the cell transistor 1 is connected to the bit line BL as a terminal of the memory cell MC.
  • the other terminal (the other source / drain) of the cell transistor 1 is connected to one terminal (one end) of the cell capacitor 2 via the node ND.
  • the other terminal (the other end) of the cell capacitor 2 is connected to the plate wire PL as a terminal of the memory cell MC.
  • the gate of the cell transistor 1 is connected to the word line WL.
  • the gate of the cell transistor 1 serves as a control terminal for the memory cell MC.
  • FIG. 3 is a bird's-eye view showing a structural example of a memory cell in the DRAM of the present embodiment.
  • the cell transistor 1 is provided above the cell capacitor 2 in the Z direction with respect to the structure of each memory cell MC.
  • the Z direction is a direction perpendicular to the XY plane.
  • the Z direction intersects the X and Y directions.
  • the cell capacitor 2 is provided above the substrate 9.
  • the cell capacitor 2 includes two electrodes 22 and 23 and an insulating layer 24.
  • the insulating layer (hereinafter, also referred to as a capacitor insulating layer) 24 is provided between the two electrodes (hereinafter, also referred to as a capacitor electrode) 22, 23.
  • One capacitor electrode 23 is electrically connected to the plate wire PL above the substrate 9.
  • the other capacitor electrode 22 is connected to the source / drain of the cell transistor 1.
  • a capacitor insulating layer 24 and a capacitor electrode 23 are provided between the bottom of the capacitor electrode 22 and the plate wire PL. Therefore, the capacitor electrode 22 does not come into direct contact with the plate wire PL.
  • the cell transistor 1 includes at least a semiconductor layer 10, a gate insulating layer 11, and a gate electrode 12.
  • the semiconductor layer (hereinafter, also referred to as a channel layer and a body portion) 10 has a columnar structure extending in the Z direction.
  • the gate electrode 12 faces the side surface of the columnar semiconductor layer 10 via the gate insulating layer 11.
  • the gate insulating layer 11 is provided between the side surface of the semiconductor layer 10 and the gate electrode 12.
  • the channel region of the cell transistor 1 is provided in the semiconductor layer 10.
  • the two source / drain regions of the cell transistor 1 are provided in the semiconductor layer 10.
  • the columnar semiconductor layer 10 is also referred to as a semiconductor pillar (or channel pillar).
  • the cell transistor 1 is a vertical transistor.
  • One of the two source / drain regions is provided on the upper side of the semiconductor layer 10 in the Z direction, and the other of the source / drain regions is provided on the lower (bottom) side of the semiconductor layer 10 in the Z direction. ..
  • the two sources / drains of the vertical transistor 1 are aligned in the Z direction.
  • One of the two source / drain regions is located above the other of the two source / drain regions in the Z direction.
  • the source / drain region on the upper side of the cell transistor 1 is connected to the bit line BL.
  • the source / drain region on the lower side of the cell transistor 1 is connected to the capacitor electrode 22.
  • the current path of the vertical cell transistor 1 is along the Z direction.
  • the cell transistor 1 allows a current to flow in the Z direction.
  • the cell transistor 1 has a gate structure having a GAA (Gate all around) structure.
  • the gate electrode 12 overlaps the entire side surface of the channel region in the semiconductor layer 10.
  • the gate electrode 12 covers the side surface (the surface along the Z direction) of the channel region in an annular shape via the gate insulating layer 11. As a result, the cell transistor 1 has a high gate electrostatic control force.
  • the memory cell array 110 has a three-dimensional structure.
  • the memory cell MC includes a laminate of the cell transistor 1 and the cell capacitor 2.
  • the cell size of the memory cell MC can be set to about 4F 2. In this way, the degree of integration of the memory cell MC in a certain chip size (area of the memory cell array) is improved. Therefore, the DRAM of the present embodiment can improve the storage density of the memory cell array.
  • FIG. 4 is a schematic cross-sectional view showing a structural example of the DRAM of the present embodiment.
  • the memory cell array 110 is provided above the substrate 9 in the Z direction.
  • CMOS circuits such as the row control circuit 120 and the column control circuit 130 are provided between the memory cell array 110 and the substrate 9 in the Z direction.
  • the substrate 9 is a semiconductor substrate (silicon substrate).
  • a field effect transistor (hereinafter, also referred to as a transistor) TR is provided in the active area AA in the semiconductor substrate 9.
  • the active area AA is a semiconductor region in the semiconductor substrate 9.
  • the semiconductor region as the active area AA is surrounded by an insulating layer in the semiconductor substrate 9.
  • the well region 30 is provided in the semiconductor substrate 9.
  • the transistor TR includes a gate electrode 31, a gate insulating layer 32, and two source / drain regions 33A and 33B.
  • the gate electrode 31 is provided above the well region 30 in the Z direction.
  • the gate insulating layer 32 is provided between the upper surface of the well region 30 and the gate electrode 31.
  • the two source / drain regions 33A and 33B are provided in the well region 30.
  • One of the two source / drain regions 33A and 33B serves as the source of the transistor TR, and the other of the two source / drain regions 33A and 33B serves as the drain of the transistor TR.
  • the portion between the two source / drain regions 33A and 33B in the well region 30 is the channel region of the transistor TR.
  • the channel region is arranged below the gate electrode 31 via the gate insulating layer 32.
  • the transistor TR is covered with an interlayer insulating layer (not shown) on the upper surface of the semiconductor substrate 9.
  • the transistor TR is electrically connected to the wiring and the element in the memory cell array 110 via the contact plugs CP0, CP1, CP2 in the interlayer insulating layer and the metal layers (wiring) M0, M1.
  • the memory cell array 110 is provided on the upper surface of the interlayer insulating layer.
  • a CMOS circuit including a transistor TR (for example, a row control circuit and a column control circuit) is provided below the memory cell array 110 in the Z direction.
  • the memory cell array 110 includes a plurality of plate line PLs, a plurality of bit lines BL, and a plurality of word lines WL.
  • a plate wire PL is provided on the upper surface of the interlayer insulating layer.
  • the plate wire (hereinafter, also referred to as a plate electrode or a plate layer) PL is a plate-shaped conductive layer (for example, a metal layer) 29.
  • the bit wire BL is provided above the plate wire PL in the Z direction.
  • the word line WL is provided in the region between the bit line BL and the plate line PL in the Z direction.
  • the plurality of cell transistors 1 and the plurality of cell capacitors 2 are provided above the semiconductor substrate 9 (CMOS circuit) in the Z direction.
  • the cell transistor 1 is provided above the cell capacitor 2 in the Z direction.
  • the cell capacitor 2 is provided between the cell transistor 1 and the plate electrode 29.
  • FIG. 5 and 6 are top views schematically showing the planar structure of the memory cell array of the DRAM of the present embodiment.
  • FIG. 5 shows a top view of a layer (layer) provided with a cell transistor.
  • FIG. 6 shows a top view of a layer (layer) provided with a cell capacitor.
  • FIG. 7 and 8 are cross-sectional views schematically showing a cross-sectional structure of the memory cell array of the DRAM of the present embodiment.
  • FIG. 7 is a cross-sectional view of the memory cell array along the X direction.
  • the cross section of FIG. 7 follows the Qx-Qx line of FIG.
  • FIG. 8 is a cross-sectional view of the memory cell array along the Y direction.
  • the cross section of FIG. 8 follows Qy—Qy of FIG.
  • the plurality of memory cells MC are arranged in the XY plane of the memory cell array 110 by a hexagonal lattice array (also called a staggered lattice array).
  • a hexagonal lattice array also called a staggered lattice array.
  • the six memory cell MCs are located at the vertices of the hexagon, and the remaining one memory cell MC is located in the center of the hexagon. Will be done.
  • the memory cell MC connected to one word line WL becomes a memory cell MC connected to the other word line WL.
  • a memory cell connected to the word line adjacent to one end side is connected to a word line adjacent to the other end side. It is connected to the same bit line as the memory cell, and is arranged in the same linear shape in the Y direction.
  • the distance (shortest distance) between the center of the semiconductor layer 10 arranged in the Y direction and the center of the gate wiring 19 is the distance (shortest distance) between the centers of the two semiconductor layers 10 arranged diagonally with respect to the XY plane. ) Less than.
  • a plurality of cell capacitors 2 are provided above the substrate 9 in the Z direction and below the plurality of cell transistors 1.
  • the plurality of cell capacitors 2 are arranged in a hexagonal lattice arrangement in the XY plane.
  • the plurality of cell capacitors 2 are provided on the plate electrode 29 on the interlayer insulating layer 80.
  • the cell capacitor 2 is provided in a groove (hole or trench) in the interlayer insulating layer 81.
  • the cell capacitor 2 includes two capacitor electrodes 22, 23, a capacitor insulating layer 24, and a storage node electrode 21.
  • the storage node electrode 21 has, for example, a columnar (or elliptical columnar) structure.
  • the storage node electrode 21 has a circular (or elliptical) planar shape when viewed from the Z direction.
  • the capacitor electrode 22 covers the side surface and the bottom surface of the storage node electrode 21.
  • the capacitor electrode 22 has a box-shaped (or tubular) structure.
  • the capacitor electrode 22 has a structure in which a tubular portion extending in the Z direction is connected to a bottom surface having a circular (or elliptical) planar shape.
  • the position of the upper end of the capacitor electrode 22 in the Z direction is located closer to the cell capacitor 2 (bit line BL side) than the position of the upper end of the storage node electrode 21 in the Z direction. ..
  • the capacitor electrode 22 and the storage node electrode 21 may be one structure made of one material.
  • the capacitor electrode 23 faces the side surface and the bottom surface of the capacitor electrode 22 via the capacitor insulating layer 24.
  • the capacitor electrode 23 has a box-shaped structure.
  • the capacitor electrode 23 has a structure in which a tubular portion extending in the Z direction is connected to a bottom surface having a circular (or elliptical) planar shape.
  • the bottom surface of the capacitor electrode 23 is provided between the bottom portion of the storage node electrode 21 and the plate electrode 29.
  • the position of the upper end of the capacitor electrode 23 in the Z direction (height from the upper surface of the substrate) is located closer to the substrate than the positions of the upper ends of the capacitor electrode 22 and the storage node electrode 21 in the Z direction.
  • the capacitor insulating layer 24 is provided between the capacitor electrode 22 and the capacitor electrode 23.
  • the capacitor insulating layer 24 faces the side surface and the bottom surface of the capacitor electrode 22.
  • the capacitor insulating layer 24 has a tubular structure.
  • the capacitor insulating layer 24 has a structure in which a tubular portion extending in the Z direction is connected to a bottom surface having a circular (or elliptical) planar shape.
  • the position of the upper end of the capacitor insulating layer 24 in the Z direction is substantially the same as the position of the upper end of the capacitor electrode 22 in the Z direction.
  • the capacitor electrode 23 and the capacitor insulating layer 24 are provided between the bottom surface (bottom surface) of the capacitor electrode 22 and the plate electrode 29.
  • the capacitor electrode 22 is separated from the plate electrode 29.
  • the capacitor electrode 23 is directly connected to the plate electrode 29.
  • the capacitor electrodes 22 and 23 include a conductive compound layer (for example, a titanium nitride layer).
  • the capacitor insulating layer 24 includes a single-layer or multi-layered high-dielectric layer (for example, a laminated film of zircon oxide and aluminum oxide).
  • the storage node electrode 21 includes a metal layer (for example, a tungsten layer) or a conductive semiconductor layer (for example, a polysilicon layer).
  • the plate electrode 29 includes a metal layer (eg, a tungsten layer). The materials of these members 21, 22, 23, 24, 29 are not limited to the above-mentioned materials.
  • the plurality of cell transistors 1 are arranged in a hexagonal lattice arrangement in the XY plane. In each memory cell MC, the position of the cell transistor 1 overlaps with the position of the capacitor 2 in the Z direction.
  • the cell transistor 1 is provided in the insulating layers 82 and 83.
  • the cell transistor 1 is a vertical field effect transistor having a GAA structure.
  • the cell transistor 1 has a semiconductor layer 10, a gate insulating layer 11, and a gate electrode 12.
  • the source / drain regions SDa and SDb and the channel region CNL of the cell transistor 1 are provided in the semiconductor layer 10.
  • the semiconductor layer 10 has a columnar structure.
  • the planar shape of the semiconductor layer 10 is circular.
  • the semiconductor layer 10 extends in the Z direction.
  • the semiconductor layer 10 includes at least one selected from a silicon layer, a germanium layer, a compound semiconductor layer, and an oxide semiconductor layer. For example, when an oxide semiconductor layer such as InGaZnO is used for the semiconductor layer 10, the off-leakage characteristic of the cell transistor 1 is improved.
  • the gate insulating layer 11 has a cylindrical structure.
  • the gate insulating layer 11 covers the side surface of the semiconductor layer 10.
  • the cylindrical gate insulating layer 11 has a concentric relationship with the cylindrical semiconductor layer 10.
  • the gate insulating layer 11 extends in the Z direction.
  • the gate insulating layer 11 is provided on the side surface of the semiconductor layer 10 (the surface of the semiconductor layer 10 along the Z direction).
  • the gate insulating layer 11 covers the side surface of the semiconductor layer 10.
  • the gate insulating layer 11 is provided between the semiconductor layer 10 and the gate electrode 12.
  • the gate insulating layer 11 includes, for example, at least one of a silicon oxide layer and a high dielectric insulating film.
  • the gate insulating layer 11 may have a single-layer structure or a laminated structure.
  • the gate electrode 12 has a cylindrical structure.
  • the semiconductor layer 10 penetrates the inside of the gate electrode 12.
  • the gate electrode 12 faces the side surface of the semiconductor layer 10 via the gate insulating layer 11.
  • the portion in the semiconductor layer 10 facing the gate electrode 12 is the effective channel region CNL of the cell transistor 1.
  • the gate electrode 12 is connected to, for example, a conductive layer (hereinafter, gate wiring) 19.
  • the gate electrode 12 is continuous with the conductive layer 19.
  • the gate electrode 12 and the conductive layer 19 are one continuous conductive layer.
  • the gate electrodes 12 of the plurality of cell transistors 1 adjacent to each other in the X direction are connected via the gate wiring 19.
  • the gate electrode 12 and the gate wiring 19 function as a word line WL.
  • the gate electrode 12 and the gate wiring 19 are, for example, a metal layer such as a tungsten layer, a conductive semiconductor layer, or a conductive compound layer.
  • the plurality of bit lines BL are provided above the cell transistor 1 in the Z direction.
  • Each bit line includes a plurality of first portions 310 and a plurality of second portions 311.
  • the first portion 310 extends in a first direction parallel to the XY plane. The first direction intersects the X and Y directions.
  • the second portion 320 extends in a second direction parallel to the XY plane. The second direction intersects the X, Y and second directions.
  • the first portion 310 and the second portion are arranged alternately in the Y direction.
  • the first portion 310 spans two semiconductor layers 10 arranged in an oblique direction (first direction) with respect to the X direction in the XY plane.
  • the second portion 311 spans two semiconductor layers 10 arranged in an oblique direction (second direction) with respect to the X direction in the XY plane.
  • bit line BL pattern as in this embodiment is called a zigzag pattern.
  • the lower electrode 15 is provided between the lower portion of the semiconductor layer 10 and the upper surface of the cell capacitor 2 in the Z direction.
  • the lower electrode 15 is connected to one electrode of the cell capacitor 2.
  • the lower electrode 15 is connected to the storage node electrode 21.
  • the lower electrode 15 is a conductive layer selected from, for example, a metal layer, a silicon layer, a germanium layer, a compound semiconductor layer, an oxide semiconductor layer, and the like.
  • the oxide semiconductor layer used for the lower electrode 15 is an indium-tin-oxide layer (ITO layer).
  • ITO layer indium-tin-oxide layer
  • the material of the lower electrode 15 is selected according to the material of the semiconductor layer 10.
  • the upper electrode 16 is provided between the upper part of the semiconductor layer 10 and the bit wire BL in the Z direction.
  • the upper electrode 16 is connected to the semiconductor layer 10 and the bit wire BL.
  • the planar shape of the upper electrode 16 is the same as the planar shape of the bit wire BL.
  • the upper electrode 16 has a zigzag pattern.
  • the upper electrode 16 is a conductive layer selected from, for example, a metal layer, a silicon layer, a germanium layer, a compound semiconductor layer, an oxide semiconductor layer, and the like.
  • the oxide semiconductor layer used for the upper electrode 16 is an ITO layer.
  • the material of the upper electrode 16 is selected according to the material of the semiconductor layer 10.
  • a plurality of memory cells MC are arranged in the memory cell array 110 in a hexagonal array layout.
  • the gate electrode 12 of the cell transistor 1 is adjacent to the gate wiring 19.
  • the DRAM of the present embodiment can reduce the interval between the memory cells.
  • the cell transistor 1 is a vertical field effect transistor having a GAA structure. Thereby, in the DRAM of this embodiment, the characteristics of the cell transistor 1 can be improved.
  • the cell transistor 1 is formed in a step after the formation of the cell capacitor 2. Thereby, in the present embodiment, it is possible to prevent the thermal step during the formation of the cell capacitor 2 from adversely affecting the cell transistor 1.
  • FIG. 12, FIG. 19, FIG. 22, and FIG. 27 are top views of a process of the DRAM manufacturing method of the present embodiment.
  • FIG. 9, FIG. 11, FIG. 13, FIG. 15, FIG. 17, FIG. 20, FIG. 25, FIG. 28, FIG. 30, FIG. 32, and FIG. 34 are memory cell arrays of a plurality of steps in the method for manufacturing a DRAM of the present embodiment. It is a schematic cross-sectional process diagram along the X direction of. These figures show a cross-sectional structure of the memory cell along the X direction (for example, a cross-sectional structure along the Qx-Qx line in the top view).
  • FIG. 10 shows a plurality of steps in the method for manufacturing a DRAM of the present embodiment. It is a schematic cross-sectional process diagram along the Y direction of a memory cell array. These figures show a cross-sectional structure of the memory cell along the Y direction (for example, a cross-sectional structure along the Qy-Qy line in the top view).
  • the plate electrode 29 is PVD in the forming region of the memory cell array 110. It is formed on the interlayer insulating layer (for example, silicon oxide layer) 80 on the semiconductor substrate 9 by using a well-known film forming technique such as a (Physical vapor deposition) method and a CVD (Chemical vapor deposition) method.
  • the interlayer insulating layer 81 is formed on the plate electrode 29 by a well-known film forming technique.
  • a plurality of holes (trench) are formed in the interlayer insulating layer 81 by well-known lithography and etching.
  • the insulating layer is removed from the top surface of the plate electrode 29.
  • the upper surface of the plate electrode 29 is exposed in the hole.
  • the plurality of holes are formed so as to have a layout of a hexagonal lattice arrangement.
  • the conductive layer (capacitor electrode) 23 is formed on the insulating layer 81 and the plate electrode 29 by a well-known film forming technique.
  • a dummy layer (not shown) is formed on the conductive layer 23.
  • Etchback is applied to the conductive layer 23.
  • the insulating layer (capacitor insulating layer) 24 is formed on the conductive layer 23 by a well-known film forming technique.
  • the conductive layer (capacitor electrode) 22 is formed on the insulating layer 24 by a well-known film forming technique.
  • the conductive layer (storage node electrode) 21 is formed on the conductive layer 22 by a well-known film forming technique.
  • Each layer 21, 22, 23, 24 is removed from the upper surface of the insulating layer 81 by using the upper surface of the insulating layer 81 as a stopper. Each layer 21, 22, 23, 24 is separated into a plurality of portions for each hole in the insulating layer 81. As a result, the capacitor electrodes 22, 23, the capacitor insulating layer 24, and the storage node electrode 21 are formed in each hole.
  • the plurality of cell capacitors 2 are formed in the holes (trench) of the interlayer insulating layer 81 so as to have the layout of the hexagonal lattice arrangement (see FIG. 6).
  • etching back using dry etching or wet etching is performed on the storage node electrode 21.
  • the upper surface of the storage node electrode 21 recedes toward the semiconductor substrate 9 in the Z direction. As a result, a recess is formed on the upper part of the cell capacitor 2.
  • the conductive layer 15 is self-consistently formed in the recess on the upper part of the cell capacitor 2 by a well-known film forming technique, etching or CMP (Chemical mechanical polishing) method.
  • the conductive layer 15 is a metal layer, a silicon (Si) layer, a germanium (Ge) layer, a compound semiconductor layer, or an oxide semiconductor layer (for example, an ITO layer).
  • the insulating layer (for example, silicon oxide layer) 82 is formed on the upper surface (upper surface) of the cell capacitor 2 and on the upper surface of the insulating layer 81 by a well-known film forming technique (for example, CVD method).
  • a conductive layer (eg, a metal layer such as a tungsten layer) 12X is formed on the insulating layer 82 by a well-known film forming technique (eg, PVD method).
  • An insulating layer (for example, a silicon oxide layer) 83 is formed on the conductive layer 12X by, for example, a CVD method.
  • the laminate 800 including the plurality of layers 82, 12X, 83 is formed on the cell capacitor 2 (and the interlayer insulating layer 81).
  • a plurality of holes 900 are formed in the laminate 800 by photolithography and dry etching (for example, reactive ion etching). Each of the plurality of holes 900 is formed so that the position of the hole 900 overlaps with the position of the cell capacitor 2 in the Z direction. As described above, the plurality of holes 900 are formed in the laminated body 800 so as to have a hexagonal lattice arrangement layout in the XY plane.
  • the insulating layers 82 and 83 and the conductive layer 12X are removed from the upper surface of the conductive layer 15.
  • the upper surface of the conductive layer 15 is exposed. In this way, the hole 900 reaches the conductive layer 15.
  • a sacrificial layer for example, an amorphous silicon layer 90 is formed on the upper surface of the laminated body 800 and in the hole 900 by, for example, a CVD method.
  • the sacrificial layer is removed from the top surface of the laminate 800 by etchback or CMP method.
  • a columnar (eg, columnar or elliptical column) sacrificial layer 90 is formed in the hole 900.
  • Voids voids
  • the sacrificial layer 90 is not limited to a layer made of a single material, and may be a layer containing a plurality of materials.
  • the sacrificial layer 90 may be a laminated film including a plurality of films.
  • the insulating layer is removed from the upper surface of the conductive layer 12X by, for example, dry etching or wet etching. As a result, the portion of the sacrificial layer 90 above the conductive layer 12X is exposed.
  • the spacer layer 91 is formed on the sacrificial layer 90 and the conductive layer 12X by using the CVD method or the ALD (Atomic layer deposition) method.
  • the spacer layer 91 is, for example, a metal oxide layer or a metal nitride layer.
  • a silicon oxide layer, a silicon nitride layer, an aluminum oxide layer, and an aluminum nitride layer is used for the spacer layer 91.
  • the film thickness t1 of the spacer layer 91 is set to substantially the same size as the dimension in the direction parallel to the upper surface of the substrate 9 of the gate electrode formed in a later step.
  • the film thickness t1 is a dimension in a direction parallel to the upper surface of the substrate 9.
  • the mask layer 93 is formed on the spacer layer 91.
  • the mask layer 94 is formed on the mask layer 93.
  • the mask layers 93 and 94 are formed by using a CVD method, a coating method, or the like.
  • the material of the mask layer 93 is different from the material of the mask layer 94.
  • the etching selectivity of the material of the mask layer 93 is larger than the etching selectivity of the material of the mask layer 94 with respect to the etching conditions of the mask layer 94.
  • a layer containing carbon is used for the mask layer 93.
  • a silicon oxide layer is used for the mask layer 94.
  • a resist mask 96 having a predetermined pattern is formed using lithography.
  • the resist mask 96 is formed above the conductive layer 12X so as to overlap the region where the gate wiring (word line) is formed in the Z direction.
  • the resist mask 96 includes at least a pattern extending in the X direction.
  • the resist mask 96 extends in the X direction so as to straddle the plurality of sacrificial layers 90 arranged in the X direction.
  • the mask layer 94A is etched based on the pattern of the resist mask. As a result, the pattern of the resist mask is transferred to the mask layer 94A.
  • the mask layer 93A is etched using the etched mask layer 94 as a mask. As a result, the etched pattern of the mask layer 94 is transferred to the mask layer 93A.
  • the mask layer 93A has a pattern extending in the X direction. The resist mask on the mask layer 94 is removed.
  • the mask layer 93A is etched using a condition in which the etching selectivity with respect to the spacer layer 91 is high.
  • the spacer layer 91 remains around the sacrificial layer 90 (on the side surface of the sacrificial layer 90) in a state where the dimensions of the spacer layer 91 in the Z direction are sufficiently secured.
  • the spacer layer 91 covers the entire side surface of the sacrificial layer 90. The spacer layer 91 prevents the side surface of the sacrificial layer 90 from being exposed.
  • the mask layers 93A and 94A After etching the mask layers 93A and 94A, the mask layers 93A and 94 have a pattern extending in the X direction. Therefore, the structures of the mask layers 93A and 94A of FIG. 20 are maintained for the plurality of sacrificial layers 90 arranged in the X direction.
  • the spacer layer 91A is etched by dry etching while the mask layers 93A and 94A of the line pattern remain on the spacer layer 91A. As a result, the upper surface of the conductive layer 12X is exposed between the mask layers 93A adjacent to each other in the Y direction.
  • a plurality of spacer layers 91A are formed on the conductive layer 12X and the sacrificial layer 90.
  • the spacer layer 91A remains below the mask layer 94A and on the side surface of the sacrificial layer 90.
  • the mask layer 94A is removed by etching the spacer layer 91A.
  • the spacer layer 91A may be etched in a step prior to the steps of forming the mask layers 93A and 94A. For example, immediately after the formation of the spacer layer (see FIGS. 17 and 18), etch back is performed. As a result, the spacer layer 91A remains on the sacrificial layer 90 in a self-aligned manner.
  • the etching selectivity of the conductive layer 12X with respect to the etching conditions of the spacer layer 91A (91) is sufficiently high.
  • the spacer layer 91A (91) is etched, the size of the conductive layer 12X in the gate wiring region (word line forming region) is reduced by overetching the spacer layer 91A (for example, in the Z direction of the conductive layer 12). It is desirable that the dimensions and the thickness of the conductive layer 12) be suppressed.
  • the conductive layer 12A is etched by dry etching using the mask layer 93A and the spacer layer 91 as masks.
  • the conductive layer 19 below the mask layer 93A remains on the insulating layer 82.
  • the conductive layer 12 below the spacer layer 91 remains on the insulating layer 82.
  • the mask layer on the mask layer 93A (layer 94A in FIG. 24) is removed by etching the spacer layer 91.
  • the conductive layer 12 is a gate electrode of a cell transistor having a GAA structure.
  • the conductive layer 19 is a gate wiring that connects the gate electrodes 12 arranged in the X direction. As a result, a word line WL in the memory cell array 110 is formed.
  • a continuous structure (word line) of the gate electrode 12 and the gate wiring 19 is formed from one conductive layer by a combination of a plurality of masks.
  • a part of the sacrificial layer 90 may be exposed as long as the etching selection ratio with respect to the sacrificial layer 90 is sufficiently secured.
  • the mask layer 93A is removed, for example, by etching or ashing.
  • the spacer layer 91 is removed by wet etching or dry etching.
  • the spacer layer 91 is an insulating layer (for example, a silicon oxide layer), the spacer layer 91 does not have to be removed.
  • the insulating layer 83A is formed on the sacrificial layer 90, the conductive layers 12, 19 and the insulating layer 82 by the CVD method or the coating method.
  • the insulating layer 83 is a silicon oxide layer or a low-dielectric insulating layer.
  • the upper surface of the insulating layer 83A is flattened by the CMP method using the upper surface of the sacrificial layer 90 as a stopper. As a result, the upper surface of the sacrificial layer 90 is exposed.
  • An air gap may be formed between the gate wirings 19 adjacent to each other in the Y direction.
  • the insulating layer having low coverage is formed on the sacrificial layer 90, the conductive layers 12, 19 and the insulating layer 82, the insulating layer having high coverage is formed on the insulating layer and layer 12, Formed on 19,82.
  • the wiring capacitance between the gate wirings (word lines) adjacent to each other in the Y direction is reduced.
  • the sacrificial layer is removed from the insulating layers 82 and 83 by wet etching or dry etching. As a result, the holes 901 are formed in the insulating layers 82 and 83.
  • Insulating layers (gate insulating layers) 11, 11Z are formed on the insulating layers 82, 83 by the CVD method or the ALD method. Etching back is applied to the insulating layer 11 formed by dry etching. By etchback, the insulating layer 11Z is removed from the top surface of the insulating layer 83 and from the bottom of the hole 901.
  • the insulating layer 11 remains on the side surfaces of the insulating layers 82 and 83 in the hole 901.
  • the insulating layer 11 has a tubular structure.
  • the upper surface of the conductive layer 15 is exposed.
  • a thin cover film is formed on the surface of the gate insulating layer 11 before etching back to the layers 11 and 11Z in order to prevent damage due to etching from occurring on the surface of the gate insulating layer 11. You may. This cover film is removed after etch back.
  • the semiconductor layers 10 and 10X are formed in the tubular gate insulating layer 11 and on the insulating layer 83 by using the CVD method or the ALD method.
  • the semiconductor layer 10 comes into contact with the lower electrode 15.
  • the semiconductor layer 10 is electrically connected to the cell capacitor 2 below the semiconductor layer 10.
  • the unnecessary semiconductor layer 10X is removed from the upper surface of the insulating layer 83 by dry etching or wet etching.
  • the semiconductor layer 10X on the upper surface of the insulating layer 83 may be removed by the CMP method. As a result, the upper end of the semiconductor layer 10 and the upper surface of the insulating layer 83 are flattened.
  • the semiconductor layer 10 serves as a channel layer (and a source / drain region) of the cell transistor.
  • the semiconductor layer 10 is formed in the insulating layers 82 and 83 so that the side surface of the semiconductor layer 10 extending in the Z direction faces the gate electrode 12 via the gate insulating layer 11. ..
  • the semiconductor layer 10 includes at least one selected from a silicon layer, a germanium layer, a compound semiconductor layer, and an oxide semiconductor layer.
  • an oxide semiconductor layer such as InGaZnO is used for the semiconductor layer 10
  • the semiconductor layer 10 is an oxide semiconductor layer.
  • the DRAM of the present embodiment can realize miniaturization of memory cells.
  • the conductive layer (upper electrode) 16 is formed on the insulating layer 83 and the semiconductor layer 10 by using, for example, the PVD method or the CVD method.
  • the conductive layer 31 is formed on the conductive layer 16 by using, for example, a PVD method or a CVD method.
  • the conductive layer 16 is selected from, for example, a metal layer, a silicon layer, a germanium layer, a compound semiconductor layer, an oxide semiconductor layer, and the like.
  • the conductive layer 31 is, for example, a metal layer (for example, a tungsten layer).
  • the conductive layers 16 and 31 are processed by lithography and etching so as to have a predetermined pattern. As a result, the upper electrode 16 of the cell transistor 1 and the plurality of bit wires BL are formed. The upper electrode 16 and the bit wire BL extend in the Y direction.
  • the bit line BL extending in the Y direction and the upper electrode 16 have a zigzag plane shape. ,It is formed.
  • the memory cell array 110 in the DRAM of this embodiment is formed.
  • the word line WL After this, the word line WL.
  • Contact plugs and wiring are formed in the interlayer insulation layers 81, 82, 83 and in the region above the bit wire BL so that the bit wire BL and the plate electrode 29 are connected to the CMOS circuit below the memory cell array 110.
  • the contact plug and wiring (for example, the contact plug CP2 in FIG. 4) may be formed in the step before the formation of the bit wire BL (for example, during the formation step of the cell transistor 1).
  • patterning of holes, word lines, and bit lines may be performed using a well-known double patterning technique for miniaturization of each pattern.
  • the DRAM of the present embodiment is formed by the above manufacturing method.
  • a plurality of memory cells are arranged in a memory cell array in a hexagonal array layout.
  • the DRAM of the present embodiment can increase the capacitance of the cell capacitor when the pitch (interval) between the cell capacitors is constant.
  • the semiconductor layer (channel layer) of the vertical cell transistor is laid out in a hexagonal lattice arrangement like the cell capacitor. Therefore, in the DRAM of the present embodiment, it is not necessary to provide a new pad layer in order to connect the storage node electrode of the cell capacitor and the lower electrode of the cell transistor.
  • bit lines having a zigzag pattern planar shape are provided for a plurality of memory cells in a hexagonal lattice array.
  • each of the semiconductor layers of the plurality of vertical cell transistors can be connected to one bit line via the upper electrode without adding a new pad layer.
  • the bit wire is provided above the vertical cell transistor. Therefore, the DRAM of the present embodiment can form a bit wire in a process having a relatively low manufacturing difficulty without using a complicated manufacturing process such as forming a bit wire having an embedded structure.
  • bit wire is formed on the upper side of the vertical transistor, a complicated process such as an embedded bit wire is unnecessary and the process can be simplified.
  • the lower electrode of the cell transistor 1 is arranged in a self-aligned manner with respect to the storage node electrode of the cell capacitor. Thereby, in the DRAM of the present embodiment, the semiconductor layer of the cell transistor 1 can be connected to the lower electrode without using a complicated manufacturing process.
  • the DRAM of the present embodiment can provide a device having a fine size at a low cost.
  • an oxide semiconductor can be used for the channel layer without using a semiconductor substrate (for example, a silicon substrate) for the channel layer of the cell transistor.
  • the DRAM of the present embodiment can secure good off-leakage characteristics of the cell transistor even if the memory cell is miniaturized.
  • the cell capacitor is provided below the vertical cell transistor, and the bit line is provided above the vertical cell transistor.
  • the DRAM of the present embodiment can prevent deterioration of the characteristics of the oxide semiconductor used for the cell transistor due to the thermal step in the cell capacitor forming step.
  • the cell transistor has a GAA structure.
  • a transistor having a GAA structure has a high gate electrostatic control force.
  • the cell transistor can suppress the short channel effect, reduce the leakage current, and improve the driving ability.
  • the DRAM of the present embodiment can improve the data retention characteristics of the memory cell.
  • the sense amplifier circuit and the driver circuit in the DRAM are formed and arranged on the semiconductor substrate below the memory cell array 110. Therefore, the DRAM of the present embodiment can improve the occupancy rate of the memory cell or reduce the chip size.
  • the characteristics of the memory device of this embodiment can be improved.
  • the memory device of this embodiment can reduce the manufacturing cost.
  • FIG. 36 is a top view schematically showing the planar structure of the memory cell array of the DRAM of the present embodiment.
  • FIG. 36 shows a top view of a layer (layer) provided with a cell transistor.
  • FIG. 37, 38, and 39 are cross-sectional views schematically showing a cross-sectional structure of the memory cell array of the DRAM of the present embodiment.
  • FIG. 37 is a cross-sectional view of the memory cell array along the X direction.
  • the cross section of FIG. 37 is along the Qx-Qx line of FIG. 38 and 39 are cross-sectional views taken along the Y direction of the memory cell array.
  • the cross section of FIG. 38 is along the Qy—Qy line of FIG.
  • the cross section of FIG. 39 is along the Qa-Qa line of FIG.
  • the plurality of memory cells MC are arranged in the XY plane of the memory cell array 110 by a four-way grid arrangement.
  • the four memory cell MCs are arranged at the vertices of a quadrangle (for example, a square).
  • the memory cell MC connected to one word line WL is connected to the other word line WL.
  • the bit line BL extends in the Y direction.
  • the bit line BL has a linear pattern.
  • a plurality of memory cells MC connected to the same bit line BL are arranged on the same straight line along the Y direction.
  • a plurality of gate electrodes 12D are lined up on the same straight line in the Y direction.
  • a plurality of gate wirings 19D are arranged on the same straight line in the Y direction.
  • the cell capacitor 2 is arranged below the cell transistor 1 in the Z direction as in the first embodiment. Like the cell transistor 1, the cell capacitor 2 is arranged in the memory cell array 110 in a four-sided lattice arrangement layout.
  • the conductive layer 17 is provided between, for example, the interlayer insulating layers 82, 83 and the gate electrode 12D, and between the interlayer insulating layers 82, 83 and the gate wiring 19D. Is provided in.
  • the conductive layer 17 is a barrier metal layer.
  • the conductive layer 17 is, for example, a titanium nitride layer or a tungsten nitride layer.
  • the conductive layer 18 is provided inside the gate wiring 19D.
  • the upper electrode 16 covers the upper side surface of the semiconductor layer 10.
  • the gate electrode 12D and the gate wiring 19D of the cell transistor 1 are self-aligned in the gaps (grooves) in the interlayer insulating layers 82 and 83.
  • 40 and 42 are top views of a process of manufacturing the DRAM of this embodiment.
  • 43, 44, 51, 52, 55, 58, 60, 62 and 64 are schematic along the X direction of the memory cell array of the plurality of steps in the method of manufacturing the DRAM of the present embodiment. It is a cross-sectional process diagram. These figures show a cross-sectional structure along the X direction of the memory cell (for example, a cross-sectional structure along the Qx-Qx line or the Qb-Qb line in the top view).
  • FIG. 1 It is a schematic cross-sectional process diagram along the Y direction of the memory cell array of a plurality of steps in the manufacturing method of a DRAM. These figures show a cross-sectional structure of the memory cell along the Y direction (for example, a cross-sectional structure along the Qy-Qy line or the Qa-Qa line in the top view).
  • CMOS circuit As shown in FIGS. 40 and 41, after the CMOS circuit is formed on the semiconductor substrate 9, a plurality of cell capacitors 2 are formed on the semiconductor substrate in the Z direction, as in the method of manufacturing the DRAM of the first embodiment. Formed above 9.
  • the cell capacitors 2 are formed in the XY plane in a square lattice array layout.
  • the insulating layer 82, the sacrificial layer 71, and the insulating layer 83 are formed in order from the semiconductor substrate 9 side, for example, by a CVD method.
  • a laminate 700 including the insulating layer 82, the sacrificial layer 71, and the insulating layer 83 is formed above the plurality of cell capacitors 2.
  • Hole 910 is formed in the insulating layer 83 and the sacrificial layer 71 by photolithography and dry etching. The hole 910 is formed above the capacitor 2.
  • the storage node electrode and the lower electrode may be one structure made of one material.
  • the sacrificial layer 71 exposed in the hole 910 is isotropically etched by wet etching or dry etching. As a result, the recess 911 is formed in the laminated body 700 at the position of the sacrificial layer 71 in the hole 910. A space having a circular planar shape is formed at the position of the sacrificial layer 71 of the laminated body 700.
  • the recess 911 region will be the region where the gate electrode will be formed in a later step.
  • the dimension (recess depth) of the recess 911 in the direction parallel to the upper surface of the substrate 9 is about several nm to several tens of nm.
  • the sacrificial layer 72 is formed in the hole and on the laminate 700 by CVD.
  • the sacrificial layer 72 formed on the upper surface of the laminated body 700 is flattened by an etch back by dry etching or a CMP method using the insulating layer 83 as a stopper.
  • the sacrificial layer 72 is removed from the upper surface of the laminated body 700.
  • the sacrificial layer 72 is, for example, an amorphous silicon layer.
  • a plurality of mask layers 73 are formed on the upper surface of the laminated body 700 by photolithography.
  • the plurality of mask layers 73 have a linear pattern extending in the X direction. Spaces of predetermined dimensions are provided between the mask layers 73 arranged in the Y direction.
  • the insulating layer 83 and the sacrificial layer 71 are processed by dry etching using the formed mask layer 73 as a mask.
  • a groove 915 extending in the X direction is formed in the laminated body 700.
  • the upper surface of the insulating layer 82 is exposed.
  • the pre-etched configuration is maintained.
  • the etching conditions for forming the groove it is preferable that a high etching selectivity is secured for the sacrificial layer 72. As a result, during the etching of the insulating layer 83 and the sacrificial layer 71, the progress of etching on the exposed portion of the sacrificial layer 72 is prevented.
  • the insulating layer 83Z is placed on the sacrificial layer 72 and on the upper surface of the insulating layer 82 by a CVD method or a coating method. And formed in the groove 915.
  • the upper surface of the insulating layer 83Z is flattened by the CMP method.
  • the insulating layer 83Z is embedded in the groove between the sacrificial layers 72.
  • the upper end of the sacrificial layer 72 may be used as a stopper for the CMP.
  • spaces (voids, layerless regions) 916 are created in the laminate 700 by selective removal of the plurality of sacrificial layers by wet or dry etching. Is formed in.
  • the conductive layers 12A and 17 are formed in the space (void) in the laminated body 700 by, for example, the CVD method.
  • the conductive layer 17 is a barrier metal layer.
  • the conductive layer 12A is a metal layer.
  • the barrier metal layer 17 improves the adhesion of the conductive layer (metal layer) 12A to the insulating layer.
  • the barrier metal layer 17 is a titanium nitride layer or a tungsten nitride layer.
  • the conductive layer 12A is a tungsten layer.
  • the embedded shape in the region where the gate wiring is formed depends on the size of the opening size (hole diameter) of the hole.
  • the opening size of the hole 910 is smaller than both the gate width and the gate length of the gate electrode formed, the space in the gate wiring region is filled with the conductive layers 12A and 17 as in the example of FIGS. 55 to 57.
  • the opening of the hole is closed by the conductive layers 12A and 17 before the hole is closed. Therefore, a gap 79 is generated inside the gate wiring region.
  • the opening size of the hole 910 is at least one of the gate width and the gate length, the space in the gate wiring region is filled with the conductive layers 12A and 17 before the opening of the hole is closed. In this case, no voids are formed inside the gate wiring area.
  • etching back to the conductive layer 12A and the barrier metal layer 17 is performed by dry etching or a combination of dry etching and wet etching. If the inside of the gate wiring region is not filled with the conductive layer 12A and the barrier metal layer 17, the void 79 is exposed after etching back.
  • the conductive layer 18 is formed in the exposed voids by the CVD method. After this, etch back to the conductive layer 18 is performed. As a result, the gate wiring 19 is formed in the memory cell array 110.
  • the insulating layer 82 at the bottom of the hole 910 is etched by dry etching. As a result, the hole 910 reaches the lower electrode 15. The upper surface of the lower electrode 15 is exposed in the hole 910.
  • the mask layer 75 may be formed by a plasma CVD method or the like. Etching is performed on the insulating film 81 using the mask layer 75 as a mask.
  • the film thickness of the mask layer 75 and the coverage of the mask layer 75 are adjusted.
  • the mask layer 75 is not formed on the insulating layer 82 at the bottom of the hole 910, and the opening of the hole 910 is not closed by the mask layer 75.
  • the mask layer 75 is a layer containing carbon and the like.
  • the insulating layer 82 on the lower electrode 15 may be selectively removed by etching back to the insulating layer 82 without forming the mask layer 75. In this case, the film thickness of the insulating layer 83 is controlled when the insulating layer 83 is formed.
  • the etching of the insulating layer 82 may be performed substantially at the same time as the etching of the conductive layer in FIGS. 58 and 59.
  • the insulating layer 11 is formed on the laminated body 700 by a CVD method, an ALD method, or the like. By etching back to the insulating layer 11, the insulating layer on the upper surface of the laminate 700 and on the electrode 15 is removed. As a result, the gate insulating layer 11 of the cell transistor is formed.
  • the gate insulating layer 11 is, for example, a silicon oxide layer.
  • a thin cover layer may be formed on the insulating layer 11 at the time of etching back in order to suppress damage to the gate insulating layer 11 at the time of etching back.
  • the cover layer is selectively removed after etch back.
  • the semiconductor layer 10 is formed on the lower electrode 15, the gate insulating layer 11, and the laminate 700 by using the CVD method or the ALD method.
  • the semiconductor layer 10 on the upper surface of the laminate 700 is removed by etching back to the semiconductor layer 10. In this way, the semiconductor layer 10 is formed in the holes of the laminated body 700. For example, the semiconductor layer 10 comes into direct contact with the lower electrode 15.
  • the cell transistor 1 in the DRAM of the present embodiment is formed above the cell capacitor 2 in the Z direction.
  • the semiconductor layer 10 is selected from a silicon layer, a germanium layer, a compound semiconductor layer, and an oxide semiconductor layer, as in the first embodiment.
  • an oxide semiconductor layer for example, InGaZnO layer
  • a cell transistor having better off-leakage characteristics is provided.
  • the upper electrode 16 is formed using PVD or CVD.
  • the formed upper electrode 16 is flattened by dry etching or flattening treatment.
  • the upper electrode 16 is a conductive layer selected from, for example, a metal layer, a silicon layer, a germanium layer, a compound semiconductor layer, an oxide semiconductor layer (for example, an ITO layer), and the like.
  • a plurality of bit lines BL having a predetermined pattern are subjected to lithography and etching on the formed conductive layer (for example, a metal layer such as a tungsten layer) to form a semiconductor. It is formed on the layer 10 and the insulating layers 83 and 83Z.
  • the formed conductive layer for example, a metal layer such as a tungsten layer
  • Wiring and contact plugs are formed so that they are connected to the CMOS circuit on the board.
  • the DRAM of the present embodiment is formed by the above manufacturing process.
  • a plurality of memory cells are provided in the memory cell array in a square lattice arrangement.
  • the gate electrode and gate wiring (word line) of the cell radister are formed by a self-aligned process.
  • the gate electrode and gate wiring of the cell radister are one continuous layer.
  • the size of the gate wiring in the Y direction is smaller than the size of the cell transistor in the Y direction.
  • the DRAM of the present embodiment can reduce the distance between the gate wirings while suppressing an increase in the wiring resistance of the gate wirings (word wires).
  • the DRAM of the present embodiment can obtain substantially the same effect as the effect of the DRAM of the first embodiment.
  • FIG. 66 is a top view showing a structural example of the memory device of this embodiment.
  • 67 and 68 are schematic cross-sectional views showing a structural example of the memory device of this embodiment.
  • a plurality of memory cells having the structures described in the second embodiment may be arranged in a hexagonal lattice array in the XY plane of the memory cell array.
  • the line-shaped bit lines BL extending in the Y direction are above the regions of the two semiconductor layers adjacent to each other in the oblique direction. , Will be placed.
  • the bit wire BL partially overlaps the upper part of the semiconductor layer 10 in the Z direction.
  • the position of the center of the bit line BL along the Y direction deviates from the position of the center of the upper surface of the semiconductor layer.
  • the bit wire BL passes above the gate wiring 19 so as to partially overlap the gate wiring 19 in the Z direction.
  • the gate electrode 12 of the cell transistor 1 is adjacent to the gate wiring 19 in the Y direction.
  • the shortest distance (for example, spacing) between the gate electrodes 12 (area where the gate electrode 12 is provided) and the gate wiring 19 (area where the gate wiring is provided) adjacent to each other in the Y direction is between the gate electrodes adjacent to each other in the X direction. It is preferable that the dimension (wiring width) of the gate wiring 19 in the Y direction is set so that the distance is the same or larger than the distance.
  • the distance between adjacent gate electrodes depends on the distance between adjacent gate electrodes and does not depend on the wiring width of the gate wiring.
  • the pitch of the gate wiring is indicated by "F”
  • the dimension (maximum dimension) of the semiconductor layer 10 in the direction parallel to the substrate surface is indicated by “A”
  • the gate insulation in the direction parallel to the substrate surface is indicated by "B”
  • the gate electrode dimension (maximum dimension) in the direction parallel to the substrate surface is indicated by “C”
  • the space between the gate electrodes is indicated by “D”. Shown.
  • the pitch between the gate wirings (“F”) can be made smaller than the pitch between the gate wirings in the first embodiment.
  • the bit line pattern may be a pattern that intersects the gate wiring (word line) pattern.
  • a bit line BL having a zigzag-shaped plane pattern is formed on a plurality of semiconductor layers 10 so as to connect memory cells connected to adjacent word lines WL in the Y direction. , May be connected.
  • the bit line BLb may extend parallel to the XY plane and diagonally to the X and Y directions.
  • the bit lines BLb extending in the oblique direction are connected to a plurality of memory cells MC arranged diagonally with respect to the X direction and the Y direction.
  • the word line pattern and the bit line pattern may be interchanged.
  • the word line (gate wiring 19 and gate electrode 12) may have a zigzag pattern, and the bit line may have a linear pattern.
  • the word line may have a pattern extending in an oblique direction, and the bit line may have a linear pattern.
  • a bit line with a linear pattern can be formed relatively easily.
  • the zigzag pattern of the bit lines can reduce the line width of the bit lines while ensuring the area of overlap with respect to the semiconductor layer and the upper electrode of the memory cell.
  • DRAM memory cells of the first embodiment may be arranged in the XY plane of the memory cell array in a four-sided grid array layout.
  • the DRAM of this embodiment can further improve the characteristics and reduce the cost as compared with the second embodiment.
  • the memory device of this embodiment can obtain substantially the same effect as that of the above-described embodiment.
  • This embodiment is a modification of the method for manufacturing a memory device (for example, DRAM) of the second embodiment.
  • 70, 71, 72, 74 and 76 are schematic cross-sectional process diagrams along the X direction in the method for manufacturing a DRAM of the present embodiment.
  • 73 and 75 are schematic cross-sectional process diagrams along the Y direction in the method for manufacturing a DRAM of the present embodiment.
  • the sacrificial layer 71A is formed on the insulating layer 82.
  • the support layer 77 is formed on the sacrificial layer 71A.
  • the sacrificial layer 71B is formed on the support layer 77.
  • the insulating layer 83 is formed on the sacrificial layer 71B.
  • the laminated body 700X including the support layer 77 is formed above the plurality of capacitors 2.
  • the support layer 77 increases the mechanical strength of the processed laminate 700X during processing of the laminate 700X.
  • the support layer 77 is an insulating layer (for example, a silicon oxide layer) or a semiconductor layer as long as it is a material capable of ensuring an etching selectivity with other layers (for example, sacrificial layers 71A, 71B, 72, insulating layers 82, 83). Either (for example, a silicon layer) or a conductive layer (for example, a metal layer) may be used.
  • the sacrificial layer 72 is formed in the hole and recess of the laminate 700X. Is formed in.
  • the sacrificial layer in the laminate 700X is selectively removed by etching, as in the steps 51-54 of the second embodiment. As a result, the void 916 is formed in the laminated body 700X.
  • the insulating layer 83 is supported by the insulating layer 83Z.
  • the insulating layer 83Z is supported by an insulating layer 82 that contacts the bottom of the insulating layer 83Z.
  • the support layer 77 remains between the insulating layers 83 adjacent to each other in the Y direction below the insulating layer 83. As a result, the insulating layers 83 adjacent to each other via the holes are connected by the support layer 77.
  • the barrier metal layer 17 and the conductive layer 12A are formed on the insulating layers 82, 83, 83Z in the same manner as in the steps of FIGS. 55 to 57 of the second embodiment. ..
  • the barrier metal layer 17 and the conductive layer 12A are formed on the support layer 77.
  • the formed barrier metal layer 17 and the conductive layer 12A are etched on the upper surface of the laminated body 700A and in the hole. It is removed from the side surface of the laminated body 700A in the above.
  • the barrier metal layer 17 and the conductive layer 12A remain in the formation region of the gate electrode and the gate wiring.
  • the region between the support layer 77A and the insulating layers 82, 83, 83Z is embedded by the barrier metal layer 17 and the conductive layer 12A without the generation of voids.
  • the cell transistor 1 of the DRAM is subjected to substantially the same steps as the steps of FIGS. 62 to 65 of the second embodiment. It is formed.
  • the member above the gap (for example, the insulating layer 83) is supported only by the members (for example, the insulating layer 83Z) adjacent to each other in the direction parallel to the substrate surface.
  • the aspect ratio of the member that makes the member above the void increases.
  • the mechanical strength of the structure of the laminated body is reduced. Therefore, the pattern of the laminate may collapse due to the influence of the stress of the member.
  • a low-dielectric film with relatively weak mechanical strength is used, or an air gap is formed in the insulating layer.
  • the pattern of the laminate may collapse due to the decrease in mechanical strength and the stress of the members.
  • the support layer 77 supports the members 83, 83Z in the laminated body 700X after the sacrificial layer is removed.
  • the mechanical strength of the laminated body 700X at the time of forming the cell transistor is increased. Therefore, according to the method of manufacturing the DRAM of the present embodiment, the collapse of the pattern of the members at the time of forming the memory cell array is suppressed.
  • the hole opening can be closed before the voids in the laminate are filled by the barrier metal layer and the conductive layer. There is sex. In this case, voids may occur in the formation region of the gate electrode and the gate wiring in the laminate. Re-etching and embedding are performed to embed the conductive layer in the voids.
  • the embedding of the conductive layer in the gate wiring region can be performed in one step.
  • the DRAM manufacturing process can be simplified.
  • the DRAM manufacturing method of the present embodiment may be applied to the formation of a DRAM including a memory cell array in which a plurality of memory cells are arranged in a hexagonal lattice arrangement, as in the third embodiment.
  • DRAM is used as an example of the memory device of the present embodiment.
  • the memory device of this embodiment may be applied to a memory device other than DRAM (for example, resistance change memory, phase change memory, or magnetoresistance memory).
  • a variable resistance element for example, a transition metal oxide element
  • a phase change element for example, a chalcogenide compound element
  • a magnetoresistive effect element for example, a magnetic tunnel junction element
  • a memory cell instead of the plate-shaped plate wire (plate electrode), a line-shaped wiring (for example, a source wire or a complementary bit wire) is used.
  • the line-shaped wiring extends in the same direction as the extending direction of the bit wire, for example.

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Abstract

実施形態のメモリデバイスは、基板の上方のビット線と、前記基板と前記ビット線との間の第１の半導体層と、第１のゲート絶縁層を介して前記第１の半導体層の側面に対向する第１のゲート電極と、を含む第１のトランジスタと、前記第１のトランジスタと前記基板との間の第１のメモリ素子と、前記第１のゲート電極に接続された第１のワード線と、前記基板と前記ビット線との間の第２の半導体層と、第２のゲート絶縁層を介して前記第２の半導体層の側面に対向する第２のゲート電極と、を含む第２のトランジスタと、前記第２のトランジスタと前記基板との間の第２のメモリ素子と、前記基板の表面に対して平行な方向において前記第１のワード線に隣り合い、前記第２のゲート電極に接続された第２のワード線と、を含む。前記第２の半導体層は、前記基板の表面に対して平行で且つ前記第１の方向に交差する第２の方向において、前記第１の半導体層に隣り合う。

Description

メモリデバイス及びメモリデバイスの製造方法
　実施形態は、メモリデバイス及びメモリデバイスの製造方法に関する。
　半導体メモリデバイスは、様々な電子機器に用いられている。
日本国特許第６５３８５９８号明細書
　実施形態のメモリデバイスは、基板と、前記基板の上方に設けられた第１のビット線と、前記基板と前記第１のビット線との間に設けられた第１の半導体層と、前記第１の半導体層の側面に対向する第１のゲート電極と、前記第１の半導体層と前記第１のゲート電極との間に設けられた第１のゲート絶縁層と、を含む第１のトランジスタと、前記第１のトランジスタと前記基板との間に設けられた第１のメモリ素子と、前記第１のゲート電極に接続された第１の導電層を含む第１のワード線と、前記基板と前記第１のビット線との間に設けられた第２の半導体層と、前記第２の半導体層の側面に対向する第２のゲート電極と、前記第２の半導体層と前記第２のゲート電極との間に設けられた第２のゲート絶縁層と、を含む第２のトランジスタと、前記第２のトランジスタと前記基板との間に設けられた第２のメモリ素子と、前記基板の表面に対して平行な第１の方向において前記第１のワード線に隣り合い、前記第２のゲート電極に接続された第２の導電層を含む第２のワード線と、を含み、前記第２の半導体層は、前記基板の表面に対して平行で且つ前記第１の方向に交差する第２の方向において、前記第１の半導体層に隣り合う。
図１は、第１の実施形態のメモリデバイスの構成例を示すブロック図である。 図２は、第１の実施形態のメモリデバイスのメモリセルアレイの等価回路図である。 図３は、第１の実施形態のメモリデバイスのメモリセルの構成例を示す鳥瞰図である。 図４は、第１の実施形態のメモリデバイスの構造例を示す模式的断面図である。 図５は、第１の実施形態のメモリデバイスの構造例を示す模式的上面図である。 図６は、第１の実施形態のメモリデバイスの構造例を示す模式的上面図である。 図７は、第１の実施形態のメモリデバイスの構造例を示す模式的断面図である。 図８は、第１の実施形態のメモリデバイスの構造例を示す模式的断面図である。 図９は、第１の実施形態のメモリデバイスの製造方法の一工程を示す模式的断面工程図である。 図１０は、第１の実施形態のメモリデバイスの製造方法の一工程を示す模式的断面工程図である。 図１１は、第１の実施形態のメモリデバイスの製造方法の一工程を示す模式的断面工程図である。 図１２は、第１の実施形態のメモリデバイスの製造方法の一工程を示す模式的上面図である。 図１３は、第１の実施形態のメモリデバイスの製造方法の一工程を示す模式的断面工程図である。 図１４は、第１の実施形態のメモリデバイスの製造方法の一工程を示す模式的断面工程図である。 図１５は、第１の実施形態のメモリデバイスの製造方法の一工程を示す模式的断面工程図である。 図１６は、第１の実施形態のメモリデバイスの製造方法の一工程を示す模式的断面工程図である。 図１７は、第１の実施形態のメモリデバイスの製造方法の一工程を示す模式的断面工程図である。 図１８は、第１の実施形態のメモリデバイスの製造方法の一工程を示す模式的断面工程図である。 図１９は、第１の実施形態のメモリデバイスの製造方法の一工程を示す模式的上面図である。 図２０は、第１の実施形態のメモリデバイスの製造方法の一工程を示す模式的断面工程図である。 図２１は、第１の実施形態のメモリデバイスの製造方法の一工程を示す模式的断面工程図である。 図２２は、第１の実施形態のメモリデバイスの製造方法の一工程を示す模式的上面図である。 図２３は、第１の実施形態のメモリデバイスの製造方法の一工程を示す模式的断面工程図である。 図２４は、第１の実施形態のメモリデバイスの製造方法の一工程を示す模式的断面工程図である。 図２５は、第１の実施形態のメモリデバイスの製造方法の一工程を示す模式的断面工程図である。 図２６は、第１の実施形態のメモリデバイスの製造方法の一工程を示す模式的断面工程図である。 図２７は、第１の実施形態のメモリデバイスの製造方法の一工程を示す模式的上面図である。 図２８は、第１の実施形態のメモリデバイスの製造方法の一工程を示す模式的断面工程図である。 図２９は、第１の実施形態のメモリデバイスの製造方法の一工程を示す模式的断面工程図である。 図３０は、第１の実施形態のメモリデバイスの製造方法の一工程を示す模式的断面工程図である。 図３１は、第１の実施形態のメモリデバイスの製造方法の一工程を示す模式的断面工程図である。 図３２は、第１の実施形態のメモリデバイスの製造方法の一工程を示す模式的断面工程図である。 図３３は、第１の実施形態のメモリデバイスの製造方法の一工程を示す模式的断面工程図である。 図３４は、第１の実施形態のメモリデバイスの製造方法の一工程を示す模式的断面工程図である。 図３５は、第１の実施形態のメモリデバイスの製造方法の一工程を示す模式的断面工程図である。 図３６は、第２の実施形態のメモリデバイスの構造例を示す模式的上面図である。 図３７は、第２の実施形態のメモリデバイスの構造例を示す模式的断面図である。 図３８は、第２の実施形態のメモリデバイスの構造例を示す模式的断面図である。 図３９は、第２の実施形態のメモリデバイスの構造例を示す模式的断面図である。 図４０は、第２の実施形態のメモリデバイスの製造方法の一工程を示す模式的上面図である。 図４１は、第２の実施形態のメモリデバイスの製造方法の一工程を示す模式的断面工程図である。 図４２は、第２の実施形態のメモリデバイスの製造方法の一工程を示す模式的上面図である。 図４３は、第２の実施形態のメモリデバイスの製造方法の一工程を示す模式的断面工程図である。 図４４は、第２の実施形態のメモリデバイスの製造方法の一工程を示す模式的断面工程図である。 図４５は、第２の実施形態のメモリデバイスの製造方法の一工程を示す模式的断面工程図である。 図４６は、第２の実施形態のメモリデバイスの製造方法の一工程を示す模式的断面工程図である。 図４７は、第２の実施形態のメモリデバイスの製造方法の一工程を示す模式的断面工程図である。 図４８は、第２の実施形態のメモリデバイスの製造方法の一工程を示す模式的断面工程図である。 図４９は、第２の実施形態のメモリデバイスの製造方法の一工程を示す模式的断面工程図である。 図５０は、第２の実施形態のメモリデバイスの製造方法の一工程を示す模式的断面工程図である。 図５１は、第２の実施形態のメモリデバイスの製造方法の一工程を示す模式的断面工程図である。 図５２は、第２の実施形態のメモリデバイスの製造方法の一工程を示す模式的断面工程図である。 図５３は、第２の実施形態のメモリデバイスの製造方法の一工程を示す模式的断面工程図である。 図５４は、第２の実施形態のメモリデバイスの製造方法の一工程を示す模式的断面工程図である。 図５５は、第２の実施形態のメモリデバイスの製造方法の一工程を示す模式的断面工程図である。 図５６は、第２の実施形態のメモリデバイスの製造方法の一工程を示す模式的断面工程図である。 図５７は、第２の実施形態のメモリデバイスの製造方法の一工程を示す模式的断面工程図である。 図５８は、第２の実施形態のメモリデバイスの製造方法の一工程を示す模式的断面工程図である。 図５９は、第２の実施形態のメモリデバイスの製造方法の一工程を示す模式的断面工程図である。 図６０は、第２の実施形態のメモリデバイスの製造方法の一工程を示す模式的断面工程図である。 図６１は、第２の実施形態のメモリデバイスの製造方法の一工程を示す模式的断面工程図である。 図６２は、第２の実施形態のメモリデバイスの製造方法の一工程を示す模式的断面工程図である。 図６３は、第２の実施形態のメモリデバイスの製造方法の一工程を示す模式的断面工程図である。 図６４は、第２の実施形態のメモリデバイスの製造方法の一工程を示す模式的断面工程図である。 図６５は、第２の実施形態のメモリデバイスの製造方法の一工程を示す模式的断面工程図である。 図６６は、第３の実施形態のメモリデバイスの構成例を示す模式的上面図である。 図６７は、第３の実施形態のメモリデバイスの構成例を示す模式的断面図である。 図６８は、第３の実施形態のメモリデバイスの構成例を示す模式的断面図である。 図６９は、第３の実施形態のメモリデバイスの構成例を示す模式的上面図である。 図７０は、第４の実施形態のメモリデバイスの製造方法の一工程を示す模式的断面工程図である。 図７１は、第４の実施形態のメモリデバイスの製造方法の一工程を示す模式的断面工程図である。 図７２は、第４の実施形態のメモリデバイスの製造方法の一工程を示す模式的断面工程図である。 図７３は、第４の実施形態のメモリデバイスの製造方法の一工程を示す模式的断面工程図である。 図７４は、第４の実施形態のメモリデバイスの製造方法の一工程を示す模式的断面工程図である。 図７５は、第４の実施形態のメモリデバイスの製造方法の一工程を示す模式的断面工程図である。 図７６は、第４の実施形態のメモリデバイスの製造方法の一工程を示す模式的断面工程図である。
実施形態
　以下、図面を参照して、実施形態について説明する。尚、以下の説明において、同一の機能及び構成を有する構成要素に対して、共通する参照符号が付される。また、共通する参照符号を有する複数の構成要素が区別される場合、共通する参照符号に添え字が付されて、区別される。尚、複数の構成要素について特に区別を要さない場合、当該複数の構成要素に、共通する参照符号のみが付され、添え字は付さない。
　（１）第１の実施形態
　図１乃至図３５を参照して、第１の実施形態のメモリデバイス及びその製造方法が説明される。
　（１ａ）構成例
　図１乃至図８を参照して、本実施形態のメモリデバイスの構成例について、説明する。
　＜回路構成＞
　図１は、本実施形態のメモリデバイスの構成例を示すブロック図である。
　図１に示されるように、本実施形態のメモリデバイス１００は、メモリセルアレイ１１０、ロウ制御回路１２０、カラム制御回路１３０、センスアンプ回路１４０、及び制御回路１９０などを含む。以下において、メモリセルアレイ１１０を駆動させるためのこれらの回路１２０，１３０，１４０，１９０の集合（回路群）は、ＣＭＯＳ回路（又は周辺回路）とよばれる。
　メモリセルアレイ１１０は、データを記憶する。データは、メモリセルアレイ１１０内に、書き込まれる。データは、メモリセルアレイ１１０から読み出される。以下において、メモリセルアレイ１１０内に書き込まれるデータは、書き込みデータとよばれる。メモリセルアレイ１１０から読み出されるデータは、読み出しデータとよばれる。　
　メモリセルアレイ１１０は、複数のメモリセルＭＣ、複数のワード線ＷＬ及び複数のビット線ＢＬを含む。各メモリセルＭＣは、少なくとも１つのワード線ＷＬ及び少なくとも１つのビット線ＢＬに接続される。メモリセルＭＣは、１ビット以上のデータを、格納できる。
　例えば、本実施形態のメモリデバイス１００は、ＤＲＡＭ（random access memory）である。ＤＲＡＭ１００の各メモリセルＭＣは、電界効果トランジスタ（以下では、セルトランジスタともよばれる）、及び容量素子（以下では、セルキャパシタともよばれる）を含む。
　ロウ制御回路（ロウデコーダともよばれる）１２０は、メモリセルアレイ１１０のロウ（例えば、ワード線）の制御を行う。ロウ制御回路１２０は、アドレスＡＤＲに応じたワード線ＷＬの選択及び非選択（活性化／非活性化）、ワード線ＷＬに対する電圧の供給などを行う。例えば、ロウ制御回路１２０は、ドライバ回路１２１、アドレスデコード回路１２２及びスイッチ回路（セレクタ）などを含む。
　カラム制御回路（カラムデコーダともよばれる）１３０は、メモリセルアレイ１１０のカラム（例えば、ビット線）の制御を行う。カラム制御回路１３０は、アドレスＡＤＲに応じたビット線ＢＬの選択及び非選択（活性化／非活性化）、ビット線ＢＬに対する電圧の供給などを、行う。
　例えば、カラム制御回路１３０は、ドライバ回路１３１、アドレスデコード回路１３２、センスアンプ回路１３３及びスイッチ回路などを含む。
　読み出し／書き込み回路１４０は、メモリセルアレイ１１０に対するデータの書き込み（書き込み動作）、及び、メモリセルアレイ１１０からのデータの読み出し（読み出し動作）を、行う。データの書き込み時において、読み出し／書き込み回路１４０は、メモリセルアレイ１１０に書き込むべきデータ（以下では、書き込みデータとよばれる）に応じた信号（電圧又は電流）を、カラム制御回路１３０を介して、メモリセルアレイ１１０に送る。データの読み出し時において、読み出し／書き込み回路１４０は、メモリセルアレイ１１０から読み出されたデータ（以下では、読み出しデータとよばれる）に応じた信号（電圧又は電流）を、カラム制御回路１３０を介して、メモリセルアレイ１１０から受ける。
　尚、データの書き込みのための回路とデータの読み出しのための回路とが、互いに独立に、メモリデバイス１００内に設けられてもよい。
　入出力回路（以下では、Ｉ／Ｏ回路ともよばれる）１５０は、メモリデバイス１００と他のデバイス２００とのインターフェイス回路として機能する。Ｉ／Ｏ回路１５０は、デバイス２００からのコマンドＣＭＤ、アドレスＡＤＲ、データ（例えば、書き込みデータ）ＤＴ及び複数の制御信号ＣＮＴなどを受ける。Ｉ／Ｏ回路１５０は、制御信号ＣＮＴ及びデータ（例えば、読み出しデータ）ＤＴを、メモリデバイス１００の外部へ送る。
　制御回路（例えば、内部コントローラ、シーケンサともよばれる）１９０は、コマンドＣＭＤ及び制御信号ＣＮＴに基づいて、メモリデバイス１００の実行すべき動作に応じて、他の回路１２０～１５０の制御を行う。メモリデバイス１００がＤＲＡＭである場合、制御回路１９０は、データの書き込み及びデータの読み出しに加えて、メモリセルアレイ１１０内のデータのリフレッシュ（リフレッシュ動作）を、制御及び実行する。
　例えば、制御回路１９０は、クロック信号ＣＬＫに同期したタイミングで回路１２０～１５０の制御を行う。この結果として、データの書き込み及びデータの読み出しは、クロック信号ＣＬＫに同期したタイミングで、実行される。クロック信号ＣＬＫは、メモリデバイス１００の内部で生成される、又は、他のデバイス２００から供給される。
　例えば、制御回路１９０は、レジスタ回路及びコマンドデコード回路などを含む。
　メモリデバイス１００は、プロセッサ（又はホストデバイス）２００に電気的に接続される。
　メモリデバイス１００は、プロセッサ２００からの命令に従って、動作する。メモリデバイス１００は、アドレスＡＤＲ、コマンドＣＭＤ、データ（例えば、書き込みデータ）ＤＴ、及び制御信号を、プロセッサ２００から受ける。メモリデバイス１００は、制御信号及びデータ（読み出しデータ）ＤＴを、プロセッサ２００に送る。
　尚、メモリデバイス１００は、リフレッシュ制御回路、クロック生成回路及び内部電圧生成回路などを、さらに含んでもよい。
　＜メモリセルアレイ＞
　図２及び図３を参照して、本実施形態のメモリデバイスにおける、メモリセルアレイの内部構成が、説明される。
　図２は、本実施形態のメモリデバイスのメモリセルアレイの構成例を説明するための等価回路図である。
　本実施形態のメモリデバイス１００は、ＤＲＡＭである。
　上述のように、メモリセルアレイ１１０は、複数のメモリセルＭＣを含む。
　複数のメモリセルＭＣは、メモリセルアレイ１１０におけるＸ方向とＹ方向からなる平面（以下では、Ｘ－Ｙ平面とよばれる）内にマトリックス状に配置される。
　メモリセルＭＣの一方の端子（一端）は、ビット線ＢＬに接続されている。
　メモリセルＭＣの他方の端子（他端）は、プレート線（プレート電極）ＰＬに接続されている。
　メモリセルＭＣの制御端子は、ワード線ＷＬに接続されている。
　Ｘ方向に配列された複数のメモリセルＭＣは、同じワード線ＷＬに接続される。Ｙ方向に配列された複数のメモリセルＭＣは、同じビット線ＢＬに接続される。ある制御単位の複数のメモリセルＭＣは、同じプレート線ＰＬに接続される。
　上述のように、メモリセルＭＣは、セルトランジスタ（以下では、単にトランジスタともよばれる）１とセルキャパシタ（以下では、単にキャパシタともよばれる）２とを含む。
　セルトランジスタ１は、メモリセルＭＣとビット線ＢＬとの接続を、スイッチングする。セルトランジスタ１は、メモリセルＭＣの選択素子として機能する。セルキャパシタ２は、１ビット以上のデータに関連付けられた電荷量を、保持する。セルキャパシタ２は、メモリセルＭＣのメモリ素子として機能する。
　セルトランジスタ１の一方の端子（一方のソース／ドレイン）は、メモリセルＭＣの端子として、ビット線ＢＬに接続されている。
　セルトランジスタ１の他方の端子（他方のソース／ドレイン）は、ノードＮＤを介して、セルキャパシタ２の一方の端子（一端）に接続されている。
　セルキャパシタ２の他方の端子（他端）は、メモリセルＭＣの端子として、プレート線ＰＬに接続されている。
　セルトランジスタ１のゲートは、ワード線ＷＬに接続される。セルトランジスタ１のゲートは、メモリセルＭＣの制御端子となる。
　＜メモリセル＞
　図３は、本実施形態のＤＲＡＭにおける、メモリセルの構造例を示す鳥瞰図である。
　図３に示されるように、本実施形態において、各メモリセルＭＣの構造に関して、セルトランジスタ１が、Ｚ方向におけるセルキャパシタ２の上方に設けられている。Ｚ方向は、Ｘ－Ｙ平面に対して垂直な方向である。Ｚ方向は、Ｘ方向及びＹ方向に交差する。
　セルキャパシタ２は、基板９の上方に設けられている。セルキャパシタ２は、２つの電極２２，２３と、絶縁層２４とを含む。絶縁層（以下では、キャパシタ絶縁層ともよばれる）２４は、２つの電極（以下では、キャパシタ電極ともよばれる）２２，２３間に設けられている。
　一方のキャパシタ電極２３は、基板９の上方のプレート線ＰＬに電気的に接続される。他方のキャパシタ電極２２は、セルトランジスタ１のソース／ドレインに接続される。キャパシタ電極２２の底部とプレート線ＰＬとの間に、キャパシタ絶縁層２４とキャパシタ電極２３とが設けられている。それゆえ、キャパシタ電極２２は、プレート線ＰＬに直接接触しない。
　セルトランジスタ１は、半導体層１０、ゲート絶縁層１１及びゲート電極１２を少なくとも含む。半導体層（以下では、チャネル層、ボディ部ともよばれる）１０は、Ｚ方向に延びる柱状の構造を有する。ゲート電極１２は、ゲート絶縁層１１を介して、柱状の半導体層１０の側面に対向する。ゲート絶縁層１１は、半導体層１０の側面とゲート電極１２との間に設けられている。
　セルトランジスタ１のチャネル領域は、半導体層１０内に設けられる。セルトランジスタ１の２つのソース／ドレイン領域は、半導体層１０内に設けられる。以下では、柱状の半導体層１０は、半導体ピラー（又はチャネルピラー）ともよばれる。
　本実施形態において、セルトランジスタ１は、縦型トランジスタである。
　２つのソース／ドレイン領域のうち一方は、Ｚ方向における半導体層１０の上部側に設けられ、ソース／ドレイン領域のうち他方は、Ｚ方向における半導体層１０の下部（底部）側に設けられている。縦型のトランジスタ１の２つのソース／ドレインは、Ｚ方向に並ぶ。２つのソース／ドレイン領域のうち一方は、Ｚ方向において、２つのソース／ドレイン領域のうち他方の上方に配置されている。
　セルトランジスタ１の上部側のソース／ドレイン領域は、ビット線ＢＬに接続される。セルトランジスタ１の下部側のソース／ドレイン領域は、キャパシタ電極２２に接続される。
　このように、縦型セルトランジスタ１の電流経路は、Ｚ方向に沿う。セルトランジスタ１は、Ｚ方向に電流を流す。
　本実施形態において、セルトランジスタ１は、ＧＡＡ（Gate all around）構造のゲート構造を有する。ＧＡＡ構造のセルトランジスタ１に関して、ゲート電極１２は、半導体層１０内のチャネル領域の側面全体にオーバーラップする。ゲート電極１２は、ゲート絶縁層１１を介して、チャネル領域の側面（Ｚ方向に沿う面）を円環状に覆う。
　これによって、セルトランジスタ１は、高いゲート静電制御力を有する。
　以上のように、本実施形態のＤＲＡＭにおいて、メモリセルアレイ１１０は、３次元構造を有する。本実施形態において、メモリセルＭＣは、セルトランジスタ１とセルキャパシタ２との積層体を含む。これによって、本実施形態のＤＲＡＭは、メモリセルＭＣのセルサイズを、４Ｆ２程度にできる。このように、あるチップサイズ（メモリセルアレイの面積）におけるメモリセルＭＣの集積度が、向上する。
　したがって、本実施形態のＤＲＡＭは、メモリセルアレイの記憶密度を向上できる。
　（１ｂ）構造例
　図４乃至図８を参照して、本実施形態のＤＲＡＭの構造例が、説明される。
　図４は、本実施形態のＤＲＡＭの構造例を示す模式的断面図である。
　図４に示されるように、メモリセルアレイ１１０は、Ｚ方向において基板９の上方に設けられている。
　ロウ制御回路１２０及びカラム制御回路１３０などのＣＭＯＳ回路が、Ｚ方向においてメモリセルアレイ１１０と基板９との間に設けられている。この場合において、基板９は、半導体基板（シリコン基板）である。
　電界効果トランジスタ（以下では、トランジスタともよばれる）ＴＲが、半導体基板９内のアクティブエリアＡＡ内に設けられている。アクティブエリアＡＡは、半導体基板９内の半導体領域である。アクティブエリアＡＡとしての半導体領域は、半導体基板９内の絶縁層に囲まれている。
　アクティブエリアＡＡ内において、ウェル領域３０が、半導体基板９内に設けられている。
　トランジスタＴＲは、ゲート電極３１、ゲート絶縁層３２及び２つのソース／ドレイン領域３３Ａ，３３Ｂを含む。
　ゲート電極３１は、Ｚ方向においてウェル領域３０上方に設けられている。ゲート絶縁層３２は、ウェル領域３０上面とゲート電極３１との間に設けられている。
　２つのソース／ドレイン領域３３Ａ，３３Ｂは、ウェル領域３０内に設けられている。２つのソース／ドレイン領域３３Ａ，３３Ｂのうち一方がトランジスタＴＲのソースとなり、２つのソース／ドレイン領域３３Ａ，３３Ｂのうち他方がトランジスタＴＲのドレインとなる。ウェル領域３０内における２つのソース／ドレイン領域３３Ａ，３３Ｂ間の部分が、トランジスタＴＲのチャネル領域となる。チャネル領域は、ゲート絶縁層３２を介してゲート電極３１の下方に配置されている。
　トランジスタＴＲは、半導体基板９の上面上の層間絶縁層（図示せず）に覆われている。
　トランジスタＴＲは、層間絶縁層内のコンタクトプラグＣＰ０，ＣＰ１，ＣＰ２及び金属層（配線）Ｍ０，Ｍ１を介して、メモリセルアレイ１１０内の配線及び素子に電気的に接続される。
　メモリセルアレイ１１０は、層間絶縁層の上面上に設けられている。トランジスタＴＲを含むＣＭＯＳ回路（例えば、ロウ制御回路及びカラム制御回路など）は、Ｚ方向においてメモリセルアレイ１１０の下方に設けられている。
　メモリセルアレイ１１０は、複数のプレート線ＰＬ、複数のビット線ＢＬ及び複数のワード線ＷＬを含む。
　プレート線ＰＬが、層間絶縁層の上面上に設けられている。プレート線（以下では、プレート電極又はプレート層ともよばれる）ＰＬは、プレート状の導電層（例えば、金属層）２９である。
　ビット線ＢＬは、Ｚ方向におけるプレート線ＰＬの上方に設けられている。ワード線ＷＬは、Ｚ方向においてビット線ＢＬとプレート線ＰＬとの間の領域内に設けられている。
　複数のセルトランジスタ１及び複数のセルキャパシタ２は、Ｚ方向において半導体基板９（ＣＭＯＳ回路）の上方に設けられている。
　セルトランジスタ１は、Ｚ方向におけるセルキャパシタ２の上方に設けられている。セルキャパシタ２は、セルトランジスタ１とプレート電極２９とに間に設けられている。
　以下において、セルトランジスタ１及びセルキャパシタ２の構造が、より詳細に説明される。
　＜メモリセルアレイの構造例＞
　図５乃至図８を参照して、本実施形態のＤＲＡＭのメモリセルアレイの構造が、説明される。
　図５及び図６は、本実施形態のＤＲＡＭのメモリセルアレイの平面構造を模式的に示す上面図である。図５は、セルトランジスタが設けられた層（階層）の上面図を示す。図６は、セルキャパシタの設けられた層（階層）の上面図を示す。
　図７及び図８は、本実施形態のＤＲＡＭのメモリセルアレイの断面構造を模式的に示す断面図である。図７は、メモリセルアレイのＸ方向に沿う断面図である。図７の断面は、図５のＱｘ－Ｑｘ線に沿う。図８は、メモリセルアレイのＹ方向に沿う断面図である。図８の断面は、図５のＱｙ－Ｑｙに沿う。
　図５及び図６に示されるように、複数のメモリセルＭＣは、六方格子配列（千鳥格子配列ともよばれる）によって、メモリセルアレイ１１０のＸ－Ｙ平面内に配列される。六方格子配列の１つの単位内に含まれる７つのメモリセルのレイアウトに関して、６つのメモリセルＭＣは、六角形の頂点にそれぞれ配置され、残りの１つのメモリセルＭＣは、六角形の中央に配置される。
　Ｙ方向に隣り合う２つのワード線ＷＬのそれぞれに接続された複数のメモリセルＭＣに関して、一方のワード線ＷＬに接続されたメモリセルＭＣは、他方のワード線ＷＬに接続されたメモリセルＭＣに、Ｙ方向（及びＸ方向）に対して斜め方向に並ぶ。
　Ｙ方向においてあるワード線の一端側に隣り合うワード線及び他端側に隣り合うワード線に関して、一端側に隣り合うワード線に接続されたメモリセルは、他端側に隣り合うワード線に接続されたメモリセルと同じビット線に接続され、Ｙ方向において同一直線状に配置されている。
　例えば、Ｙ方向に並ぶ半導体層１０の中心とゲート配線１９の中心との間隔（最短距離）は、Ｘ－Ｙ平面に対して斜め方向に並ぶ２つの半導体層１０の中心間の間隔（最短距離）より小さい。
　複数のセルキャパシタ２が、Ｚ方向における基板９の上方及び複数のセルトランジスタ１の下方に設けられている。複数のセルキャパシタ２は、六方格子配列で、Ｘ－Ｙ平面内に配置されている。
　複数のセルキャパシタ２は、層間絶縁層８０上のプレート電極２９上に設けられている。セルキャパシタ２は、層間絶縁層８１内の溝（ホール又はトレンチ）内に設けられている。
　セルキャパシタ２は、２つのキャパシタ電極２２，２３、キャパシタ絶縁層２４及びストレージノード電極２１を含む。
　ストレージノード電極２１は、例えば、円柱状（又は楕円柱状）の構造を有する。ストレージノード電極２１は、Ｚ方向から見て、円形状（又は楕円形状）の平面形状を有する。
　キャパシタ電極２２は、ストレージノード電極２１の側面及び底面を覆っている。キャパシタ電極２２は、箱状（又は筒状）の構造を有する。例えば、キャパシタ電極２２は、円形状（又は楕円形状）の平面形状を有する底面にＺ方向に延びる筒状部が接続された構造を有する。例えば、Ｚ方向におけるキャパシタ電極２２の上端の位置（基板の上面からの高さ）は、Ｚ方向におけるストレージノード電極２１の上端の位置よりも、セルキャパシタ２側（ビット線ＢＬ側）に位置する。
　尚、キャパシタ電極２２とストレージノード電極２１とは、1つの材料からなる１つの構造体であってもよい。
　キャパシタ電極２３は、キャパシタ絶縁層２４を介して、キャパシタ電極２２の側面及び底面に対向する。キャパシタ電極２３は、箱状の構造を有する。例えば、キャパシタ電極２３は、円形状（又は楕円形状）の平面形状を有する底面にＺ方向に延びる筒状部が接続された構造を有する。キャパシタ電極２３の底面は、ストレージノード電極２１の底部とプレート電極２９との間に設けられている。例えば、Ｚ方向におけるキャパシタ電極２３の上端の位置（基板の上面からの高さ）は、Ｚ方向におけるキャパシタ電極２２及びストレージノード電極２１の上端の位置よりも、基板側に位置する。
　キャパシタ絶縁層２４は、キャパシタ電極２２とキャパシタ電極２３との間に設けられている。キャパシタ絶縁層２４は、キャパシタ電極２２の側面及び底面に対向する。キャパシタ絶縁層２４は、筒状の構造を有する。例えば、キャパシタ絶縁層２４は、円形状（又は楕円形状）の平面形状を有する底面にＺ方向に延びる筒状部が接続された構造を有する。例えば、Ｚ方向におけるキャパシタ絶縁層２４の上端の位置（基板の上面からの高さ）は、Ｚ方向におけるキャパシタ電極２２の上端の位置と実質的に同じである。
　キャパシタ電極２３及びキャパシタ絶縁層２４が、キャパシタ電極２２の底部（底面）とプレート電極２９との間に設けられている。キャパシタ電極２２は、プレート電極２９から分離されている。キャパシタ電極２３は、プレート電極２９に直接接続されている。
　キャパシタ電極２２，２３は、導電性化合物層（例えば、窒化チタン層）を含む。キャパシタ絶縁層２４は、単層又は多層の高誘電体層（例えば、酸化ジルコンと酸化アルミニウムとの積層膜）を含む。ストレージノード電極２１は、金属層（例えば、タングステン層）、又は導電性半導体層（例えば、ポリシリコン層）を含む。プレート電極２９は、金属層（例えば、タングステン層）を含む。
　尚、これらの部材２１，２２，２３，２４，２９の材料は、上述の材料に限定されない。
　複数のセルトランジスタ１は、六方格子配列で、Ｘ－Ｙ平面内に配置されている。各メモリセルＭＣ内において、セルトランジスタ１の位置は、キャパシタ２の位置にＺ方向においてオーバーラップする。
　セルトランジスタ１は、絶縁層８２，８３内に設けられる。セルトランジスタ１は、ＧＡＡ構造を有する縦型電界効果トランジスタである。
　セルトランジスタ１は、半導体層１０、ゲート絶縁層１１、ゲート電極１２を有する。セルトランジスタ１のソース／ドレイン領域ＳＤａ，ＳＤｂ及びチャネル領域ＣＮＬは、半導体層１０内に設けられる。
　半導体層１０は、円柱状の構造を有する。半導体層１０の平面形状は、円形状である。半導体層１０は、Ｚ方向に延びる。半導体層１０は、シリコン層、ゲルマニウム層、化合物半導体層及び酸化物半導体層の中から選択される少なくとも１つを含む。例えば、ＩｎＧａＺｎＯのような酸化物半導体層が半導体層１０に用いられた場合、セルトランジスタ１のオフリーク特性が、向上する。
　ゲート絶縁層１１は、円筒状の構造を有する。ゲート絶縁層１１は、半導体層１０の側面を覆う。円筒状のゲート絶縁層１１は、円柱状の半導体層１０に対して、同心円の関係を有する。ゲート絶縁層１１は、Ｚ方向に延びる。ゲート絶縁層１１は、半導体層１０の側面（半導体層１０のＺ方向に沿う面）上に設けられている。ゲート絶縁層１１は、半導体層１０の側面を覆う。ゲート絶縁層１１は、半導体層１０とゲート電極１２との間に設けられている。ゲート絶縁層１１は、例えば、酸化シリコン層及び高誘電体絶縁膜のうち少なくとも一方を含む。ゲート絶縁層１１は、単層構造でもよいし、積層構造でもよい。
　ゲート電極１２は、円筒状の構造を有する。半導体層１０は、ゲート電極１２内を貫通する。ゲート電極１２は、ゲート絶縁層１１を介して、半導体層１０の側面に対向する。ゲート電極１２に対向する半導体層１０内の部分が、セルトランジスタ１の実効的なチャネル領域ＣＮＬとなる。
　ゲート電極１２は、例えば、導電層（以下では、ゲート配線）１９に接続される。例えば、ゲート電極１２は、導電層１９に連続する。ゲート電極１２及び導電層１９は、１つの連続した導電層である。
　Ｘ方向に隣り合う複数のセルトランジスタ１のゲート電極１２は、ゲート配線１９を介して接続される。ゲート電極１２及びゲート配線１９は、ワード線ＷＬとして機能する。
　ゲート電極１２及びゲート配線１９は、例えば、タングステン層のような金属層、導電性半導体層、又は、導電性化合物層である。
　複数のビット線ＢＬは、Ｚ方向においてセルトランジスタ１の上方に設けられている。
　各ビット線は、複数の第１の部分３１０と、複数の第２の部分３１１とを含む。第１の部分３１０は、Ｘ－Ｙ平面に対して平行な第１の方向に延びる。第１の方向は、Ｘ方向及びＹ方向に交差する。第２の部分３２０は、Ｘ－Ｙ平面に対して平行な第２の方向に延びる。第２の方向は、Ｘ方向、Ｙ方向及び第２方向に交差する。
　各ビット線ＢＬ内において、第１の部分３１０と第２の部分とが、Ｙ方向において交互に配列される。
　第１の部分３１０は、Ｘ－Ｙ平面においてＸ方向に対して斜め方向（第１の方向）に並ぶ２つの半導体層１０にまたがる。第２の部分３１１は、Ｘ－Ｙ平面においてＸ方向に対して斜め方向（第２の方向）に並ぶ２つの半導体層１０にまたがる。
　これによって、Ｙ方向に対して蛇行して並ぶ（ジグザグに並ぶ）複数のメモリセルが、１つのビット線ＢＬに接続される。
　以下において、本実施形態のようなビット線ＢＬのパターンは、ジグザグパターンとよばれる。
　下部電極１５は、Ｚ方向における半導体層１０の下部とセルキャパシタ２の上面との間に設けられている。下部電極１５は、セルキャパシタ２の一方の電極に接続される。例えば、下部電極１５は、ストレージノード電極２１に接続されている。
　下部電極１５は、例えば、金属層、シリコン層、ゲルマニウム層、化合物半導体層、酸化物半導体層などから選択される導電層である。例えば、下部電極１５に用いられる酸化物半導体層は、インジウム－錫－酸化物層（ＩＴＯ層）である。下部電極１５の材料は、半導体層１０の材料に応じて、選択される。
　上部電極１６は、Ｚ方向における半導体層１０の上部とビット線ＢＬとの間に設けられている。上部電極１６は、半導体層１０及びビット線ＢＬに接続される。上部電極１６の平面形状は、ビット線ＢＬの平面形状と同じである。例えば、上部電極１６は、ジグザグパターンを有する。
　上部電極１６は、例えば、金属層、シリコン層、ゲルマニウム層、化合物半導体層、又は、酸化物半導体層などから選択される導電層である。例えば、上部電極１６に用いられる酸化物半導体層は、ＩＴＯ層である。例えば、上部電極１６の材料は、半導体層１０の材料に応じて、選択される。
　本実施形態において、複数のメモリセルＭＣが、六方格子配列のレイアウトで、メモリセルアレイ１１０内に配置されている。Ｙ方向において、セルトランジスタ１のゲート電極１２は、ゲート配線１９と隣り合う。
　これによって、本実施形態のＤＲＡＭは、メモリセル間の間隔を、縮小できる。
　本実施形態において、セルトランジスタ１が、ＧＡＡ構造の縦型電界効果トランジスタである。これによって、本実施形態のＤＲＡＭにおいて、セルトランジスタ１の特性を向上できる。
　また、本実施形態において、後述のように、セルトランジスタ１が、セルキャパシタ２の形成後の工程で形成される。これによって、本実施形態において、セルキャパシタ２の形成中の熱工程が、セルトランジスタ１に悪影響を及ぼすのを、抑制できる。
　（１ｃ）製造方法
　図９乃至図３５を参照して、本実施形態のＤＲＡＭの製造方法が、説明される。
　図１２、図１９、図２２、及び図２７は、本実施形態のＤＲＡＭの製造方法のある工程における上面図である。
　図９、図１１、図１３、図１５、図１７、図２０、図２５、図２８、図３０、図３２、及び図３４は、本実施形態のＤＲＡＭの製造方法における複数の工程のメモリセルアレイのＸ方向に沿う模式的な断面工程図である。これらの図は、メモリセルのＸ方向に沿う断面構造（例えば、上面図のＱｘ－Ｑｘ線に沿う断面構造）を示している。
　図１０、図１４、図１６、図１８、図２１、図２３、図２４、図２６、図２９、図３１、図３３及び図３５は、本実施形態のＤＲＡＭの製造方法における複数の工程のメモリセルアレイのＹ方向に沿う模式的な断面工程図である。これらの図は、メモリセルのＹ方向に沿う断面構造（例えば、上面図のＱｙ－Ｑｙ線に沿う断面構造）を、示している。
　図９及び図１０に示されるように、ＤＲＡＭのＣＭＯＳ回路（図示せず）が周知の方法によって半導体基板９上に形成された後、メモリセルアレイ１１０の形成領域内において、プレート電極２９が、ＰＶＤ（Physical vapor deposition）法及びＣＶＤ（Chemical vapor deposition）法などの周知の膜形成技術を用いて、半導体基板９上の層間絶縁層（例えば、酸化シリコン層）８０上に形成される。
　層間絶縁層８１が、周知の膜形成技術によって、プレート電極２９上に形成される。複数のホール（トレンチ）が、周知のリソグラフィ及びエッチングによって、層間絶縁層８１内に形成される。ホールの位置において、絶縁層がプレート電極２９の上面から除去される。これによって、ホール内において、プレート電極２９の上面は、露出する。
　本実施形態において、複数のホールは、六方格子配列のレイアウトを有するように、形成される。
　導電層（キャパシタ電極）２３が、周知の膜形成技術によって、絶縁層８１上及びプレート電極２９上に形成される。ダミー層（図示せず）が導電層２３上に形成される。導電層２３に対して、エッチバックが施される。ダミー層が選択的に除去された後、絶縁層（キャパシタ絶縁層）２４が、周知の膜形成技術によって、導電層２３上に形成される。導電層（キャパシタ電極）２２が、周知の膜形成技術によって、絶縁層２４上に形成される。
　これらの層２２，２３，２４は、層間絶縁層８１の溝内を満たさないように、各層２２，２３，２４の膜厚を制御して、形成される。
　導電層（ストレージノード電極）２１が、周知の膜形成技術によって、導電層２２上に形成される。
　各層２１，２２，２３，２４は、絶縁層８１の上面がストッパに用いられて、絶縁層８１の上面上から除去される。各層２１，２２，２３，２４が、絶縁層８１内のホールごとに複数の部分に分離される。これによって、各ホール内に、キャパシタ電極２２，２３、キャパシタ絶縁層２４及びストレージノード電極２１が、形成される。
　このように、複数のセルキャパシタ２が、六方格子配列のレイアウト（図６参照）を有するように、層間絶縁層８１のホール（トレンチ）内に形成される。
　この後、ドライエッチング又はウェットエッチングを用いたエッチバックが、ストレージノード電極２１に対して実行される。ストレージノード電極２１の上面が、Ｚ方向において、半導体基板９の側へ後退する。これによって、リセスが、セルキャパシタ２の上部に形成される。
　図１１に示されるように、導電層１５が、周知の膜形成技術、エッチング又はＣＭＰ（Chemical mechanical polishing）法によって、セルキャパシタ２上部のリセス内に自己整合的に形成される。導電層１５は、金属層、シリコン（Ｓｉ）層、ゲルマニウム（Ｇｅ）層、化合物半導体層、又は、酸化物半導体層（例えば、ＩＴＯ層）である。
　絶縁層（例えば、酸化シリコン層）８２が、周知の膜形成技術（例えば、ＣＶＤ法）によって、セルキャパシタ２の上部（上面）上及び絶縁層８１の上面上に形成される。
　導電層（例えば、タングステン層のような金属層）１２Ｘが、周知の膜形成技術（例えば、ＰＶＤ法）によって、絶縁層８２上に形成される。
　絶縁層（例えば、酸化シリコン層）８３が、例えば、ＣＶＤ法によって、導電層１２Ｘ上に形成される。
　これによって、複数の層８２，１２Ｘ，８３を含む積層体８００が、セルキャパシタ２（及び層間絶縁層８１）上に形成される。
　図１２、図１３及び図１４に示されるように、複数のホール９００が、フォトリソグラフィ及びドライエッチング（例えば、反応性イオンエッチング）によって、積層体８００内に形成される。複数のホール９００のそれぞれは、ホール９００の位置がセルキャパシタ２の位置とＺ方向において重なるように、形成される。
　このように、複数のホール９００は、Ｘ－Ｙ平面内において六方格子配列のレイアウトを有するように、積層体８００内に形成される。
　ホールの形成位置において、絶縁層８２，８３及び導電層１２Ｘが、導電層１５の上面上から除去される。ホール内において、導電層１５の上面が、露出される。このように、ホール９００は、導電層１５に達する。
　図１５及び図１６に示されるように、犠牲層（例えば、アモルファスシリコン層）９０が、例えば、ＣＶＤ法によって、積層体８００の上面上及びホール９００内に形成される。エッチバック又はＣＭＰ法によって、犠牲層が、積層体８００の上面上から除去される。
　これによって、柱状（例えば、円柱状又は楕円柱）の犠牲層９０が、ホール９００内に形成される。犠牲層９０内に、ボイド（空隙）が形成されていてもよい。
　尚、犠牲層９０は、単一の材料からなる層に限定されず、複数の材料を含む層でもよい。犠牲層９０は、複数の膜を含む積層膜でもよい。
　図１７及び図１８に示されるように、絶縁層が、例えば、ドライエッチング又はウェットエッチングによって、導電層１２Ｘの上面上から除去される。これによって、犠牲層９０の導電層１２Ｘより上側の部分が、露出する。
　この後、スペーサー層９１が、ＣＶＤ法又はＡＬＤ（Atomic layer deposition）法を用いて、犠牲層９０上及び導電層１２Ｘ上に形成される。スペーサー層９１は、例えば、金属酸化物層又は金属窒化物層である。例えば、酸化シリコン層、窒化シリコン層、酸化アルミニウム層、及び窒化アルミニウム層のうち１つ以上が、スペーサー層９１に用いられる。
　スペーサー層９１の膜厚ｔ１は、後の工程で形成されるゲート電極の基板９の上面に対して平行な方向の寸法と実質的に同じ大きさに設定されることが好ましい。例えば、膜厚ｔ１は、基板９の上面に対して平行な方向の寸法である。
　図１９、図２０及び図２１に示されるように、マスク層９３が、スペーサー層９１上に形成される。マスク層９４が、マスク層９３上に形成される。マスク層９３，９４は、ＣＶＤ法又は塗布法などを用いて、形成される。例えば、マスク層９３の材料は、マスク層９４の材料と異なる。マスク層９４のエッチング条件に対して、マスク層９３の材料のエッチング選択比が、マスク層９４の材料のエッチング選択比より大きいことが好ましい。例えば、カーボンを含む層が、マスク層９３に用いられる。例えば、酸化シリコン層が、マスク層９４に用いられる。
　所定のパターンを有するレジストマスク９６が、リソグラフィを用いて、形成される。レジストマスク９６は、ゲート配線（ワード線）が形成される領域にＺ方向において重なるように、導電層１２Ｘの上方に形成される。
　レジストマスク９６は、Ｘ方向に延びるパターンを少なくとも含む。レジストマスク９６は、Ｘ方向に並ぶ複数の犠牲層９０をまたがるように、Ｘ方向に延びる。
　図２２及び図２３に示されるように、レジストマスクのパターンに基づいて、マスク層９４Ａが、エッチングされる。これによって、レジストマスクのパターンが、マスク層９４Ａに転写される。
　マスク層９３Ａが、エッチングされたマスク層９４をマスクに用いて、エッチングされる。これによって、エッチングされたマスク層９４のパターンが、マスク層９３Ａに転写される。マスク層９３Ａは、Ｘ方向に延びるパターンを有する。マスク層９４上のレジストマスクは、除去される。
　マスク層９３Ａのエッチング時において、スペーサー層９１に対するエッチング選択比が高い条件を用いて、マスク層９３Ａがエッチングされることが好ましい。
　これによって、マスク層９３Ａのエッチング後に、スペーサー層９１が、スペーサー層９１のＺ方向における寸法が十分確保された状態で、犠牲層９０の周囲（犠牲層９０の側面上）に残存する。この場合において、スペーサー層９１は、犠牲層９０の側面全体を覆う。スペーサー層９１によって、犠牲層９０の側面の露出が、防止される。
　尚、マスク層９３Ａ，９４Ａのエッチング後において、マスク層９３Ａ，９４は、Ｘ方向に延びるパターンを有する。そのため、Ｘ方向に並ぶ複数の犠牲層９０に対して、図２０のマスク層９３Ａ，９４Ａの構造が、維持される。
　図２４に示されるように、ラインパターンのマスク層９３Ａ，９４Ａがスペーサー層９１Ａ上に残存した状態で、スペーサー層９１Ａが、ドライエッチングによって、エッチングされる。
　これによって、Ｙ方向に隣り合うマスク層９３Ａ間において、導電層１２Ｘの上面が、露出する。
　複数のスペーサー層９１Ａが、導電層１２Ｘ上及び犠牲層９０上に、形成される。スペーサー層９１Ａは、マスク層９４Ａの下方及び犠牲層９０の側面上に残存する。
　例えば、スペーサー層９１Ａに対するエッチングによって、マスク層９４Ａは除去される。
　尚、スペーサー層９１Ａは、マスク層９３Ａ，９４Ａの形成工程より前の工程で、エッチングされてもよい。例えば、スペーサー層の形成（図１７及び図１８参照）の直後に、エッチバックが、実行される。これによって、スペーサー層９１Ａが犠牲層９０上に自己整合的に残存する。
　この場合において、スペーサー層９１Ａ（９１）のエッチング条件に対する導電層１２Ｘのエッチング選択比は、十分に高くされる。これによって、スペーサー層９１Ａ（９１）のエッチング時において、スペーサー層９１Ａに対するオーバーエッチングによって、ゲート配線領域（ワード線形成領域）内における導電層１２Ｘの寸法の縮小（例えば、導電層１２のＺ方向における寸法、導電層１２の膜厚）が、抑制されることが望ましい。
　図２５及び図２６に示されるように、導電層１２Ａが、マスク層９３Ａ及びスペーサー層９１をマスクに用いて、ドライエッチングによって、エッチングされる。
　これによって、マスク層９３Ａの下方における導電層１９が、絶縁層８２上に残存する。これに加えて、スペーサー層９１の下方における導電層１２が、絶縁層８２上に残存する。例えば、マスク層９３Ａ上のマスク層（図２４の層９４Ａ）は、スペーサー層９１に対するエッチングによって除去される。
　導電層１２は、ＧＡＡ構造のセルトランジスタのゲート電極である。導電層１９は、Ｘ方向に並ぶゲート電極１２間を接続するゲート配線である。
　この結果として、メモリセルアレイ１１０内のワード線ＷＬが、形成される。
　このように、本実施形態において、ゲート電極１２とゲート配線１９とが連続した構造（ワード線）が、複数のマスクの組み合わせによって、１つの導電層から形成される。
　尚、本工程の導電層１２，１９のエッチング時において、犠牲層９０に対するエッチング選択比が十分に確保されるエッチング条件であれば、犠牲層９０の一部の露出が、生じてもよい。
　図２７、図２８及び図２９に示されるように、マスク層９３Ａが、例えばエッチング又はアッシングによって、除去される。スペーサー層９１が、ウェットエッチング又はドライエッチングにより除去される。尚、スペーサー層９１が、絶縁層（例えば、酸化シリコン層）である場合、スペーサー層９１は、除去せずともよい。
　図３０及び図３１に示されるように、絶縁層８３Ａが、ＣＶＤ法又は塗布法によって、犠牲層９０上、導電層１２，１９上及び絶縁層８２上に形成される。絶縁層８３は、酸化シリコン層又は低誘電体絶縁層である。絶縁層８３Ａの上面は、犠牲層９０の上面をストッパに用いて、ＣＭＰ法によって平坦化される。これによって、犠牲層９０の上面は、露出する。
　尚、Ｙ方向に隣り合うゲート配線１９の間に、エアギャップが形成されてもよい。この場合において、低いカバレッジを有する絶縁層が犠牲層９０上、導電層１２，１９上及び絶縁層８２上に形成された後、高いカバレッジを有する絶縁層が、形成された絶縁層及び層１２，１９，８２上に形成される。これによって、Ｙ方向に隣り合うゲート配線（ワード線）間の配線容量が、低減される。
　図３２及び図３３に示されるように、犠牲層が、ウェットエッチング又はドライエッチングによって、絶縁層８２，８３内から除去される。これによって、ホール９０１が、絶縁層８２，８３内に形成される。
　絶縁層（ゲート絶縁層）１１，１１Ｚが、ＣＶＤ法又はＡＬＤ法によって、絶縁層８２，８３上に形成される。エッチバックが、ドライエッチングによって、形成された絶縁層１１に施される。エッチバックによって、絶縁層１１Ｚが、絶縁層８３の上面上及びホール９０１の底部から除去される。
　これによって、絶縁層１１が、ホール９０１内において、絶縁層８２，８３の側面上に残存する。絶縁層１１は、筒状の構造を有する。
　ホール９０１の底部において、導電層１５の上面が、露出する。
尚、エッチバック時において、エッチングによるダメージが、ゲート絶縁層１１の表面に生じるのを防ぐために、薄いカバー膜が、層１１，１１Ｚに対するエッチバックの前にゲート絶縁層１１の表面上に形成されてもよい。このカバー膜は、エッチバック後に除去される。
　図３４及び図３５に示されるように、半導体層１０，１０Ｘが、ＣＶＤ法又はＡＬＤ法を用いて、筒状のゲート絶縁層１１内及び絶縁層８３上に形成される。半導体層１０は、下部電極１５に接触する。これによって、半導体層１０は、半導体層１０の下方のセルキャパシタ２に電気的に接続される。
　不要な半導体層１０Ｘは、ドライエッチング又はウェットエッチングによって、絶縁層８３の上面上から除去される。絶縁層８３の上面上の半導体層１０Ｘは、ＣＭＰ法によって、除去されてもよい。これによって、半導体層１０の上端及び絶縁層８３の上面は、平坦化される。
　半導体層１０は、セルトランジスタのチャネル層（及びソース／ドレイン領域）となる。
　このように、本実施形態において、Ｚ方向に延びる半導体層１０の側面がゲート絶縁層１１を介してゲート電極１２に対向するように、半導体層１０が、絶縁層８２，８３内に形成される。
　例えば、半導体層１０は、シリコン層、ゲルマニウム層、化合物半導体層及び酸化物半導体層の中から選択される少なくとも１つを含む。例えば、ＩｎＧａＺｎＯのような酸化物半導体層が半導体層１０に用いられた場合、ＩｎＧａＺｎＯの半導体層１０を用いたトランジスタのチャネル長が、シリコン層を用いたトランジスタのチャネル長より短くても、ＩｎＧａＺｎＯの半導体層１０を用いたトランジスタは、優れたオフリーク特性を有する。
　それゆえ、本実施形態において、半導体層１０が、酸化物半導体層であることがより好ましい。これによって、本実施形態のＤＲＡＭは、メモリセルの微細化を実現できる。
　図４乃至図８に示されるように、導電層（上部電極）１６が、例えばＰＶＤ法又はＣＶＤ法を用いて、絶縁層８３上及び半導体層１０上に形成される。導電層３１が、例えばＰＶＤ法又はＣＶＤ法を用いて、導電層１６上に形成される。導電層１６は、例えば、金属層、シリコン層、ゲルマニウム層、化合物半導体層、及び酸化物半導体層などから選択される。導電層３１は、例えば、金属層（例えば、タングステン層）である。
　導電層１６，３１は、リソグラフィ及びエッチングによって、所定のパターンを有するように、加工される。これによって、セルトランジスタ１の上部電極１６及び複数のビット線ＢＬが、形成される。上部電極１６及びビット線ＢＬは、Ｙ方向に延びる。
　例えば、本実施形態において、複数のメモリセルＭＣが六方格子配列でＸ－Ｙ平面内に配置される場合、Ｙ方向に延びるビット線ＢＬ及び上部電極１６は、ジグザグ状の平面形状を有するように、形成される。
　このように、本実施形態のＤＲＡＭにおける、メモリセルアレイ１１０が形成される。
　この後、ワード線ＷＬ。ビット線ＢＬ及びプレート電極２９が、メモリセルアレイ１１０の下方のＣＭＯＳ回路に接続されるように、コンタクトプラグ及び配線が、層間絶縁層８１，８２，８３内及びビット線ＢＬより上方の領域に形成される。尚、ビット線ＢＬの形成の前の工程（例えば、セルトランジスタ１の形成工程中）において、コンタクトプラグ及び配線（例えば、図４のコンタクトプラグＣＰ２）が、形成されてもよい。
　尚、ホール、ワード線及びビット線のパターニングは、各パターンの微細化のために、周知のダブルパターニング技術を用いて、実行されてもよい。
　以上の製造方法によって、本実施形態のＤＲＡＭが、形成される。
　（１ｃ）まとめ
　本実施形態のメモリデバイス（例えば、ＤＲＡＭ）は、複数のメモリセルが六方格子配列のレイアウトで、メモリセルアレイ内に、配列される。
　これによって、本実施形態のＤＲＡＭは、セルキャパシタ間のピッチ（間隔）が一定である場合において、セルキャパシタの静電容量を増大できる。
　本実施形態において、縦型セルトランジスタの半導体層（チャネル層）が、セルキャパシタと同様に、六方格子配列でレイアウトされる。このため、本実施形態のＤＲＡＭは、セルキャパシタのストレージノード電極とセルトランジスタの下部電極とを接続するために、新たなパッド層を設けなくともよくなる。
　本実施形態において、ジグザクパターンの平面形状を有するビット線が、六方格子配列の複数のメモリセルに対して設けられる。これによって、本実施形態のＤＲＡＭは、新たなパッド層の追加無しに、複数の縦型セルトランジスタの半導体層のそれぞれを、上部電極を介して１つのビット線に接続できる。
　本実施形態において、ビット線が、縦型セルトランジスタの上方に設けられる。このため、本実施形態のＤＲＡＭは、埋め込み構造のビット線の形成のような複雑な製造工程を用いることなしに、製造の難度が比較的低いプロセスで、ビット線を形成できる。
　さらにビット線を縦型トランジスタの上部側に形成する為、埋め込みビット線のような複雑な工程が不要であり工程を簡略化できる。
　本実施形態において、セルトランジスタ１の下部電極が、セルキャパシタのストレージノード電極に対して自己整合的に配置される。これによって、本実施形態のＤＲＡＭは、セルトランジスタ１の半導体層を、複雑の製造工程を用いることなしに、下部電極に接続できる。
　このように、本実施形態のＤＲＡＭは、低いコストで微細なサイズを有するデバイスを、提供できる。
　本実施形態において、セルトランジスタのチャネル層に半導体基板（例えば、シリコン基板）を用いず、酸化物半導体をチャネル層に用いることができる。
　これによって、本実施形態のＤＲＡＭは、メモリセルの微細化が進んでも、セルトランジスタの良好なオフリーク特性を確保できる。
　本実施形態において、セルキャパシタが、縦型セルトランジスタの下方に設けられ、ビット線が、縦型セルトランジスタの上方に設けられている。これによって、本実施形態のＤＲＡＭは、セルキャパシタの形成工程における熱工程によって、セルトランジスタに用いられる酸化物半導体の特性劣化を、防止できる。
　本実施形態において、セルトランジスタは、ＧＡＡ構造を有する。ＧＡＡ構造のトランジスタは、高いゲート静電制御力を有する。本実施形態において、セルトランジスタは、ショートチャネル効果の抑制、リーク電流の削減、及び、駆動能力の向上を、実現できる。本実施形態のＤＲＡＭは、メモリセルのデータリテンション特性を向上できる。
　本実施形態のＤＲＡＭにおいて、ＤＲＡＭ内のセンスアンプ回路及びドライバ回路が、メモリセルアレイ１１０の下方の半導体基板上に形成及び配置される。このため、本実施形態のＤＲＡＭは、メモリセルの占有率の向上、又は、チップサイズの縮小を図ることができる。
　以上のように、本実施形態のメモリデバイスは、特性を向上できる。本実施形態のメモリデバイスは、製造コストを低減できる。
　（２）第２の実施形態
　図３６乃至図６５を参照して、第２の実施形態のメモリデバイス及びその製造方法が説明される。
　（２ａ）構成例
　図３６を参照して、本実施形態のメモリデバイス（例えば、ＤＲＡＭ）の構成例について、説明する。
　図３６は、本実施形態のＤＲＡＭのメモリセルアレイの平面構造を模式的に示す上面図である。図３６は、セルトランジスタが設けられた層（階層）の上面図を示す。
　図３７、図３８及び図３９は、本実施形態のＤＲＡＭのメモリセルアレイの断面構造を模式的に示す断面図である。
　図３７は、メモリセルアレイのＸ方向に沿う断面図である。図３７の断面は、図３６のＱｘ－Ｑｘ線に沿う。
　図３８及び図３９は、メモリセルアレイのＹ方向に沿う断面図である。図３８の断面は、図３６のＱｙ－Ｑｙ線に沿う。図３９の断面は、図３６のＱａ－Ｑａ線に沿う。
　図３６に示されるように、本実施形態において、複数のメモリセルＭＣは、四方格子配列によって、メモリセルアレイ１１０のＸ－Ｙ平面内に配列される。
　四方格子配列の１つの単位内に含まれる４つのメモリセルＭＣのレイアウトに関して、４つのメモリセルＭＣは、四角形（例えば、正方形）の頂点にそれぞれ配置される。
　本実施形態において、Ｙ方向に隣り合う２つのワード線ＷＬのそれぞれに接続された複数のメモリセルＭＣに関して、一方のワード線ＷＬに接続されたメモリセルＭＣは、他方のワード線ＷＬに接続されたメモリセルＭＣに、Ｙ方向に並ぶ。例えば、ビット線ＢＬは、Ｙ方向に延びる。ビット線ＢＬは、直線状のパターンを有する。同じビット線ＢＬに接続された複数のメモリセルＭＣは、Ｙ方向に沿って同一直線上に並ぶ。
　複数のゲート電極１２Ｄが、Ｙ方向において同一直線上に並ぶ。複数のゲート配線１９Ｄが、Ｙ方向において同一直線上に並ぶ。
　本実施形態において、セルキャパシタ２は、第１の実施形態と同様に、Ｚ方向においてセルトランジスタ１の下方に配置されている。セルキャパシタ２は、セルトランジスタ１と同様に、四方格子配列のレイアウトで、メモリセルアレイ１１０内に配置されている。
　図３７、図３８及び図３９に示されるように、導電層１７が、例えば、層間絶縁層８２，８３とゲート電極１２Ｄとの間、及び、層間絶縁層８２，８３とゲート配線１９Ｄとの間に、設けられている。導電層１７は、バリアメタル層である。導電層１７は、例えば、窒化チタン層又は窒化タングステン層である。
　例えば、導電層１８が、ゲート配線１９Ｄの内部に設けられている。
　例えば、上部電極１６は、半導体層１０の上部の側面を覆う。
　本実施形態において、セルトランジスタ１のゲート電極１２Ｄ及びゲート配線１９Ｄは、層間絶縁層８２，８３内の空隙（溝）内に、自己整合的に形成される。
　（２ｂ）製造方法
　図４０乃至図６５を参照して、本実施形態のＤＲＡＭの製造方法が、説明される。
　図４０及び図４２は、本実施形態のＤＲＡＭの製造方法のある工程における上面図である。
　図４３、図４４、図５１、図５２、図５５、図５８、図６０、図６２及び図６４は、本実施形態のＤＲＡＭの製造方法における複数の工程のメモリセルアレイのＸ方向に沿う模式的な断面工程図である。これらの図は、メモリセルのＸ方向に沿う断面構造（例えば、上面図のＱｘ－Ｑｘ線又はＱｂ－Ｑｂ線に沿う断面構造）を示している。
　図４１、図４５、図４６、図４７、図４８、図４９、図５０、図５３、図５４、図５６、図５７、図５９、図６１、図６３及び図６５は、本実施形態のＤＲＡＭの製造方法における複数の工程のメモリセルアレイのＹ方向に沿う模式的な断面工程図である。これらの図は、メモリセルのＹ方向に沿う断面構造（例えば、上面図のＱｙ－Ｑｙ線又はＱａ－Ｑａ線に沿う断面構造）を、示している。
　図４０及び図４１に示されるように、第１の実施形態のＤＲＡＭの製造方法と同様に、ＣＭＯＳ回路が半導体基板９上に形成された後、複数のセルキャパシタ２が、Ｚ方向における半導体基板９の上方に形成される。セルキャパシタ２は、正方格子配列のレイアウトで、Ｘ－Ｙ平面内に形成される。
　下部電極１５がセルキャパシタ２の上面上に形成された後、絶縁層８２、犠牲層７１及び絶縁層８３が、例えば、ＣＶＤ法によって、半導体基板９側から順に形成される。絶縁層８２、犠牲層７１及び絶縁層８３を含む積層体７００が、複数のセルキャパシタ２の上方に形成される。
　ホール９１０が、フォトリソグラフィ及びドライエッチングによって、絶縁層８３及び犠牲層７１内に形成される。ホール９１０は、キャパシタ２の上方に形成される。
　ホール９１０の底部において、絶縁層８２の上面は、露出する。ホール９１０の内部において、犠牲層７１の側面が露出する。尚、ストレージノード電極及び下部電極は、１つの材料からなる１つの構造体であってもよい。
　ウェットエッチング又はドライエッチングによって、ホール９１０内において露出している犠牲層７１が、等方的にエッチングされる。これによって、ホール９１０内の犠牲層７１の位置において、リセス９１１が、積層体７００内に形成される。積層体７００の犠牲層７１の位置に、円形状の平面形状を有する空間が、形成される。
　リセス９１１の領域は、後の工程でゲート電極が形成される領域となる。基板９の上面に対して平行方向におけるリセス９１１の寸法（リセスの深さ）は、数ｎｍから数十ｎｍ程度である。
　図４２、図４３、図４４、図４５及び図４６に示されるように、リセスの形成後において、犠牲層７２が、ＣＶＤによって、ホール内及び積層体７００上に形成される。積層体７００の上面上に形成された犠牲層７２は、絶縁層８３をストッパに用いて、ドライエッチングによるエッチバック又はＣＭＰ法によって平坦化される。これによって、犠牲層７２は、積層体７００の上面上から除去される。犠牲層７２は、例えば、アモルファスシリコン層である。
　複数のマスク層７３が、フォトリソグラフィによって、積層体７００の上面上に形成される。複数のマスク層７３は、Ｘ方向に延びる直線状のパターンを有する。所定の寸法のスペースが、Ｙ方向に並ぶマスク層７３間に設けられている。
　図４７及び図４８に示されるように、形成されたマスク層７３をマスクに用いて、絶縁層８３及び犠牲層７１が、ドライエッチングによって、加工される。
　これによって、積層体７００内に、Ｘ方向に延びる溝９１５が、形成される。溝９１５の底部において、絶縁層８２の上面が、露出する。
　マスク層７３に覆われた領域（例えば、図４３）において、エッチング前の構成が、維持される。
　溝を形成するためのエッチング条件は、高いエッチング選択比が犠牲層７２に対して確保されることが好ましい。これによって、絶縁層８３及び犠牲層７１のエッチング中に、犠牲層７２の露出部分に対するエッチングの進行が、防止される。
　図４９及び図５０に示されるように、溝の形成のためのマスク層がアッシングによって除去された後、絶縁層８３Ｚが、ＣＶＤ法又は塗布法によって、犠牲層７２上、絶縁層８２の上面上及び溝９１５内に形成される。絶縁層８３Ｚの上面は、ＣＭＰ法によって、平坦化される。これによって、絶縁層８３Ｚが、犠牲層７２間の溝内に埋め込まれる。
　尚、絶縁層８３Ｚに対するＣＭＰ法の実行時において、犠牲層７２の上端が、ＣＭＰのストッパに用いられてもよい。
　図５１、図５２、図５３及び図５４に示されるように、ウェットエッチング又はドライエッチングによる複数の犠牲層の選択的な除去によって、スペース（空隙、層の無い領域）９１６が、積層体７００内に形成される。
　図５５、図５６及び図５７に示されるように、導電層１２Ａ，１７が、例えば、ＣＶＤ法によって、積層体７００内のスペース（空隙）内に、形成される。例えば、導電層１７は、バリアメタル層である。導電層１２Ａは、金属層である。バリアメタル層１７によって、絶縁層に対する導電層（金属層）１２Ａの密着性が向上される。例えば、バリアメタル層１７は、窒化チタン層又は窒化タングステン層である。例えば、導電層１２Ａは、タングステン層である。
　導電層１２Ａ，１７の形成時において、ゲート配線が形成される領域（ゲート配線領域）内の埋め込み形状は、ホールの開口寸法（ホール径）の大きさに依存する。ホール９１０の開口寸法が、形成されるゲート電極のゲート幅及びゲート長の両方より小さい場合、図５５乃至図５７の例のように、ゲート配線領域内のスペースが、導電層１２Ａ，１７で埋め込まれる前に、ホールの開口部が、導電層１２Ａ，１７によって閉塞される。このため、空隙７９が、ゲート配線領域の内部に生じる。
　ホール９１０の開口寸法が、ゲート幅及びゲート長の少なくとも一方以上である場合、ホールの開口部の閉塞より前に、ゲート配線領域内のスペースが、導電層１２Ａ，１７で埋め込まれる。この場合において、空隙は、ゲート配線領域の内部に生じない。
　図５８及び図５９に示されるように、導電層１２Ａ及びバリアメタル層１７に対するエッチバックが、ドライエッチング、又は、ドライエッチングとウェットエッチングとの組み合わせによって、実行される。
　ゲート配線領域の内部が、導電層１２Ａ及びバリアメタル層１７で満たされていない場合、空隙７９が、エッチバック後に露出する。
　図６０及び図６１に示されるように、導電層１８が、ＣＶＤ法によって、露出した空隙内に形成される。この後、導電層１８に対するエッチバックが実行される。
　これによって、ゲート配線１９が、メモリセルアレイ１１０内に形成される。
　図６２及び図６３に示されるように、ホール９１０の底部の絶縁層８２が、ドライエッチングによって、エッチングされる。これによって、ホール９１０は、下部電極１５に達する。下部電極１５の上面が、ホール９１０内で露出する。
　このとき、マスク層７５が、プラズマＣＶＤ法などによって形成されてもよい。マスク層７５をマスクに用いて、絶縁膜８１に対するエッチング実行される。
　マスク層７５を用いたエッチングが実行される場合、マスク層７５の膜厚及びマスク層７５のカバレッジが、調整される。これによって、マスク層７５が、ホール９１０の底部の絶縁層８２上に形成されず、ホール９１０の開口部がマスク層７５によって閉塞されない。例えば、マスク層７５は、カーボンなどを含む層である。
　尚、マスク層７５の形成無しに、絶縁層８２に対するエッチバックによって、下部電極１５上の絶縁層８２が、選択的に除去されてもよい。この場合において、絶縁層８３の形成時に、絶縁層８３の膜厚が、制御される。
　また、図５８及び図５９における導電層のエッチングと実質的に同時に、絶縁層８２に対するエッチングが、実行されてもよい。
　図６４及び図６５に示されるように、絶縁層１１が、ＣＶＤ法又はＡＬＤ法などによって、積層体７００上に形成される。絶縁層１１に対するエッチバックによって、積層体７００の上面上及び電極１５上の絶縁層は、除去される。これによって、セルトランジスタのゲート絶縁層１１が、形成される。ゲート絶縁層１１は、例えば、酸化シリコン層である。
　尚、上述の実施形態と同様に、エッチバック時におけるゲート絶縁層１１に対するダメージを抑制するために、エッチバック時に、薄いカバー層が、絶縁層１１上に形成されもてもよい。カバー層は、エッチバック後に選択的に除去される。
　半導体層１０が、ＣＶＤ法又はＡＬＤ法を用いて、下部電極１５上、ゲート絶縁層１１上及び積層体７００上に形成される。半導体層１０に対するエッチバックによって、積層体７００の上面上の半導体層１０は、除去される。
　このように、半導体層１０が、積層体７００のホール内に形成される。例えば、半導体層１０は、下部電極１５に直接接触する。
　これによって、本実施形態のＤＲＡＭにおける、セルトランジスタ１が、Ｚ方向におけるセルキャパシタ２の上方に形成される。
　例えば、半導体層１０は、第１の実施形態と同様に、シリコン層、ゲルマニウム層、化合物半導体層、及び酸化物半導体層から選択される。
　本実施形態において、酸化物半導体層（例えば、ＩｎＧａＺｎＯ層）が半導体層１０に用いられた場合、より良好なオフリーク特性を有するセルトランジスタが、提供される。
　図３６乃至３９に示されるように、絶縁層に対する等方性エッチング（例えば、ウェットエッチング又はドライエッチング）の後、上部電極１６が、ＰＶＤ又はＣＶＤを用いて形成される。形成された上部電極１６は、ドライエッチング又は平坦化処理によって、平坦化される。
　上部電極１６は、例えば、金属層、シリコン層、ゲルマニウム層、化合物半導体層、及び酸化物半導体層（例えば、ＩＴＯ層）などの中から選択される導電層である。
　この後、第１の実施形態と実質的に同様に、所定のパターンを有する複数のビット線ＢＬが、形成された導電層（例えば、タングステン層のような金属層）に対するリソグラフィ及びエッチングによって、半導体層１０上及び絶縁層８３，８３Ｚ上に形成される。
　基板上のＣＭＯＳ回路に接続されるように、配線及びコンタクトプラグが、形成される。
　以上の製造工程によって、本実施形態のＤＲＡＭが、形成される。
　（２ｃ）まとめ
　以上のように、本実施形態のＤＲＡＭは、複数のメモリセルが正方格子配列でメモリセルアレイ内に設けられている。
　本実施形態において、セルトラジスタのゲート電極及びゲート配線（ワード線）は、自己整合的なプロセスで形成される。セルトラジスタのゲート電極及びゲート配線は、連続した１つの層である。
　本実施形態において、Ｙ方向におけるゲート配線の寸法は、Ｙ方向におけるセルトランジスタの寸法より小さい。
　これによって、本実施形態のＤＲＡＭは、ゲート配線（ワード線）の配線抵抗の上昇を抑制しつつ、ゲート配線間の間隔を縮小できる。
　また、本実施形態のＤＲＡＭは、第１の実施形態のＤＲＡＭの効果と実質的に同じ効果を得ることができる。
　（３）第３の実施形態
　図６６乃至図６９を参照して、第３の実施形態のメモリデバイス及びその製造方法が説明される。
　図６６は、本実施形態のメモリデバイスの構造例を示す上面図である。図６７及び図６８は、本実施形態のメモリデバイスの構造例を示す模式的断面図である。
　第２の実施形態で説明された構造をそれぞれ有する複数のメモリセルが、六方格子配列で、メモリセルアレイのＸ－Ｙ平面内に配列されてもよい。
　図６６乃至図６８に示されるように、メモリセルアレイ１１０が六方格子配列のレイアウトを有する場合、Ｙ方向に延びるライン状のビット線ＢＬは、斜め方向に隣り合う２つの半導体層の領域の上方に、配置される。
　ビット線ＢＬは、Ｚ方向において半導体層１０の上部に部分的に重なる。Ｙ方向に沿うビット線ＢＬの中心の位置は、半導体層の上面の中心の位置からずれている。ビット線ＢＬは、Ｚ方向においてゲート配線１９と部分的に重なるように、ゲート配線１９の上方を通過する。
　メモリセルアレイ１１０が、六方格子配列のレイアウトを有する場合、セルトランジスタ１のゲート電極１２が、ゲート配線１９に、Ｙ方向に隣り合う。
　Ｙ方向に隣り合うゲート電極１２（ゲート電極１２が設けられた領域）とゲート配線１９（ゲート配線が設けられた領域）との最短距離（例えば、間隔）がＸ方向に隣り合うゲート電極間の距離に対して同じ距離又は大きい距離になるように、ゲート配線１９のＹ方向における寸法（配線幅）が設定されることが、好ましい。
　この場合において、隣り合うゲート電極の間隔（例えば、ゲート電極間の最小間隔）は、隣り合うゲート電極間の距離に依存し、ゲート配線の配線幅に依存しない。
　ここで、ゲート配線のピッチが“Ｆ”で示され、基板表面に対して平行方向における半導体層１０の寸法（最大寸法）が“Ａ”で示され、基板表面に対して平行方向におけるゲート絶縁層の寸法（最大寸法）が“Ｂ”で示され、基板表面に対して平行方向におけるゲート電極の寸法（最大寸法）が“Ｃ”で示され、ゲート電極間のスペースが、“Ｄ”で示される。
　この場合において、正方格子配列のメモリセルアレイにおける“Ｆ”は、“Ａ＋２×Ｂ＋２×Ｃ＋Ｄ”となる。
　本実施形態のように、六方格子配列のメモリセルアレイにおける“Ｆ”は、“Ａ＋２×Ｂ＋２×Ｃ＋√３×Ｄ／２”となる。
　このように、本実施形態のＤＲＡＭにおいて、ゲート配線間のピッチ（“Ｆ”）は、第１の実施形態におけるゲート配線間のピッチよりも小さくできる。
　本実施形態において、ビット線のパターンは、ゲート配線（ワード線）のパターンに交差するパターンでもよい。
　例えば、上述の図５に示されるように、Ｙ方向に隣り合うワード線ＷＬに接続されたメモリセルを接続するように、ジグザグ形状の平面パターンを有するビット線ＢＬが、複数の半導体層１０に、接続されてもよい。
　図６９に示されるように、ビット線ＢＬｂは、Ｘ－Ｙ平面に対して平行で且つＸ方向及びＹ方向に対して斜め方向に延びてもよい。斜め方向に延びるビット線ＢＬｂは、Ｘ方向及びＹ方向に対して斜め方向に並ぶ複数のメモリセルＭＣに接続される。
　尚、ワード線のパターンとビット線のパターンとが、入れ替えられてもよい。
　ワード線（ゲート配線１９及びゲート電極１２）がジグザク状のパターンを有し、ビット線が直線状のパターンを有してもよい。ワード線が斜め方向へ延びるパターンを有し、ビット線が直線状のパターンを有してもよい。
　直線状のパターンのビット線は、比較的容易に形成できる。ジグザグ状のパターンのビット線は、メモリセルの半導体層及び上部電極に対するオーバーラップの面積を確保しつつ、ビット線の線幅を縮小できる。
　尚、第１の実施形態のＤＲＡＭのメモリセルが、四方格子配列のレイアウトで、メモリセルアレイのＸ－Ｙ平面内に配列されてもよい。
　本実施形態のＤＲＡＭは、第２の実施形態よりさらに、特性の向上及びコストの低減を、実現できる。
　以上のように、本実施形態のメモリデバイスは、上述の実施形態と実質的に同じ効果を得ることができる。
　（４）第４の実施形態
　図７０乃至図７６を参照して、第４の実施形態のメモリデバイス及びその製造方法が説明される。
　本実施形態は、第２の実施形態のメモリデバイス（例えば、ＤＲＡＭ）の製造方法の変形例である。
　図７０、図７１、図７２、図７４及び図７６は、本実施形態のＤＲＡＭの製造方法における、Ｘ方向に沿う模式的断面工程図である。
　図７３及び図７５は、本実施形態のＤＲＡＭの製造方法における、Ｙ方向に沿う模式的断面工程図である。
　図７０に示されるように、セルキャパシタ２上に絶縁層８２が形成された後、犠牲層７１Ａが、絶縁層８２上に形成される。本実施形態において、サポート層７７が、犠牲層７１Ａ上に形成される。犠牲層７１Ｂが、サポート層７７上に形成される。絶縁層８３が、犠牲層７１Ｂ上に形成される。
　これによって、サポート層７７を含む積層体７００Ｘが、複数のキャパシタ２の上方に形成される。サポート層７７は、積層体７００Ｘの加工時における、加工された積層体７００Ｘの機械的強度を、増やす。
　サポート層７７は、他の層（例えば、犠牲層７１Ａ，７１Ｂ，７２、絶縁層８２，８３）とのエッチング選択比を確保できる材料であれば、絶縁層（例えば、酸化シリコン層）、半導体層（例えば、シリコン層）及び導電層（例えば、金属層）のうちいずれが用いられてもよい。
　図７１に示されるように、第２の実施形態の図４０乃至図４６の工程と同様に、リセスが積層体７００Ｘ内に形成された後、犠牲層７２が、積層体７００Ｘのホール及びリセス内に形成される。この後、図４７乃至図５０の工程と同様に、Ｙ方向に並ぶ犠牲層７２間の部材の除去及び埋め戻しの後、
　図７２及び図７３に示されるように、第２の実施形態の図５１乃至５４の工程と同様に、積層体７００Ｘ内の犠牲層が、エッチングによって、選択的に除去される。これによって、空隙９１６が、積層体７００Ｘ内に形成される。
　犠牲層の除去後において、絶縁層８３は、絶縁層８３Ｚによって支えられる。絶縁層８３Ｚは、絶縁層８３Ｚの底部に接触する絶縁層８２によって、支えられている。
　この時、本実施形態において、サポート層７７が、絶縁層８３の下方において、Ｙ方向に隣り合う絶縁層８３間に残存する。これによって、ホールを介して隣り合う絶縁層８３は、サポート層７７によって連結される。
　図７４及び図７５に示されるように、第２の実施形態の図５５乃至図５７の工程と同様に、バリアメタル層１７及び導電層１２Ａが、絶縁層８２，８３，８３Ｚ上に形成される。本実施形態において、バリアメタル層１７及び導電層１２Ａは、サポート層７７上に形成される。
　図７６に示されるように、第２の実施形態の図５８及び図５９の工程と同様に、形成されたバリアメタル層１７及び導電層１２Ａが、エッチングによって、積層体７００Ａの上面上及びホール内における積層体７００Ａの側面上から除去される。バリアメタル層１７及び導電層１２Ａは、ゲート電極及びゲート配線の形成領域内に残存する。
　このように、サポート層７７Ａと絶縁層８２，８３，８３Ｚとの間の領域は、空隙の発生無しに、バリアメタル層１７及び導電層１２Ａによって、埋め込まれる。
　この後、空隙の埋めこみの工程（例えば、図６０及び図６１の工程）なしに、第２の実施形態の図６２乃至図６５の工程と実質的に同じ工程によって、ＤＲＡＭのセルトランジスタ１が、形成される。
　ゲート電極及びゲート配線を形成する領域から犠牲層が除去された後、空隙が、積層体内に、生じる。このため、空隙の上方の部材（例えば、絶縁層８３）は、基板表面に対して平行方向に隣り合う部材（例えば、絶縁層８３Ｚ）のみによって、支えられる。
　このため、セルトランジスタのゲート長の増大のために、積層体内の犠牲層の厚さが増加された場合、空隙上方の部材をさせる部材のアスペクト比が、増加する。この場合において、積層体の構造の機械的な強度が、低下する。それゆえ、部材の応力の影響に起因して、積層体のパターンが崩壊する可能性がある。
　ゲート間の配線容量を低減するために、比較的機械的強度の弱い低誘電体膜が用いられたり、絶縁層内にエアギャップが形成されたりする。これらの場合において、機械的強度の低下及び部材の応力に起因して、積層体のパターンが崩壊する可能性がある。
　本実施形態において、サポート層７７が、犠牲層の除去後において、積層体７００Ｘ内の部材８３，８３Ｚを支える。これによって、本実施形態において、セルトランジスタの形成時における、積層体７００Ｘの機械的な強度が、増加される。
　それゆえ、本実施形態のＤＲＡＭの製造方法によれば、メモリセルアレイの形成時における部材のパターンの崩壊が、抑制される。
　Ｚ方向に延びるホールの開口寸法が、形成されるセルトランジスタのゲート幅及びゲート長よりも小さい場合、積層体内の空隙がバリアメタル層及び導電層によって埋め込まれる前に、ホールの開口が閉塞する可能性がある。この場合において、空隙が、積層体内のゲート電極及びゲート配線の形成領域内に、生じ得る。この空隙内に導電層を埋め込むために、再度のエッチング及び埋め込みが、実行される。
　本実施形態において、図７２乃至図７４の工程のように、犠牲層７１Ａ，７１Ｂの膜厚及びサポート層７７の膜厚の制御によって、空隙が、導電層１７，１２Ａのエッチバック後に生じるのを、防止できる。
　したがって、本実施形態において、ゲート配線領域内の導電層の埋め込みは、１度の工程で実行できる。
　それゆえ、本実施形態のＤＲＡＭの製造方法によれば、ＤＲＡＭの製造工程を簡略化できる。
　尚、本実施形態のＤＲＡＭの製造方法は、第３の実施形態のように、複数のメモリセルが六方格子配列で配列されたメモリセルアレイを含むＤＲＡＭの形成に、適用されてもよい。
　（５）その他
　上述の実施形態において、本実施形態のメモリデバイスの例に、ＤＲＡＭが用いられている。但し、本実施形態のメモリデバイスは、ＤＲＡＭ以外のメモリデバイス（例えば、抵抗変化メモリ、相変化メモリ、又は磁気抵抗メモリ）に適用されてもよい。
　例えば、セルキャパシタの代わりに、可変抵抗素子（例えば、遷移金属酸化物素子）、相変化素子（例えば、カルコゲナイド系化合物素子）、又は、磁気抵抗効果素子（例えば、磁気トンネル接合素子）が、メモリ素子として、メモリセル内に設けられる。この場合において、板状のプレート線（プレート電極）の代わりに、ライン状の配線（例えば、ソース線、相補ビット線）が、用いられる。ライン状の配線は、例えば、ビット線の延在方向と同じ方向に延びる。
　本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

Claims (16)

  1. 　基板と、
    　前記基板の上方に設けられた第１のビット線と、
    　前記基板と前記第１のビット線との間に設けられた第１の半導体層と、前記第１の半導体層の側面に対向する第１のゲート電極と、前記第１の半導体層と前記第１のゲート電極との間に設けられた第１のゲート絶縁層と、を含む第１のトランジスタと、
    　前記第１のトランジスタと前記基板との間に設けられた第１のメモリ素子と、
    　前記第１のゲート電極に接続された第１の導電層を含む第１のワード線と、
    　前記基板と前記第１のビット線との間に設けられた第２の半導体層と、前記第２の半導体層の側面に対向する第２のゲート電極と、前記第２の半導体層と前記第２のゲート電極との間に設けられた第２のゲート絶縁層と、を含む第２のトランジスタと、
    　前記第２のトランジスタと前記基板との間に設けられた第２のメモリ素子と、
    　前記基板の表面に対して平行な第１の方向において前記第１のワード線に隣り合い、前記第２のゲート電極に接続された第２の導電層を含む第２のワード線と、
    　を具備し、
    　前記第２の半導体層は、前記基板の表面に対して平行で且つ前記第１の方向に交差する第２の方向において、前記第１の半導体層に隣り合う、
    　メモリデバイス。
  2. 　前記第２の半導体層は、前記第１の方向において、前記第１の導電層に隣り合う、
    　請求項１に記載のメモリデバイス。
  3. 　前記第１の半導体層は、酸化物半導体層を含む、
    　請求項１に記載のメモリデバイス。
  4. 　前記第１の導電層は、前記第１の方向において第１の寸法を有し、
    　前記第１の半導体層は、前記第１の方向において第２の寸法を有し、
    　前記第１のゲート電極は、前記第１の方向において第３の寸法を有し、
    　前記第１のゲート絶縁層は、前記第１の方向において第４の寸法を有し、
    　前記第１の寸法は、前記第２の寸法と前記第３の寸法と前記第４の寸法の合計より小さい、
    　請求項１に記載のメモリデバイス。
  5. 　前記基板の上方に設けられた第２のビット線と、
    　前記基板と前記第２のビット線との間に設けられた第３の半導体層と、前記第３の半導体層の側面に対向する第３のゲート電極と、前記第３の半導体層と前記第３のゲート電極との間に設けられた第３のゲート絶縁層と、を含む第３のトランジスタと、
    　前記第３のトランジスタと前記基板との間に設けられた第３のメモリ素子と、
    　をさらに具備し、
    　前記第３のゲート電極は、前記第１の導電層を介して、前記第１のゲート電極に接続され、
    　前記第１の導電層は、前記第１の方向において第１の寸法を有し、
    　前記第１の半導体層は、前記第１の方向において第２の寸法を有し、
    　前記第１のゲート電極は、前記第１の方向において第３の寸法を有し、
    　前記第１のゲート絶縁層は、前記第１の方向において第４の寸法を有し、
    　前記第１の寸法は、前記第２の寸法と前記第３の寸法と前記第４の寸法の合計より小さい、
    　請求項１に記載のメモリデバイス。
  6. 　前記第１のメモリ素子は、
    　　前記第１の半導体層と前記基板との間に設けられた第１の電極と、
    　　前記第１の電極の側面に対向する第２の電極と、
    　　前記第１の電極と前記第２の電極との間に設けられた絶縁層と
    　を含む、
    　請求項１に記載のメモリデバイス。
  7. 　前記第１の半導体層は、
    　　第１のソース／ドレイン領域と、
    　　前記第１の方向において前記第１のソース／ドレイン領域の上方に設けられた第２のソース／ドレイン領域と、
    　　前記第１のソース／ドレイン領域と前記第２のソース／ドレイン領域との間に設けられたチャネル領域と、
    　を含む、
    　前記第１のゲート電極は、前記第１のゲート絶縁層を介して前記チャネル領域の第１の面を覆う、
    　請求項１に記載のメモリデバイス。
  8. 　前記第１のメモリ素子の下方において、前記基板上に設けられた第１の回路を、
    　さらに具備する請求項１に記載のメモリデバイス。
  9. 　前記第１のビット線は、前記第２の方向に延びる第１の部分と、前記基板の表面に対して平行且つ前記第２の方向に交差する第３の方向に延びる第２の部分と、を含む、
    　請求項１に記載のメモリデバイス。
  10. 　基板上方のメモリ素子の上方に、第１の絶縁層を形成することと、
    　前記第１の絶縁層上に、第１の導電層を形成することと、
    　前記第１の導電層上に、第２の絶縁層を形成することと、
    　前記メモリ素子の上方において、前記第２の絶縁層及び前記第１の導電層内に、第１のホールを形成することと、
    　前記第１のホール内に、第１の層を形成することと、
    　前記第２の絶縁層を、除去することと、
    　前記第１の層の上面上及び前記第１の層の側面上に、第２の層を形成することと、
    　前記第２の層に基づいて前記第１の導電層をエッチングし、前記第２の層の側面上にゲート電極を形成することと、
    　前記第１の層を除去した後、前記第１のホールを介して、前記ゲート電極上にゲート絶縁層を形成することと、
    　前記第１のホール及び前記第１の絶縁層内の第２のホール内に、前記メモリ素子に接続される半導体層を形成することと、
    　を具備するメモリデバイスの製造方法。
  11. 　前記半導体層は、酸化物半導体層である、
    　請求項１０に記載のメモリデバイスの製造方法。
  12. 　前記ゲート電極の形成と同時に、前記ゲート電極に連続するゲート配線を含むワード線を形成することと、
    　をさらに具備する請求項１０に記載のメモリデバイスの製造方法。
  13. 　基板上方のメモリ素子の上方に、第１の絶縁層を形成することと、
    　前記第１の絶縁層上に、第１の層を形成することと、
    　前記第１の層上に、第２の絶縁層を形成することと、
    　前記メモリ素子の上方において、前記第２の絶縁層内及び前記第１の層内に、第１のホールを形成することと、
    　前記第１のホールを介して、前記基板の表面に対して平行方向における前記第１の層の第１の面内に、溝を形成することと、
    　前記第１のホール内及び前記溝内に、第２の層を形成することと、
    　前記第２の絶縁層を除去した後、前記第１の絶縁層、前記第１の層上及び前記第２の層上に、第３の絶縁層を形成することと、
    　前記第３の絶縁層下の前記第１の層及び前記第２の層を除去し、前記第３の絶縁層で囲まれた第１の空間を形成することと、
    　前記第１の空間内に、ゲート電極を形成することと、
    　ゲート絶縁層を前記ゲート電極上に形成することと、
    　前記ゲート絶縁層上及び前記第１の絶縁層の第２のホール内に、前記メモリ素子に接続される半導体層を形成することと、
    　を具備するメモリデバイスの製造方法。
  14. 　前記第１の層は、第１の部分と、前記第１の部分の上方の第２の部分と、前記第１の部分と前記第２の部分との間の第３の部分と、を含み、
    　前記第３の部分の材料は、前記第１及び第２の部分の材料と異なる、
    　請求項１３に記載のメモリデバイスの製造方法。
  15. 　前記半導体層は、酸化物半導体層である、
    　請求項１３に記載のメモリデバイスの製造方法。
  16. 　前記ゲート電極の形成と同時に、前記ゲート電極に連続するゲート配線を含むワード線を形成することと、
    　をさらに具備する請求項１３に記載のメモリデバイスの製造方法。
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