CN115513208A - 半导体装置及用于形成避免其短路的布线结构的方法 - Google Patents

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CN115513208A CN202210691418.6A CN202210691418A CN115513208A CN 115513208 A CN115513208 A CN 115513208A CN 202210691418 A CN202210691418 A CN 202210691418A CN 115513208 A CN115513208 A CN 115513208A
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铃木淳也
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Abstract

本申请涉及半导体装置及用于形成避免其短路的布线结构的方法。半导体装置包含：衬底；在所述衬底上方的存储器单元区；在所述衬底上方的外围区，所述外围区与所述存储器单元区相邻；及多个第一及第二字线，其跨越所述存储器单元区及所述外围区延伸；其中所述多个第一字线及所述多个第二字线彼此交替地布置；并且其中所述外围区中的所述第一字线的长度长于所述外围区中的所述第二字线的长度。

Description

半导体装置及用于形成避免其短路的布线结构的方法
技术领域
本申请涉及半导体装置，且更确切地说，涉及半导体装置及用于形成避免其短路的布线结构的方法。
背景技术
举例来说，在例如动态随机存取存储器(以下称为DRAM)的半导体装置中，正在追求进一步的小型化以增加数据存储容量。举例来说，例如DRAM字线及位线的互连件的重复间距的大小减小，并且字线之间及位线之间的距离缩短。然而，当形成与字线及位线连接的接触电极时，如果相对于字线及位线的定位未对准，则应该连接到特定字线的接触电极可能变成连接到相邻的字线，或应该连接到特定位线的接触电极可能变成连接到相邻的位线。
发明内容
本公开的一个方面提供一种半导体装置，其包括：衬底；在所述衬底上方的存储器单元区；在所述衬底上方的外围区，所述外围区与所述存储器单元区相邻；及多个第一及第二字线，其跨越所述存储器单元区及所述外围区延伸；其中所述多个第一字线及所述多个第二字线彼此交替地布置；并且其中所述外围区中的所述第一字线的长度长于所述外围区中的所述第二字线的长度。
本公开的另一方面提供一种半导体装置，其包括：衬底；在所述衬底上方的存储器单元区；在所述衬底上方的外围区，所述外围区与所述存储器单元区相邻；及多个第一及第二位线，其跨越所述存储器单元区及所述外围区延伸；其中所述多个第一位线及所述多个第二位线彼此交替地布置；并且其中所述外围区中的所述第一位线的长度长于所述外围区中的所述第二位线的长度。
本公开的另一方面提供一种方法，其包括：形成跨越在衬底上方提供的存储器单元区及外围区延伸的四个线形掩模图案的重复；形成第一抗蚀剂图案，所述第一抗蚀剂图案周期性地布置在所述线形掩模图案上，以将所述线形掩模图案中的三个夹在中间；形成第二抗蚀剂图案，所述第二抗蚀剂图案周期性地布置在所述线形掩模图案上，以将所述线形掩模图案中的一个夹在所述第一抗蚀剂图案与所述第二抗蚀剂图案之间；及将交错图案转移到布置在所述线形掩模图案下方的部件，使用所述线形掩模图案、所述第一抗蚀剂图案及所述第二抗蚀剂图案作为掩模由所述线形掩模图案、所述第一抗蚀剂图案及所述第二抗蚀剂图案形成所述交错图案。
附图说明
图1是说明根据实施例的半导体装置的存储器单元区的部分的示意性配置的平面图。图2是说明存储器垫的示意性配置的平面图；
图3A是说明根据实施例的半导体装置的存储器单元区的示意性配置的平面图布局，并且是图2中的存储器垫端部区A1的放大图；
图3B是说明根据实施例的半导体装置的存储器单元区的示意性配置的平面图布局，并且是图2中的存储器垫端部区A2的放大图；
图4A是根据实施例的半导体装置的存储器单元区及外围区的示意性配置的纵向截面，并且说明沿着图3A中的线B-B的部分的示意性配置；
图4B是说明根据实施例的半导体装置的存储器单元区及外围区的示意性配置的纵向截面，并且说明沿着图3A中的线C-C的部分的示意性配置；
图5A是说明根据实施例的半导体装置的存储器单元区的示意性配置的平面图布局，并且是图2中的存储器垫端部区A3的放大图；
图5B是说明根据实施例的半导体装置的存储器单元区的示意性配置的平面图布局，并且是图2中的存储器垫端部区A4的放大图；
图6A是说明根据实施例的半导体装置的存储器单元区及外围区的示意性配置的纵向截面，并且说明沿着图5A中的线D-D的部分的示意性配置；
图6B是说明根据实施例的半导体装置的存储器单元区及外围区的示意性配置的纵向截面，并且说明沿着图5A中的线E-E的部分的示意性配置；
图7A、7B、8A、8B、9A、9B、10A、10B、11A、11B、12A、12B、13A、13B、14A及14B是说明根据实施例的形成半导体装置的方法的图式，并且说明在示例性过程阶段中的示意性配置的实例。图7A、8A、9A、10A、11A、12A、13A及14A是说明在示例性过程阶段中的示意性配置的实例的平面图。图7B、8B、9B、10B、11B、12B、13B及14B是说明沿着图7A、8A、9A、10A、11A、12A、13A及14A中的线F-F的部分的示意性配置的纵截面；
图15A、15B及15C是说明根据实施例的形成半导体装置的方法的图式，并且说明在示例性处理阶段中的示意性配置的实例。图15A是说明在示例性处理阶段中的示意性配置的实例的平面图。图15B是说明沿着图15A中的线F-F的部分的示意性配置的纵向截面。图15C是说明沿着图15A中的线G-G的部分的示意性配置的纵向截面；
图16A、16B、16C、17A、17B及17C是说明根据实施例的形成半导体装置的方法的图式，并且说明在示例性过程阶段中的示意性配置的实例。图16A及17A是说明在示例性过程阶段中的示意性配置的实例的平面图。图16B及17B是说明沿着图16A及17A中的线G-G的部分的示意性配置的纵向截面。图16C及17C是说明沿着图16A及17A中的线H-H的部分的示意性配置的纵向截面；
图18A、18B、19A、19B、20A、20B、21A、21B、22A、22B、23A、23B、24A、24B、25A及25B是说明根据实施例的形成半导体装置的方法的图式，并且说明在示例性过程阶段中的示意性配置的实例。图18A、19A、20A、21A、22A、23A、24A及25A是说明在示例性过程阶段中的示意性配置的实例。图18B、19B、20B、21B、22B、23B、24B及25B是说明沿着图18A、19A、20A、21A、22A、23A、24A及25A中的线J-J的部分的示意性配置的纵向截面；
图26A、26B、26C、27A、27B及27C是说明根据实施例的形成半导体装置的方法的图式，并且说明在示例性过程阶段中的示意性配置的实例。图26A及27A是说明在示例性过程阶段中的示意性配置的实例的平面图。图26B及27B是说明沿着图26A及27A中的线J-J的部分的示意性配置的纵向截面。图26C及27C是说明沿着图26A及27A中的线K-K的部分的示意性配置的纵向截面；
图28是说明根据实施例的半导体装置中的存储器单元区的总体示意性配置的一个实例的纵向截面；及
图29是说明根据实施例的半导体装置中的存储器单元的等效电路的示意性配置的电路图。
具体实施方式
下文将参考附图详细地解释本发明的各种实施例。以下详细描述参考借助于说明示出可实践本发明的特定方面及实施例的附图。这些实施例经充分详细描述以使所属领域的技术人员能够实践本发明。应理解，在不脱离本发明的范围的情况下，可使用其它实施例并且可做出结构、逻辑及电气改变。本文所公开的各种实施例不一定相互排斥，因为一些所公开的实施例可与一或多个其它所公开的实施例组合以形成新的实施例。
在下文中，将参考图1至29描述根据实施例的半导体装置及其形成方法。将以DRAM为实例描述根据实施例的半导体装置。在实施方式的描述中，用相同的符号标注共同或相关的要素和实质上相同的要素并且减少或省略其描述。在下文提及的图式中，每一图式中的每一单元的尺寸及尺寸比未必与实施例中的实际尺寸及尺寸比匹配。而且，在以下描述中，垂直方向表示在半导体衬底10位于底部上的情况下的垂直方向。
图1及2是说明根据实施例的半导体装置的平面图布局的图式。如图1中所说明，半导体装置具有安置于半导体衬底的表面上的矩阵中的多个存储器垫2。如图2中所说明，在存储器垫2中的每一个中，多个字线4平行地安置，在图式的X方向上延伸。另外，多个位线5平行地安置于存储器垫2中，正交于字线4，或换句话说在图式的Y方向上延伸。平行于字线4的方向，或换句话说X方向指定为字线方向。平行于位线5的方向，或换句话说Y方向指定为位线方向。
存储器垫端部区A1及A2在存储器垫2的字线方向上安置于外围部分中。每个字线4连接到在外围部分中未说明的行解码器。行解码器接受当从未说明的行地址缓冲器读取/写入存储器单元时选择的行地址的输入。多个字线4各自与多个存储器单元中的对应者配对，且控制对多个存储器单元当中的对应存储器单元的存取。
存储器垫端部区A3及A4在存储器垫2的位线方向上安置于外围部分中。每个位线5连接到在外围部分中未说明的列解码器。列解码器接受当从未说明的列地址缓冲器读取/写入存储器单元时选择的列地址的输入。多个位线5各自与多个存储器单元中的对应者配对，且控制对多个存储器单元当中的对应存储器单元的存取。
图3A是图2中的存储器垫端部区A1的放大布局图。图3B是图2中的存储器垫端部区A2的放大布局图。图4A是说明沿着图3A中的线B-B的示意性配置的纵向截面。图4B是说明沿着图3A中的线C-C的示意性配置的纵向截面。图3B中说明的布局与图3A中说明的布局对称，且配置另外相同。图3B中的结构的截面是图4A及4B中的结构的左右反转。
因为图3A及3B中的包含截面结构的结构基本上相同，所以半导体装置的描述将主要参考图3A、4A及4B且在必要时仅参考图3B。类似地，图5A及5B中的包含截面结构的结构基本上相同，且因此半导体装置的描述将主要参考图5A、6A及6B且在必要时仅参考图5B。
如图3A中所说明，在存储器垫端部区A1中，半导体装置具有存储器单元区M及外围区N。在存储器单元区M中，在Y方向上以相等间距安置的多个字线4与在X方向上以相等间距安置的多个位线5正交地安置。形成存储器单元的未说明的有源区安置在字线4与位线5之间的相交点处。在外围区N中，提供例如未说明的行解码器及行地址缓冲器的外围电路。
在图3A中，将多个字线4分类为多个第一字线401及多个第二字线402。将第一字线401指定为奇数编号的字线401且将第二字线402指定为偶数编号的字线402。第一字线401中的每一个，即奇数编号的字线401中的每一个与第二字线402中的每一个，即偶数编号的字线402中的每一个交替地安置。
字线4安置为在X方向上从存储器单元区M跨越外围区N线性地延伸。在外围区N中，字线触点7电连接到第一字线401。在外围区N中，未连接到字线触点7的第二字线402中的每一个相邻地安置在连接到字线触点7的第一字线401之间。字线触点7连接到在字线4的边缘部分4a中的第一字线401。边缘部分4a对应于在第一字线401与字线触点7之间的重叠部分。每个第一字线401的边缘部分4a的宽度与第一字线401的除边缘部分4a之外的部分的宽度一致。
如图4A及4B中所说明，半导体装置具有字线4、位线5及字线触点7。将半导体衬底10分成存储器单元区M及外围区N。未说明的多个存储器单元提供于存储器单元区M中。外围隔离11提供于外围区N中。在外围隔离11中，第一绝缘膜12及第二绝缘膜14嵌入提供于半导体衬底10中的沟槽中。第三绝缘膜16提供于字线4下方，而第四绝缘膜18及第五绝缘膜20提供于字线4上方。
多个位线5及第七绝缘膜22提供于第五绝缘膜20的顶部上。提供第八绝缘膜24，以便覆盖第二绝缘膜14、第五绝缘膜20、位线5及第七绝缘膜22的顶部。第七绝缘膜22的顶面进一步由第九绝缘膜26覆盖。
在图4A中，字线触点7形成于外围区N中。在图4B中，字线触点7未形成于外围区N中。在外围区N中，提供字线触点7以便从第九绝缘膜26的顶面到达字线4的顶面。
第一绝缘膜12、第四绝缘膜18、第五绝缘膜20、第七绝缘膜22及第九绝缘膜26含有氮化硅(SiN)。第二绝缘膜14、第三绝缘膜16及第八绝缘膜24含有二氧化硅(SiO2)。举例来说，字线4含有导电材料，例如分层氮化钛(TiN)及多晶硅(多晶Si)。举例来说，字线触点7含有导电材料，例如钨(W)。
如图3A及4A中所说明，在存储器垫端部区A1的外围区N中，第一字线401比第二字线402长。第二字线402不存在于在Y方向上与边缘部分4a相邻的区中。因此，第一字线401的每个边缘部分的侧面不含第二字线402。因此，当在第一字线401的边缘部分4a中形成字线触点7时，抑制与邻近于字线触点7的第二字线402的连接，或换句话说短路，即使在光刻步骤中发生位置未对准。
如图3B及4B中所说明，在存储器垫端部区A2的外围区N中，反转第一字线401与第二字线402之间的关系。在存储器垫端部区A2的外围区N中，第二字线402比第一字线401长。字线触点7提供于第二字线402上。边缘部分4b对应于在字线触点7与第二字线402之间的重叠部分。第一字线401不存在于在Y方向上与边缘部分4b相邻的区中。因此，第二字线402的每个边缘部分的侧面不含第一字线401。因此，如图3B及4B中所说明，当在第二字线402的边缘部分4b中形成字线触点7时，抑制与邻近于字线触点7的第一字线401的连接，或换句话说短路，即使在光刻步骤中发生位置未对准。每个第二字线402的边缘部分4b的宽度与第二字线402的除边缘部分4b之外的部分的宽度一致。
图5A是图2中的存储器垫端部区A3的放大布局图。图5B是图2中的存储器垫端部区A4的放大布局图。图6A是说明沿着图5A中的线D-D的示意性配置的纵向截面。图6B是说明沿着图5A中的线E-E的示意性配置的纵向截面。图5B中说明的布局与图5A中说明的布局对称，且配置另外相同。图5B中的结构的截面是图6A及6B中的结构的左右反转。图5A及5B中的包含截面结构的结构基本上相同，且因此半导体装置的描述将主要参考图5A、6A及6B且在必要时仅参考图5B。
如图5A中所说明，在存储器垫端部区A3中，半导体装置具有存储器单元区M及外围区N。在外围区N中，提供例如未说明的列解码器及列地址缓冲器的外围电路。
在图5A中，将多个位线5分类成交替地安置的第一位线501及第二位线502。将第一位线501指定为奇数编号的位线501，且将第二位线502指定为偶数编号的位线502。多个第一位线501中的每一个，即奇数编号的位线501中的每一个与多个第二位线502中的每一个，即偶数编号的位线502中的每一个交替地安置。
位线5安置为在Y方向上从存储器单元区M跨越外围区N线性地延伸。在外围区N中，位线触点8电连接到第一位线501。在外围区N中，未连接到位线触点8的第二位线502中的每一个相邻地安置在连接到位线触点8的第一位线501之间。位线触点8连接在第一位线501的边缘部分5a中。边缘部分5a对应于在第一位线501与位线触点8之间的重叠部分。每个第一位线501的边缘部分5a的宽度与第一位线501的除边缘部分5a之外的部分的宽度一致。
如图6A及6B中所说明，半导体装置具有位线5及位线触点8。第七绝缘膜22、第八绝缘膜24和第九绝缘膜26提供于位线5的顶部上。
如图5A及6A中所说明，在存储器垫端部区A3的外围区N中，第一位线501比第二位线502长。第二位线502不存在于在X方向上与边缘部分5a相邻的区中。因此，第一位线501的每个边缘部分的侧面不含第二位线502。因此，当在第一位线501的边缘部分5a中形成位线触点8时，抑制与邻近于位线触点8的第二位线502的连接，或换句话说短路，即使在光刻步骤中发生位置未对准。
如图5B及6B中所说明，在存储器垫端部区A4的外围区N中，反转第二位线502与第一位线501之间的关系。在存储器垫端部区A4的外围区N中，第二位线502比第一位线501长。位线触点8提供于第二位线502上。边缘部分5b对应于在位线触点8与第二位线502之间的重叠部分。每个第二位线502的边缘部分5b的宽度与第二位线502的除边缘部分5b之外的部分的宽度一致。
第一位线501不存在于在X方向上与第二位线502相邻的区中。因此，第二位线502的每个边缘部分的侧面不含第一位线501。因此，如图5B及6B中所说明，当在第二位线502的边缘部分5b中形成位线触点8时，抑制与邻近于位线触点8的第一位线501的连接，或换句话说短路，即使在光刻步骤中发生位置未对准。
图28是说明根据实施例的半导体装置中的存储器单元区的总体示意性配置的一个实例的纵向截面。如图28中所说明，在电容器140下方，提供包含于DRAM存储器单元145中的组件，例如半导体衬底112、浅沟槽隔离114、存取晶体管142及电容器触点116。电容器140提供于半导体衬底112上，在所述半导体衬底中形成例如浅沟槽隔离114、存取晶体管142及电容器触点116的组件。半导体衬底112对应于随后描述的半导体衬底10。
图28中所说明的电容器140的底部电极通过电容器触点116电连接到形成于半导体衬底112的有源区中的存取晶体管142的源极-漏极区的一个侧面。电容器140的底部电极连接到半导体衬底112。在例如图2、图3A、图3B、图4A、图4B、图5A、图5B、图6A及图6B的图式中，存取晶体管142的栅极电极对应于字线4。
如图28中所说明，在电容器140的上方提供包含多层上部布线层的上层部分，所述多层上部布线层含有例如互连件148、149、150及151的组件。上层部分安置在存储器单元145上方。电容器140的顶部电极安置在含有例如互连件148、149、150及151的组件的多层上部布线层附近。图28中所说明的元件146、147及152含有绝缘材料。
类似于图28中所说明的配置，在图4A、4B、6A及6B中所说明的图式上方提供电容器140及上层部分。
并且，图29说明根据实施例的半导体装置的存储器单元阵列的等效电路。多个存储器单元145布置成矩阵，其中每个存储器单元145连接到正交于彼此安置的多个字线4及多个位线5之间的相交点。单个存储器单元145包含一对存取晶体管142及电容器140。
举例来说，存取晶体管142包含金属氧化物半导体场效应晶体管(MOSFET)。存取晶体管142的栅极电极充当DRAM字线4。字线4充当控制对应存储器单元的选择的控制线。存取晶体管142的源极及漏极中的一个连接到位线5中的一个，而另一个连接到电容器140。电容器140包含电容器且通过将累积电荷保持在电容器中来存储数据。
当将数据写入到存储器单元145中的一个时，将接通存取晶体管142的电位施加到字线4，同时将对应于待写入的数据的“0”或“1”的低电位或高电位施加到位线5。当从存储器单元145中的一个读出数据时，将接通存取晶体管142的电位施加到字线4，且通过使连接到位线5的感测放大器感测从电容器140汲取到位线5的电位来进行数据确定。
将参考来自图3A及3B到图27A、27B及27C的图式描述根据实施例的形成半导体装置的方法。来自图5A及5B到图17A、17B及17C的图式依序说明图2中的存储器垫端部区A1的示意性配置。来自图18A及18B到图27A、27B及27C的图式依序说明图2中的存储器垫端部区A3的示意性配置。
如图7A及7B中所说明，第一牺牲膜30及抗蚀剂31形成于半导体衬底10上。通过已知光刻技术以线及空间布局图案化抗蚀剂31。
对于半导体衬底10，可例如使用单晶硅衬底。举例来说，第一牺牲膜30含有绝缘材料，例如二氧化硅(SiO2)。举例来说，通过化学气相沉积(下文称为“CVD”)形成第一牺牲膜30。在抗蚀剂31的Y方向上的尺寸约为在图17A中所说明的字线4的Y方向上的尺寸的三倍。抗蚀剂31的重复间距P2是图17A中所说明的字线4的重复间距P1的四倍。
接下来，如图8A及8B中所说明，形成第二牺牲膜32以覆盖第一牺牲膜30及抗蚀剂31。举例来说，第二牺牲膜32含有绝缘材料，例如氮化硅(SiN)。第二牺牲膜32例如使用低温CVD形成并且例如在大致室温条件下沉积。将第二牺牲膜32的厚度设置为与随后描述的每个字线4的宽度尺寸基本上相同的厚度。
接下来，如图9A及9B中所说明，通过对其上沉积有第二牺牲膜32的半导体衬底10执行各向异性干式蚀刻来回蚀第二牺牲膜32，并且通过在抗蚀剂31的侧壁上留下第二牺牲膜32来形成支柱321。第一牺牲膜30的表面通过回蚀暴露。形成包裹抗蚀剂31的支柱321。因此，支柱321的端部是U形。此后，移除抗蚀剂31。支柱321的Y方向尺寸由第二牺牲膜32的厚度指定。如图9B中所说明，在沿着图9A中的线F-F的截面图中，支柱321以线及空间布局布置。
接下来，如图10A及10B中所说明，形成第三牺牲膜33以覆盖第一牺牲膜30及支柱321。第三牺牲膜33含有绝缘材料。举例来说，第三牺牲膜33含有氮化硅。举例来说，通过CVD形成第三牺牲膜33。将第三牺牲膜33的厚度设置为与随后描述的每个字线4的宽度尺寸基本上相同的厚度。
接下来，如图11A及11B中所说明，通过对其上沉积有第三牺牲膜33的半导体衬底10执行各向异性干式蚀刻来回蚀第三牺牲膜33，并且通过在支柱321的侧壁上留下第三牺牲膜33来形成支柱331。第一牺牲膜30的表面通过回蚀暴露。形成包裹支柱321的支柱331。因此，支柱331的端部是U形。此后，通过在可选择性地移除支柱321的条件下执行干式蚀刻来移除支柱321。
支柱331的Y方向尺寸由第三牺牲膜33的厚度指定。如图11B中所说明，在沿着图11A中的线F-F的截面图中，支柱331以具有重复间距P3的线及空间布局布置。支柱331的重复间距P3与图17A中所说明的字线4的重复间距P1基本上相同。
接下来，如图12A及12B中所说明，形成第四牺牲膜34以覆盖第一牺牲膜30及支柱331，并且还嵌入多个支柱331之间。举例来说，第四牺牲膜34含有绝缘材料，例如氮化硅。举例来说，通过CVD形成第四牺牲膜34。
接下来，如图13A及13B中所说明，蚀刻第四牺牲膜34，直到暴露支柱331的顶面，并且随后通过在可选择性地移除支柱331的条件下执行干式蚀刻来移除支柱331。在此步骤之后保留的结构是支柱341。支柱341具有支柱331的反向图案。移除多个支柱331的相应区变成多个支柱341之间的间隙342。间隙342形成开口图案。在沿着图13A中的线F-F的截面图中，支柱341以线及空间布局布置。支柱341之间的间隙342的重复间距P4与图17A中所说明的字线4的重复间距P1基本上相同。
接下来，如图14A及14B中所说明，形成抗蚀剂35以填充外围区N中的多个间隙342中的一些，同时在Y方向上在其间留下三个未填充的间隙342。图14B是说明沿着图14A中的线F-F的部分的纵向截面。抗蚀剂35通过已知光刻技术图案化。形成抗蚀剂35以沿着在X方向上延伸的间隙342部分地填充间隙342。如图14B中所说明，以从第一间隙342a到第四间隙342d的四个间隙的重复图案布置间隙342。四个间隙342的图案形成在X方向上线性地延伸的四个线形掩模图案。因此，形成四个线形掩模图案的重复。抗蚀剂35安置在第一间隙342a的顶部上的部分中。接下来，举例来说，抗蚀剂35通过用紫外光照射或通过烘烤过程固化。
接下来，如图15A、15B及15C中所说明，抗蚀剂36形成于外围区N中。抗蚀剂36通过已知光刻技术图案化。形成与抗蚀剂35部分地重叠的抗蚀剂36。因为已固化抗蚀剂35，所以在形成抗蚀剂36之后，抗蚀剂35仍保留。
抗蚀剂36具有交错或不均匀形状。抗蚀剂36具有矩形部分361及突出部分362。矩形部分361安置成覆盖支柱341的U形部分。突出部分362在Y方向上平行地布置，居中于相邻抗蚀剂35之间。突出部分362布置成在每个突出部分362与抗蚀剂35之间具有至少一个间隙342。在抗蚀剂35安置于第一间隙342a中的情况下，突出部分362安置于第三间隙342c中。抗蚀剂35及突出部分362都不提供于第二间隙342b及第四间隙342d中。通过以上步骤，在外围区N中，抗蚀剂35及抗蚀剂36以交错布置形成，所述交错布置经配置以覆盖支柱341的U形部分。抗蚀剂35及抗蚀剂36布置成在其间具有一个间隙342。
接下来，如图16A、16B及16C中所说明，使用支柱341、抗蚀剂35及抗蚀剂36作为蚀刻掩模对第一牺牲膜30执行各向异性干式蚀刻。在第一牺牲膜30的蚀刻速率高且半导体衬底10的蚀刻速率足够低的条件下执行各向异性干式蚀刻。通过第一牺牲膜30的各向异性干式蚀刻，在第一牺牲膜30中形成开口301及302。半导体衬底10的顶面暴露在开口301及302中。此后，移除支柱341、抗蚀剂35及抗蚀剂36。通过以上步骤，在外围区N中的第一牺牲膜30中交替地形成长开口301及短路开口302。
接下来，如图17A、17B及17C中所说明，使用其中形成有开口301及302的第一牺牲膜30作为蚀刻掩模对半导体衬底10执行各向异性干式蚀刻。在半导体衬底10的蚀刻速率高且第一牺牲膜30的蚀刻速率足够低的条件下执行各向异性干式蚀刻。通过半导体衬底10的各向异性干式蚀刻，通过开口301及302的转移获得的沟槽在半导体衬底10中形成。通过控制各向异性干式蚀刻的持续时间来调整沟槽的深度。
此后，移除第一牺牲膜30。举例来说，通过干式蚀刻或通过使用缓冲氢氟酸来移除第一牺牲膜30。通过将导电材料嵌入沟槽的下部部分中形成字线4。举例来说，字线4含有分层氮化钛(TiN)及多晶硅(多晶Si)。举例来说，通过CVD形成氮化钛及多晶硅。
形成第四绝缘膜18及第五绝缘膜20以覆盖沟槽的上部部分及半导体衬底10的顶面。举例来说，第四绝缘膜18及第五绝缘膜20含有绝缘材料，例如氮化硅。举例来说，通过CVD沉积第四绝缘膜18及第五绝缘膜20。通过以上步骤，在外围区N中交替地形成长第一字线401及短第二字线402。
通过将图7A及7B中的抗蚀剂31视为原型且相对于图9A及9B中的支柱321的形成及图11A及11B中的支柱331的形成执行双重加倍工艺来形成字线4。换句话说，使用四重图案化技术形成字线4。通过这种布置，图17A中所说明的字线4的重复间距P1是图7A中所说明的抗蚀剂31的重复间距P2的四分之一。
接下来，如图18A及18B中所说明，含有第10绝缘膜37、导电膜51、第11绝缘膜38、第五牺牲膜40及第六牺牲膜42的多层膜形成于第四绝缘膜18及第五绝缘膜20的顶部上。在图18A、18B及其后的图式中，从图示中省略第四绝缘膜18下方的配置，或换句话说半导体衬底10中的配置。
第10绝缘膜37、第11绝缘膜38、第五牺牲膜40及第六牺牲膜42都含有绝缘材料。举例来说，第10绝缘膜37及第11绝缘膜38含有氮化硅。举例来说，第五牺牲膜40含有碳。举例来说，第六牺牲膜42含有氮氧化硅(SiON)。举例来说，导电膜51含有例如钨的金属。举例来说，第10绝缘膜37、导电膜51、第11绝缘膜38、第五牺牲膜40及第六牺牲膜42通过CVD形成。
抗蚀剂44形成于第六牺牲膜42的顶部上。通过已知光刻技术以线及空间布局图案化抗蚀剂44。在抗蚀剂44的X方向上的尺寸约为在图27A中所说明的位线5的X方向上的尺寸的三倍。抗蚀剂44的重复间距P6是图27A中所说明的位线5的重复间距P5的四倍。
接下来，如图19A及19B中所说明，形成第七牺牲膜46以覆盖第六牺牲膜42及抗蚀剂44。举例来说，第七牺牲膜46含有绝缘膜，例如二氧化硅。第七牺牲膜46例如使用低温CVD形成并且例如在大致室温条件下沉积。将第七牺牲膜46的厚度设置为与随后描述的每个位线5的宽度尺寸基本上相同的厚度。
接下来，如图20A及20B中所说明，通过对其上沉积有第七牺牲膜46的半导体衬底10执行各向异性干式蚀刻来回蚀第七牺牲膜46，并且通过在抗蚀剂44的侧壁上留下第七牺牲膜46来形成支柱461。第六牺牲膜42的表面通过回蚀暴露。形成包裹抗蚀剂44的支柱461。因此，支柱461的端部是U形。此后，移除抗蚀剂44。支柱461的Y方向尺寸由第七牺牲膜46的厚度指定。如图20B中所说明，在沿着图20A中的线J-J的截面图中，支柱461以线及空间布局布置。
接下来，如图21A及21B中所说明，使用支柱461作为蚀刻掩模对第六牺牲膜42及第五牺牲膜40执行各向异性干式蚀刻。在第六牺牲膜42及第五牺牲膜40的蚀刻速率高且支柱461及第11绝缘膜38的蚀刻速率足够低的条件下执行各向异性干式蚀刻。通过各向异性干式蚀刻，形成通过将支柱461的图案转移到第五牺牲膜40获得的支柱40a。此后，移除支柱461及第六牺牲膜42。
接下来，如图22A及22B中所说明，形成第八牺牲膜48以覆盖第11绝缘膜38及支柱40a。第八牺牲膜48含有绝缘材料。举例来说，第八牺牲膜48含有二氧化硅。举例来说，通过CVD形成第八牺牲膜48。将第八牺牲膜48的厚度设置为与随后描述的每个字线4的宽度尺寸基本上相同的厚度。
接下来，如图23A及23B中所说明，通过对其上沉积有第八牺牲膜48的半导体衬底10执行各向异性干式蚀刻来回蚀第八牺牲膜48，并且通过在支柱40a的侧壁上留下第八牺牲膜48来形成支柱481。第11绝缘膜38的表面通过回蚀暴露。支柱481是线形。形成包裹支柱40a的支柱481。因此，支柱481的端部是U形。
此后，通过在可选择性地移除支柱40a的条件下执行各向异性干式蚀刻来移除支柱40a。支柱481的X方向尺寸由第八牺牲膜48的厚度指定。如图23B中所说明，在沿着图23A中的线J-J的截面图中，支柱481以具有重复间距P7的线及空间布局布置。支柱481的重复间距P7与图27A中所说明的位线5的重复间距P5基本上相同。
接下来，如图24A及24B中所说明，形成抗蚀剂50以覆盖外围区N中的多个支柱481中的一些，同时在X方向上在其间留下三个未覆盖的支柱481。图24B是说明沿着图24A中的线J-J的部分的纵向截面。抗蚀剂50通过已知光刻技术图案化。形成抗蚀剂50以沿着在Y方向上延伸的位线5部分地覆盖位线5。如图24B中所说明，在沿着图24A中的线J-J的部分中，以从第一支柱481a到第四支柱481d的四个支柱的重复图案布置支柱481。四个支柱481的图案形成在Y方向上线性地延伸的四个线形掩模图案。抗蚀剂50安置于第一支柱481a的顶部上。接下来，举例来说，抗蚀剂50通过用紫外光照射或通过烘烤过程固化。
接下来，如图25A及25B中所说明，抗蚀剂52形成于存储器单元区M及外围区N的部分中。抗蚀剂52通过已知光刻技术图案化。形成与抗蚀剂50部分地重叠的抗蚀剂52。因为已固化抗蚀剂50，所以在形成抗蚀剂52之后，抗蚀剂50仍保留。
抗蚀剂52具有交错或不均匀形状。抗蚀剂52具有矩形部分521及突出部分522。安置矩形部分521以覆盖存储器单元区M及外围区N的部分，使得支柱481的U形部分暴露。布置突出部分522以从存储器单元区M突出到外围区N中。突出部分522在X方向上平行地布置，居中于相邻抗蚀剂50之间。突出部分522布置成在每个突出部分522与相邻抗蚀剂50之间具有至少一个支柱481。
在抗蚀剂50安置于第一支柱481a的顶部上的情况下，突出部分522安置于第三支柱481c的顶部上。在外围区N中，抗蚀剂50及突出部分522都不提供于第二支柱481b及第四支柱481d上。通过以上步骤，在外围区N中，抗蚀剂50及抗蚀剂52以其间具有一个支柱481的交错布置形成，并且经配置以暴露支柱481的U形部分。
接下来，如图26A、26B及26C中所说明，使用抗蚀剂50及抗蚀剂52作为蚀刻掩模对支柱481执行各向异性干式蚀刻。在支柱481的蚀刻速率高且第11绝缘膜38的蚀刻速率足够低的条件下执行各向异性干式蚀刻。此后，移除抗蚀剂50及抗蚀剂52。
通过各向异性干式蚀刻，移除在不由抗蚀剂50及抗蚀剂52覆盖的部分中的支柱481，并且其余部分变成支柱482。通过以上步骤，在外围区N中交替地形成长支柱482a及短支柱482b。
接下来，如图27A、27B及27C中所说明，使用支柱482作为蚀刻掩模对第11绝缘膜38及导电膜51执行各向异性干式蚀刻。各向异性干式蚀刻包含在第11绝缘膜38的蚀刻速率高的条件下执行的干式蚀刻，之后在导电膜51的蚀刻速率高且第10绝缘膜37的蚀刻速率足够低的条件下执行的干式蚀刻。
通过干式蚀刻，将支柱482的图案转移到第11绝缘膜38及导电膜51，且形成位线5以及安置在位线5的顶部上的第七绝缘膜22。通过以上步骤，在外围区N中形成长第一位线501及短第二位线502。在外围区N中交替地布置长第一位线501及短第二位线502。
通过将图18A及18B中的抗蚀剂44视为原型且相对于图20A及20B中的支柱461的形成及图23A及23B中的支柱481的形成执行两次加倍过程来形成位线5。换句话说，使用四重图案化技术形成位线5。通过这种布置，图27A中所说明的位线5的重复间距P5是图18A中所说明的抗蚀剂44的重复间距P6的四分之一。
此后，如图4A及4B及图6A和6B中所说明，形成覆盖第五绝缘膜20、位线5及第七绝缘膜22的第八绝缘膜24，并且形成覆盖第八绝缘膜24的第九绝缘膜26。举例来说，第八绝缘膜24含有二氧化硅且通过CVD沉积。举例来说，第九绝缘膜26含有氮化硅且通过CVD沉积。
接下来，如图4A及4B中所说明，在外围区N中形成从第九绝缘膜26通向字线4的顶面的字线接触孔。字线触点7通过以下方式形成：例如通过CVD将例如钨的导电材料嵌入到字线接触孔中，且接着通过各向异性干式蚀刻来执行回蚀。
图3A及3B及图4A及4B中所说明的字线触点7还可通过光刻步骤形成，所述光刻步骤与用于形成相邻字线触点7中的一个的接触孔的光刻步骤不同。此配置使得能够在通过单个光刻步骤划界的接触孔之间提供足够的距离，从而避免例如由于低于光刻技术的分辨率限制而无法对接触孔进行图案化的现象，因此可精确地形成字线触点7。
接下来，如图6A及6B中所说明，在外围区N中形成从第九绝缘膜26通向位线5的顶面的位线接触孔。位线触点8通过以下方式形成：例如通过CVD将例如钨的导电材料嵌入到位线接触孔中，且接着通过各向异性干式蚀刻来执行回蚀。
图5A及5B及图6A及6B中所说明的位线触点8还可使用光刻步骤形成，所述光刻步骤与用于形成相邻位线触点8中的一个的接触孔的光刻步骤不同。此配置使得能够在通过单个光刻步骤划界的接触孔之间提供足够的距离，从而避免例如由于低于光刻技术的分辨率限制而无法对接触孔进行图案化的现象，因此可精确地形成位线触点8。
此后，如图28中所说明，形成电容器触点116、电容器140、绝缘材料146、147及152，及互连件148、149、150及151。通过以上步骤，可形成根据实施例的半导体装置。
如上文所述，在存储器垫端部区A1的外围区N中，第一字线401比第二字线402长。换句话说，字线4具有交错布置。第二字线402不存在于在Y方向(在字线4的延伸方向上延伸的方向)上与边缘部分4a相邻的区中，所述边缘部分对应于第一字线401与字线触点7之间的重叠部分。
通过当在第一字线401的边缘部分4a中形成字线触点7时以此方式配置字线，字线触点7根本不接触相邻的第二字线402，即使在光刻步骤中发生位置未对准。因此，即使字线触点7的位置未对准，也可避免或抑制与相邻字线402的短路。因此，可改进半导体装置的制造良率。
另外，在存储器垫端部区A3的外围区N中，第一位线501比第二位线502长。换句话说，通过位线5的交错布置，第二位线502不存在于在X方向(在位线5的延伸方向上延伸的方向)上与边缘部分5a相邻的区中，所述边缘部分对应于第一位线501与位线触点8之间的重叠部分。因此，当在第一位线501的边缘部分5a中形成位线触点8时，可避免或抑制与邻近于位线触点8的第二位线502的连接，或换句话说短路，即使在光刻步骤中发生位置未对准。因此，可改进半导体装置的制造良率。
而且，如上文所述，字线4及位线5使用双重加倍工艺或换句话说四重图案化技术形成。此配置消除在光刻技术的分辨率极限处或附近使用图案化的需求，因此可精确地形成字线4及位线5。因此，可改进半导体装置的制造良率。
如上所述，将DRAM描述为根据实施例的半导体装置的实例，但以上描述仅是一个实例且不旨在限于DRAM。举例来说，还可应用除DRAM之外的存储器装置，例如静态随机存取存储器(SRAM)、快闪存储器、可擦除可编程只读存储器(EPROM)、磁阻随机存取存储器(MRAM)及相变存储器，作为半导体装置。
尽管已经在某些优选实施例及实例的上下文中公开了本发明，但是所属领域的技术人员应理解，本发明延伸超出具体公开的实施例到其它替代实施例及/或本发明以及其显而易见的修改及等效物的使用。另外，基于本公开，在本发明的范围内的其它修改对于所属领域的技术人员来说将是显而易见的。还预期可进行实施例的特定特征及方面的各种组合或子组合，并仍然落入本发明的范围内。应理解，所公开实施例的各种特征及方面能够彼此组合或替代彼此以便形成所公开发明的变化模式。因此，希望本文中所公开的本发明的至少一些的范围不应受上文所描述的特定的公开的实施例限制。

Claims (20)

1.一种半导体装置，其包括：
衬底；
在所述衬底上方的存储器单元区；
在所述衬底上方的外围区，所述外围区与所述存储器单元区相邻；及
多个第一及第二字线，其跨越所述存储器单元区及所述外围区延伸；
其中所述多个第一字线及所述多个第二字线彼此交替地布置；并且
其中所述外围区中的所述第一字线的长度长于所述外围区中的所述第二字线的长度。
2.根据权利要求1所述的半导体装置，其进一步包括在所述衬底上方的额外外围区；
其中所述存储器单元区布置在所述外围区与所述额外外围区之间；
其中所述多个字线在所述额外外围区上方延伸；并且
其中所述额外外围区中的所述第二字线的长度长于所述额外外围区中的所述第一字线的长度。
3.根据权利要求1所述的半导体装置，其进一步包括多个触点，所述触点分别连接到所述外围区中的所述多个第一字线的边缘部分；
其中每个第一字线的所述边缘部分的宽度与所述第一字线的除所述边缘部分之外的部分的宽度一致；并且
其中所述多个第一字线的所述边缘部分中的每一个的侧面不含所述第二字线。
4.根据权利要求2所述的半导体装置，其进一步包括多个触点，所述触点分别连接到所述额外外围区中的所述多个第二字线的边缘部分；
其中每个第二字线的所述边缘部分的宽度与所述第二字线的除所述边缘部分之外的部分的宽度一致；并且
其中所述多个第二字线的所述边缘部分中的每一个的侧面不含所述第一字线。
5.根据权利要求1所述的半导体装置，其中所述存储器单元区包含多个存储器单元。
6.根据权利要求2所述的半导体装置，其中所述存储器单元区包含多个存储器单元。
7.根据权利要求3所述的半导体装置，其进一步包括连接到所述外围区中的所述第一字线的所述边缘部分的触点。
8.根据权利要求4所述的半导体装置，其进一步包括连接到所述额外外围区中的所述第二字线的所述边缘部分的触点。
9.一种半导体装置，其包括：
衬底；
在所述衬底上方的存储器单元区；
在所述衬底上方的外围区，所述外围区与所述存储器单元区相邻；及
多个第一及第二位线，其跨越所述存储器单元区及所述外围区延伸；
其中所述多个第一位线及所述多个第二位线彼此交替地布置；并且
其中所述外围区中的所述第一位线的长度长于所述外围区中的所述第二位线的长度。
10.根据权利要求9所述的半导体装置，其进一步包括在所述衬底上方的额外外围区；
其中所述存储器单元区布置在所述外围区与所述额外外围区之间；
其中所述多个位线在所述额外外围区上方延伸；并且
其中所述额外外围区中的所述第二位线的长度长于所述额外外围区中的所述第一位线的长度。
11.根据权利要求9所述的半导体装置，其进一步包括多个触点，所述触点分别连接到所述外围区中的所述多个第一位线的边缘部分；
其中每个第一位线的所述边缘部分的宽度与所述第一位线的除所述边缘部分之外的部分的宽度一致；并且
其中所述多个第一位线的所述边缘部分中的每一个的侧面不含所述第二位线。
12.根据权利要求10所述的半导体装置，其进一步包括多个触点，所述触点分别连接到所述额外外围区中的所述多个第二位线的边缘部分；
其中每个第二位线的所述边缘部分的宽度与所述第二位线的除所述边缘部分之外的部分的宽度一致；并且
其中所述多个第二位线的所述边缘部分中的每一个的侧面不含所述第一位线。
13.根据权利要求9所述的半导体装置，其中所述存储器单元区包含多个存储器单元。
14.根据权利要求10所述的半导体装置，其中所述存储器单元区包含多个存储器单元。
15.根据权利要求11所述的半导体装置，其进一步包括连接到所述外围区中的所述第一位线的所述边缘部分的触点。
16.根据权利要求12所述的半导体装置，其进一步包括连接到所述额外外围区中的所述第二位线的所述边缘部分的触点。
17.一种方法，其包括：
形成跨越在衬底上方提供的存储器单元区及外围区延伸的四个线形掩模图案的重复；
形成第一抗蚀剂图案，所述第一抗蚀剂图案周期性地布置在所述线形掩模图案上，以将所述线形掩模图案中的三个夹在中间；
形成第二抗蚀剂图案，所述第二抗蚀剂图案周期性地布置在所述线形掩模图案上，以将所述线形掩模图案中的一个夹在所述第一抗蚀剂图案与所述第二抗蚀剂图案之间；及
将交错图案转移到布置在所述线形掩模图案下方的部件，使用所述线形掩模图案、所述第一抗蚀剂图案及所述第二抗蚀剂图案作为掩模由所述线形掩模图案、所述第一抗蚀剂图案及所述第二抗蚀剂图案形成所述交错图案。
18.根据权利要求17所述的方法，其中在形成所述第二抗蚀剂图案之前固化所述第一抗蚀剂图案。
19.根据权利要求17所述的方法，
其中所述线形掩模图案是开口，
其中在转移过程中，将所述线形掩模图案转移到布置在所述线形掩模图案下方的所述部件作为沟槽，并且
其中所述方法进一步包括通过将导电材料埋入所述沟槽中形成布线。
20.根据权利要求17所述的方法，
其中所述线形掩模图案是线图案，并且
其中在所述转移过程中，通过将所述线图案转移到布置在所述线形掩模图案下方的所述部件形成多个布线。
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