CN116133423A - 具有字线结构以避免短路的半导体存储器装置及其制造方法 - Google Patents

Abstract

本申请涉及一种具有字线结构以避免短路的半导体存储器装置及其制造方法。一种设备包含衬底、提供在所述衬底上方的存储器单元区、提供在所述衬底上方且邻近于所述存储器单元区的外围区，以及第一、第二、第三、第四和第五字线，每一字线以数值次序跨所述存储器单元区和所述外围区平行地延伸。所述第二字线的边料插入于所述第一和第三字线的边缘部分之间，且所述第四字线没有边料插入于所述第三和第五字线的边缘部分之间。

Description

具有字线结构以避免短路的半导体存储器装置及其制造方法

技术领域

大体来说，本申请涉及半导体存储器装置。特定来说，本申请涉及具有字线结构以避免短路的半导体存储器装置及其制造方法。

背景技术

对于半导体存储器装置，正开发较精细的几何形状以增加例如动态随机存取存储器(DRAM)等半导体存储器装置的数据存储容量。举例来说，例如DRAM的字线等布线的重复间距的大小减小，且字线之间的距离也减小。然而，如果在形成待连接到字线的接触电极时发生字线未对准，则接触电极可能断开或可能变为短接到邻近的字线。

发明内容

在一个方面中，本申请提供一种设备，所述设备包括：衬底；存储器单元区，其提供于所述衬底上方；外围区，其提供于所述衬底上方且邻近于所述存储器单元区；以及第一、第二、第三、第四和第五字线，其各自以数值次序跨所述存储器单元区和所述外围区平行地延伸；其中所述第二字线的边料插入于所述第一和第三字线的边缘部分之间；且其中所述第四字线没有边料插入于所述第三和第五字线的边缘部分之间。

在另一方面中，本申请提供一种设备，所述设备包括：衬底；存储器单元区，其提供于所述衬底上方；外围区，其提供于所述衬底上方，所述外围区邻近于所述存储器单元区而提供；以及多个字线，其通过重复包含第一、第二、第三和第四字线的群组而布置，所述多个字线中的每一个跨所述存储器单元区和所述外围区延伸；其中所述第一和所述第三字线邻近地提供在所述第二和第四字线之间；其中所述外围区中的所述第一和所述第三字线的第一长度长于所述外围区中的所述第二字线的第二长度；且其中所述外围区中的所述第二字线的所述第二长度长于所述外围区中的所述第四字线的第三长度。

在另一方面中，本申请提供一种制造设置于衬底上的设备的方法，所述衬底包含存储器单元区和邻近于所述存储器单元区提供的外围区，所述方法包括；在所述衬底上方在所述存储器单元区和所述外围区中形成第一掩模，所述第一掩模包含以数值次序布置的线形第一、第二和第三缝隙；在所述外围区中形成第二掩模，所述第二掩模包含提供在所述第一掩模的所述第一缝隙的边缘部分上方的第一部分，以及提供在与所述第一掩模的所述第三缝隙的边缘部分不同的部分上方的第二部分；以及用所述第一掩模和所述第二掩模蚀刻所述衬底以便在所述衬底上形成沟槽。

附图说明

图1A是示出根据本公开的一实施例的半导体存储器装置的存储器单元区的部分的示意性配置的平面图；

图1B是示出存储器片块的示意性配置的平面图；

图2A是示出根据实施例的半导体存储器装置的存储器单元区的示意性配置的平面布局图，其中以放大的方式示出图1B中的存储器片块端部区A；

图2B是示出根据实施例的半导体存储器装置的存储器单元区的示意性配置的平面布局图，其中以放大的方式示出图1B中的存储器片块端部区B；

图3A和3B、图4A和4B、图5A和5B、图6A和6B、图7A和7B、图8A和8B、图9A和9B、图10A和10B、图11A到11F、图12A到12F、图13A到13F、图14A到14F、图15A到15F、图16A到16F、图17A到17F、图18A到18F、图19A到19F以及图20A到20F是示出根据实施例的半导体存储器装置及其制造方法的图式，其中以过程的次序示出示例性处理阶段中的示意性配置的实例；

图2A到20A是示出相应示例性处理阶段中的示意性配置的实例的平面图；

图3B到10B是示出分别沿图3A到10A中的线E-E截取的截面的示意性配置的竖直横截面图；

图11B到20B是示出分别沿图11A到20A中的线F-F截取的截面的示意性配置的竖直横截面图；

图11C到20C是示出分别沿图11A到20A中的线G-G截取的截面的示意性配置的竖直横截面图；

图11D到20D是示出分别沿图11A到20A中的线H-H截取的截面的示意性配置的竖直横截面图；

图11E到20E是示出分别沿图11A到20A中的线I-I截取的截面的示意性配置的竖直横截面图；

图11F到20F是示出分别沿图11A到20A中的线J-J截取的截面的示意性配置的竖直横截面图；

图21是示出根据实施例的半导体存储器装置的存储器单元区的整个示意性配置的一个实例的竖直横截面图；以及

图22是示出根据实施例的半导体存储器装置的存储器单元的等效电路的示意性配置的电路图。

具体实施方式

下文将参考附图详细地阐述本公开的各种实施例。以下详细描述参考附图，附图借助于说明展示其中可以实践本公开的特定方面和实施例。足够详细地描述这些实施例以使所属领域的技术人员能够实践本公开。在不脱离本公开的范围的情况下，可利用其它实施例，且可作出结构、逻辑和电性改变。本文所公开的各种实施例不一定相互排斥，因为一些所公开的实施例可与一或多个其它所公开的实施例组合从而形成新的实施例。

现将参考图式描述根据一实施例的半导体存储器装置1及其制造方法。将描述由DRAM例示的半导体存储器装置1。在实施例的描述中，共同或相关元件或大体上相同的元件由相同的标号指定，且省略其描述。图式中，相应图式中的每一组件的尺寸和比例未必与实施例中的其尺寸和比例匹配。在每一平面图和相应竖直横截面图之间，每一组件的尺寸和比例未必匹配。线E-E、线F-F、线G-G、线H-H、线I-I和线J-J仅指示相应竖直横截面图中的示意性位置，且不必与各个竖直横截面图中的位置匹配。以下描述中的上下方向表示当半导体衬底10定位于下侧上时的上下方向。

图1A和图1B是示出根据实施例的半导体存储器装置的平面布局的图式。如图1A中所示出，半导体存储器装置1包含呈矩阵的形式布置于半导体衬底的表面上的多个存储器片块2。如图1B中所示出，在每一存储器片块2中，多个字线4平行地布置以便在图式中的X方向上延伸。在存储器片块2中，多个位线5平行地布置以便正交于字线4，也就是说，以便在图式中的Y方向上延伸。平行于字线4的方向，即X方向，称为“字线方向”。平行于位线5的方向，即Y方向，称为“位线方向”。

在字线方向中的存储器片块2的外围部分中，布置存储器片块端部区A和B。存储器片块端部区A在X方向上定位于存储器片块2的一个端部部分中，且存储器片块端部区B在X方向上定位于存储器片块2的另一端部部分中。相应字线4在其外围部分处连接到行解码器(未示出)。在从存储器单元读取或向存储器单元写入时，选定行地址从行地址缓冲器(未示出)输入到行解码器。字线4耦合到多个存储器单元中的相应存储器单元以控制对存储器单元中的所述相应存储器单元的存取。

相应位线5在其外围部分处连接到列解码器(未示出)。在从存储器单元读取或向存储器单元写入时，选定列地址从列地址缓冲器(未示出)输入到列解码器。位线5耦合到存储器单元中的相应存储器单元以控制对存储器单元中的所述相应存储器单元的存取。

图2A是示出图1B中的存储器片块端部区A中的示意性配置的平面图。图2B中示出的布局的配置与图2A中示出的布局相同，只是它们以对称方式安置。图2B中的平面结构是通过翻转图2A中的平面结构获得的结构。因为存储器片块端部区A和存储器片块端部区B中的配置，即图2A和图2B中的配置，包含其横截面结构在内大体上相同，所以下文描述图2A。

如图2A中所示出，在存储器片块端部区A中，半导体存储器装置1包含存储器单元阵列区M和外围区N。在存储器单元阵列区M中，在Y方向上以规则间距布置的多个字线4和在X方向上以规则间距布置的多个位线5彼此正交布置。在相应字线4与相应位线5之间的相交点处，布置形成存储器单元的多个有源区10a。在外围区N中，提供例如行解码器和行地址缓冲器等外围电路(未示出)。字线4包含随后描述的字线401、402、403和404。字线4被布置成使得字线401、402、403和404重复。

有源区10a的纵向方向相对于位线5倾斜预定角度。字线4充当提供到有源区10a的存储器单元的存取晶体管的栅极电极。位线5在平面图中的其中心部分处经由位线接触件7连接到有源区10a。在每一有源区10a中，电容性接触件6布置于与位线5的相应位线接触件7相对的一侧上。电容器(未示出)连接到每一电容性接触件6。

字线4经布置以跨存储器单元阵列区M和外围区N线性地延伸。在外围区N中，提供电连接到字线4(401、403)的字线接触件8。字线接触件8在字线4的边缘部分9处连接到字线4(401、403)。每一边缘部分9对应于其中字线4与字线接触件8重叠的部分。

在外围区N中，字线接触件8连接到交替的字线4(401、403)。邻近于字线接触件8连接到的字线4(401、403)，布置字线接触件8未连接到的字线4(402、404)。在X方向上每一字线404的延伸部上，布置边料4a。字线404邻近于字线403的字线接触件8连接到的一侧。边料4a在Y方向上布置于边缘部分9或字线403的字线接触件8的延伸部上。

在每一边料4a和相应字线404之间，布置其中不存在字线4的布线切割区4b。布线切割区4b布置在存储器单元阵列区M和外围区N之间的边界附近。通过布线切割区4b，字线404和边料4a物理上及电学上分离。边料4a不连接到任何字线4，且为电浮动的。在X方向上，在没有字线接触件8连接到的另一侧上的字线402的延伸部上，且紧挨着字线接触件8，提供其中字线4不存在且缺失的布线不存在区4c。

在图2A中示出的存储器片块端部区A中，字线403布置于字线402和字线404之间。邻近于字线404，布置字线403。字线404布置于字线403和相应字线401之间。邻近于字线402，布置字线403。字线402布置于字线403和相应字线401之间。字线4(401到404)以上文描述的次序布置以便在下文以此次序重复地布置。

在图2A中示出的存储器片块端部区A中，每一字线401长于每一字线402。字线402长于字线403。在X方向上的字线402的延伸部上，其中不存在字线4的布线不存在区4c在Y方向上邻近于相应字线4(401、403)的边缘部分9布置。在X方向上的字线404的延伸部上，边料4a在Y方向上邻近于相应字线4(401、403)的边缘部分9布置。在字线404和边料4a之间，布置布线切割区4b。在X方向上，在相应字线接触件8连接到的每一字线4(401、403)的延伸部上，不布置边料4a、布线切割区4b或布线不存在区4c。

在图2A中示出的存储器片块端部区A中，当字线401、403限定为奇数编号的字线4时，字线402、404为偶数编号的字线4。在此情况下，相应字线接触件8连接到每一奇数编号的字线4。在X方向上的每一偶数编号的字线4的延伸部上，布置布线不存在区4c或边料4a。

当字线401、403限定为奇数编号的字线4时，在图2A中示出的存储器片块端部区A中，字线接触件801连接到每一奇数编号的字线401，且字线接触件803连接到每一奇数编号的字线403。在Y方向上邻近于字线接触件801的一侧的区中，布置边料4a，且在邻近于其另一侧的区中，布置布线不存在区4c。

边料4a在Y方向上布置于邻近于字线接触件801的一侧的区中，且布线不存在区4c布置于邻近于另一侧的区中。在Y方向上邻近于字线接触件803的一侧的区中，布置布线不存在区4c，且在邻近于其另一侧的区中，布置边料4a。在每一字线接触件801和相应字线接触件803之间，布置边料4a或布线不存在区4c。

图2B中示出的存储器片块端部区B的平面布局为其中边料4a、布线切割区4b和布线不存在区4c的布置相对于存储器片块端部区A中的其布置改变的布局。在存储器片块端部区B的布局中，存储器片块端部区A中的奇数编号的字线与偶数编号的字线交换。

在图2B中示出的存储器片块端部区B中，字线接触件8连接到偶数编号的字线4(402、404)。在X方向上的每一奇数编号的字线4(401、403)的延伸部上，布置布线不存在区4c或边料4a。存储器片块端部区A的外围区N中的字线402和404在存储器片块端部区B中导向字线接触件8连接到的字线4。除这些布置外，存储器片块端部区B的配置与存储器片块端部区A的配置大体上相同。

在图2B中示出的存储器片块端部区B中，当字线402、404限定为偶数编号的字线4时，字线接触件802连接到每一偶数编号的字线402，且字线接触件804连接到每一偶数编号的字线404。在Y方向上邻近于字线接触件802的一侧的区中，布置边料4a，且在邻近于其另一侧的区中，布置布线不存在区4c。在Y方向上邻近于字线接触件804的一侧的区中，布置布线不存在区4c，且在邻近于其另一侧的区中，布置边料4a。在每一字线接触件802和相应字线接触件804之间，布置边料4a或布线不存在区4c。

在图2B中示出的存储器片块端部区B中，每一字线404长于每一字线401。字线402长于字线403。在X方向上的字线401的延伸部上，其中不存在字线4的布线不存在区4c在Y方向上邻近于相应字线4(402或404)的边缘部分9布置。在X方向上的字线403的延伸部上，边料4a邻近于相应字线4(402、404)的边缘部分9布置。在字线403和边料4a之间，布置布线切割区4b。在X方向上，在字线接触件8连接到的每一字线4(402、404)的延伸部上，不布置边料4a、布线切割区4b或布线不存在区4c。

利用上文描述的配置，即使字线接触件8的位置移位，开始接触字线接触件8的物体起初也不存在于布线不存在区4c侧上。即使字线接触件8开始接触边料4a，边料4a也不连接到任何字线4。通过此配置，即使字线接触件8的位置以任何方式移位，也可避免或防止与邻近字线4形成短路。因此，半导体存储器装置1的生产良率可增加。

图21是示出根据实施例的半导体存储器装置的存储器单元区的整个示意性配置的一个实例的竖直横截面图。如图21中所示出，在电容器140下方，提供例如包含在DRAM的存储器单元145中的半导体衬底112、浅沟槽隔离114、存取晶体管142和电容性接触件116。电容器140提供在半导体衬底112上方，所述半导体衬底上形成例如浅沟槽隔离114、存取晶体管142和电容性接触件116。半导体衬底112对应于随后描述的半导体衬底10。

图21中示出的电容器140的下部电极经由电容性接触件116电连接到形成于半导体衬底112的有源区中的存取晶体管142的源极区和漏极区中的一个。电容器140的下部电极连接到半导体衬底112。存取晶体管142的栅极电极对应于例如图1B、图2A和图2B中的每一字线4。

如图21中所示出，在电容器140上方，提供多层级上部布线层148、149、150和151。上部层布置于存储器单元145的上侧上。电容器140的上部电极布置于多层级上部布线层148、149、150和151的侧部上。图21中示出的元件146、147、152含有绝缘材料。

在图20B到20F中示出的图式中的上部区域中，电容器140和上部层以与图21中示出的配置相同的方式设置。

图22示出根据实施例的半导体存储器装置的存储器单元阵列的等效电路。多个存储器单元145以矩阵的形式布置以便连接到彼此正交布置的多个字线4与多个位线5的相交点。每一存储器单元145包含成对的存取晶体管142和电容器140。

存取晶体管142的实例包含金属氧化物半导体场效应晶体管(MOSFET)。存取晶体管142的栅极电极充当DRAM的字线4。字线4充当控制线以控制相应存储器单元的选择。存取晶体管142的源极和漏极中的一个连接到相应位线5，且另一个连接到电容器140。电容器140包含电容，且电荷累积在其中以存储数据。

当数据写入到存储器单元145时，用以接通存取晶体管142的电位施加到字线4，且对应于写入数据“0”或“1”的低电位或高电位施加到位线5。当从存储器单元145读取数据时，用以接通存取晶体管142的电位施加到字线4。通过此操作，从电容器140导向位线5的电位由连接到位线5的感测放大器感测，借此评估数据。

将参考图3A、图3B到图10A、图10B，以及图11A到11F直至图20A到20F描述制造根据实施例的半导体存储器装置的方法。图3A、图3B到图10A、图10B，以及图11A到11F直至图20A到20F是以过程的次序示出图2A中的存储器片块端部区A的示意性配置的图式。

如图3A和图3B中所示出，在半导体衬底10上，形成第一绝缘膜12、第一牺牲膜14、第二牺牲膜16、第三牺牲膜18、第四牺牲膜20、第五牺牲膜22、第六牺牲膜24、第七牺牲膜26、第八牺牲膜28和抗蚀剂30。

半导体衬底10的实例包含单晶硅衬底。在半导体衬底10中，形成隔离11。通过在半导体衬底10中形成沟槽且例如在这些沟槽中嵌入含有氮化硅(SiN)和二氧化硅(SiO₂)的绝缘材料来形成隔离11。

第一绝缘膜12包含例如含有二氧化硅的绝缘膜。第一牺牲膜14含有例如非晶碳(α-C)。第二牺牲膜16含有例如氮氧化硅(SiON)。第三牺牲膜18含有例如二氧化硅。第四牺牲膜20含有例如多晶硅(Poly-Si)。第五牺牲膜22含有例如非晶碳。第六牺牲膜24含有例如氮氧化硅。第七牺牲膜26含有例如非晶碳。第八牺牲膜28含有例如含硅非晶碳。

举例来说，通过化学气相沉积(CVD)形成第一绝缘膜12、第一牺牲膜14、第二牺牲膜16、第三牺牲膜18、第四牺牲膜20、第五牺牲膜22、第七牺牲膜26和第八牺牲膜28。举例来说，第六牺牲膜24通过在将沉积气体馈送到例如硅晶片等衬底上的同时加热硅晶片的热CVD方法或等离子体CVD方法形成。沉积气体的实例包含硅烷气体作为硅来源，以及一氧化二氮(N₂O)气体作为氮和氧的来源。

通过使用已知光刻技术使多个抗蚀剂30图案化。抗蚀剂30布置成多个线和空间形状，在图3A中，每一线和空间形状在X方向上线性地延伸且在Y方向上平行地对准。抗蚀剂30以线和空间布置图案化，以便各自在X方向上延伸且在Y方向上平行地对准，具有相同尺寸和相同重复间距P1。

随后，如图4A和图4B中所示出，抗蚀剂30用作蚀刻掩模，且第八牺牲膜28和第七牺牲膜26经各向异性干式蚀刻以形成转移图案281和转移图案261。在其中不存在转移图案281和转移图案261的区中，暴露第六牺牲膜24的上表面。转移图案281和转移图案261以与抗蚀剂30相同的方式具有线和空间形状。转移图案281和转移图案261具有与抗蚀剂30的重复间距相同的重复间距P1。

随后，如图5A和图5B中所示出，形成第九牺牲膜32以便覆盖第六牺牲膜24的上表面、转移图案261和转移图案281。第九牺牲膜32含有例如二氧化硅。第九牺牲膜32例如通过CVD形成。第九牺牲膜32形成为适配转移图案261和转移图案281的形状。第九牺牲膜32的膜厚度经设定以便实现与随后描述的图6A和图6B中示出的转移图案221的尺寸相同的尺寸。

随后，如图6A和图6B中所示出，通过各向异性干式蚀刻回蚀第九牺牲膜32，借此第九牺牲膜32留在转移图案261和转移图案281的侧壁处。随后，移除转移图案261和转移图案281。在剩余的第九牺牲膜32用作蚀刻掩模的情况下，各向异性地干式蚀刻第六牺牲膜24和第五牺牲膜22。通过此干式蚀刻，暴露第四牺牲膜20的上表面。

随后，移除第九牺牲膜32。通过上文所描述的过程，形成多个转移图案221。转移图案221以线和空间布置图案化以便各自在X方向上延伸且在Y方向上平行地对准，具有相同尺寸和相同重复间距。转移图案221在Y方向上具有重复间距P2。重复间距P2是重复间距P1的二分之一。

随后，如图7A和图7B中所示出，形成第十牺牲膜34以便覆盖第四牺牲膜20的上表面和转移图案221。第十牺牲膜34例如含有二氧化硅。第十牺牲膜34通过例如CVD形成。第十牺牲膜34形成为适配转移图案221的形状。第十牺牲膜34的膜厚度经设定以便实现与随后描述的图8A和图8B中示出的转移图案201的尺寸相同的尺寸。

随后，如图8A和图8B中所示出，通过各向异性干式蚀刻回蚀第十牺牲膜34，借此第十牺牲膜34留在转移图案221的侧壁处，且接着移除转移图案221。随后，在剩余的第十牺牲膜34用作蚀刻掩模的情况下，各向异性地干式蚀刻第四牺牲膜20。通过此干式蚀刻，暴露第三牺牲膜18的上表面。随后，移除第十牺牲膜34。

通过上文所描述的过程，形成多个转移图案201。转移图案201以线和空间布置图案化以便各自在X方向上线性地延伸且在Y方向上平行地对准，具有相同尺寸和相同重复间距。转移图案201在Y方向上具有重复间距P3。重复间距P3是重复间距P2的二分之一，且是重复间距P1的四分之一。

参考图3A和图3B到图8A和图8B所描述的过程称为多重图案化技术，例如双重图案化技术或四重图案化技术。当使用多重图案化技术时，可形成具有为光刻技术中的曝光装置的分辨率限制尺寸的二分之一或四分之一的重复间距的图案。

通过双重图案化技术，对原始图案执行间距加倍过程，借此形成具有为原始图案的重复间距的二分之一的重复间距的图案。在四重图案化技术中，执行双重图案化(间距加倍)技术两次。通过此过程，可形成具有为原始图案的重复间距的四分之一的重复间距的图案。

随后，如图9A和图9B中所示出，形成第十一牺牲膜36以便覆盖第三牺牲膜18的上表面和转移图案201，且进一步在第十一牺牲膜36上形成第十二牺牲膜38。第十一牺牲膜36含有例如二氧化硅。第十二牺牲膜38含有例如非晶碳。第十一牺牲膜36和第十二牺牲膜38通过例如CVD形成。

随后，如图10A和图10B中所示出，通过各向异性干式蚀刻回蚀第十二牺牲膜38和第十一牺牲膜36，借此暴露转移图案201的顶部部分。随后，选择性地移除转移图案201。可例如通过干式蚀刻移除转移图案201。或者，可通过湿式蚀刻使用硝酸(HNO₃)和氢氟酸(HF)的混合溶液移除转移图案201。通过此过程，形成对应于转移图案201的图案的其中光和阴影反转的转移图案361。

在相应转移图案361之间形成空间以形成缝隙图案362。在缝隙图案362中，暴露第三牺牲膜18的上表面。缝隙图案362是在转移图案201用作原始模具(例如图8A中示出)的情况下形成的图案。因此，缝隙图案362布置成具有与转移图案201的重复间距相同的重复间距P3。

随后，如图11A到图11F中所示出，形成第十三牺牲膜42以便覆盖第三牺牲膜18的上表面和转移图案361，且在第十三牺牲膜42上形成抗蚀剂44。抗蚀剂44形成于外围区N中。抗蚀剂44通过使用已知光刻技术图案化，且形成为包含多个突起图案441和多个隔离图案442。

突起图案441连接到抗蚀剂44，且朝向存储器单元阵列区M突起。突起图案441经形成以便覆盖缝隙图案362的端部部分上方的区域。在邻近的突起图案441之间存在三个缝隙图案362。因此，突起图案441的重复间距比缝隙图案362的重复间距P3长四倍，且突起图案441布置成例如具有与图3A中示出的抗蚀剂30的重复间距P1相同的重复间距。

因为缝隙图案362的图案最终转移到字线4，所以字线4的重复间距为P3。因此，突起图案441的重复间距比字线4的重复间距P3长四倍，且换句话说为重复间距P1。举例来说，当曝光装置的分辨率限制为重复间距P1时，突起图案441可通过光刻工艺使用此曝光装置图案化。

隔离图案442与抗蚀剂44分离以布置于较接近存储器单元阵列区M的一侧上，且因此为岛状图案。隔离图案442布置在缝隙图案362上方。X方向上缝隙图案362的端部部分不被隔离图案442覆盖。隔离图案442经布置以便在X方向上覆盖除缝隙图案362的端部部分以外的部分上方的区域。在邻近的隔离图案442之间存在三个缝隙图案362。因此，隔离图案442的重复间距比缝隙图案362的重复间距P3长四倍，且隔离图案442布置成例如具有与图3A中示出的抗蚀剂30的重复间距P1相同的重复间距。

因为字线4的重复间距为P3，所以突起图案441的重复间距比字线4的重复间距P3长四倍。举例来说，当曝光装置的分辨率限制为重复间距P1时，隔离图案442可通过光刻工艺使用此曝光装置图案化。突起图案441和隔离图案442不存在于相同缝隙图案362上方。在每一突起图案441和相应的隔离图案442之间存在一个缝隙图案362。

突起图案441对应于图2A和图2B中的布线不存在区4c。隔离图案442对应于图2A和图2B中的布线切割区4b。本文中，如图11D到图11F中所示出，外围隔离40形成于外围区N中。

随后，如图12A到图12F中所示出，在抗蚀剂44和转移图案361用作蚀刻掩模的情况下，各向异性地干式蚀刻第三牺牲膜18，借此其中抗蚀剂44和转移图案361重叠的图案被转移到第三牺牲膜18。此外，在经图案化的第三牺牲膜18用作蚀刻掩模的情况下，各向异性地干式蚀刻第二牺牲膜16、第一牺牲膜14、第一绝缘膜12、外围隔离40和半导体衬底10。随后，移除抗蚀剂44、第十三牺牲膜42、第三牺牲膜18、第二牺牲膜16和第一牺牲膜14。

通过此过程，字线沟槽50形成于半导体衬底10和外围隔离40中。不蚀刻处于突起图案441和隔离图案442正下方的部分。因此，不形成对应于突起图案441的字线沟槽50，借此形成第一沟槽不存在部分54。此外，不形成对应于隔离图案442的字线沟槽50，借此形成第二沟槽不存在部分56。

在每一第二沟槽不存在部分56的延伸部上，形成为隔离图案的偏移沟槽52。本文中，通过如稍后描述将导电材料嵌入在字线沟槽50中，形成字线4。在其中不形成字线沟槽50的位置中，不形成字线4。第一沟槽不存在部分54对应于图2A和2B中示出的布线不存在区4c。第二沟槽不存在部分56对应于图2A和2B中示出的布线切割区4b。

随后，如图13A到图13F中所示出，形成第二绝缘膜46以便较薄地覆盖字线沟槽50的内壁、偏移沟槽52的内壁，以及第一绝缘膜12的侧壁和上表面。随后，形成第一导电膜48以便覆盖第二绝缘膜46的上表面，填充字线沟槽50和偏移沟槽52，且覆盖第一绝缘膜12。第一导电膜48包含导电材料，且第一导电膜48含有例如氮化钛(TiN)。

第一导电膜48通过例如CVD形成。

随后，如图14A到图14F中所示出，通过各向异性干式蚀刻回蚀第一导电膜48。第一导电膜48经蚀刻到如下程度：第一绝缘膜12的上表面上的第一导电膜48被移除，而且第一导电膜48留在字线沟槽50和偏移沟槽52的下部部分中。留在字线沟槽50的下部部分中的第一导电膜48形成残余导电材料48a。

留在偏移沟槽52的下部部分中的第一导电膜48形成残余导电材料48b。字线沟槽50和偏移沟槽52内部以及残余导电材料48a和残余导电材料48b上方的区域为空穴。随后，各向异性地干式蚀刻第二绝缘膜46，借此第一绝缘膜12的上表面上的第二绝缘膜46被移除，且第一绝缘膜12的上表面暴露。

随后，如图15A到图15F中所示出，形成第二导电膜58以便覆盖字线沟槽50和偏移沟槽52中的第二绝缘膜46，填充字线沟槽50和偏移沟槽52，且覆盖第一绝缘膜12的上表面。第二导电膜58包含导电材料，且含有例如掺杂有杂质的多晶硅。所述杂质含有例如磷(P)、砷(As)和硼(B)中的至少任一个。第二导电膜58通过使用例如CVD形成。举例来说，通过在CVD期间将杂质的源气体引入到沉积气体中来用杂质掺杂导电膜。

随后，如图16A到图16F中所示出，已图案化的抗蚀剂60形成于第二导电膜58上。抗蚀剂60通过已知光刻技术图案化。形成抗蚀剂60以便覆盖存储器单元阵列区M，且其中不存在抗蚀剂60的开口60a形成于外围区N中。

随后，如图17A到图17F中所示出，在抗蚀剂60用作蚀刻掩模的情况下，各向异性地干式蚀刻第二导电膜58，借此移除外围区N中的第二导电膜58。随后，干式蚀刻第二导电膜58，使得移除抗蚀剂60，且具有预定膜厚度的第二导电膜58留在存储器单元阵列区M中。此干式蚀刻可使用各向异性和各向同性类型的任一条件。剩余的第二导电膜58形成残余导电材料58a。

通过上文所描述的过程，具有残余导电材料48a和残余导电材料58a的层状结构的字线4形成于存储器单元阵列区M中。在外围区N中，字线4具有残余导电材料48a的单层结构，无残余导电材料58a。边料4a具有残余导电材料48b的单层结构，无残余导电材料58a。

随后，如图18A到图18F中所示出，形成第三绝缘膜62以便覆盖存储器单元阵列区M和外围区N上方的区域。第三绝缘膜62包含绝缘材料，且含有例如氮化硅。第三绝缘膜62通过例如CVD形成。

随后，如图19A到图19F中所示出，通过各向异性干式蚀刻回蚀第三绝缘膜62，借此第三绝缘膜62的膜厚度减小，直至第一绝缘膜12的上表面暴露。通过此过程，第三绝缘膜62嵌入在字线沟槽50中的字线4上以及偏移沟槽52中的边料4a上。

随后，如图20A到图20F中所示出，形成第四绝缘膜64以便覆盖第三绝缘膜62和第一绝缘膜12，且接着字线接触件8形成于交替的字线4上。字线接触件8布置于外围区N中。

举例来说，字线接触件8形成如下。一开始，在外围区N中，执行已知光刻和各向异性干式蚀刻以形成从第四绝缘膜64的上表面延伸到残余导电材料48a的上表面的接触孔。随后，用导电材料填充这些接触孔，且导电材料进一步形成于第四绝缘膜64上，接着通过各向异性干式蚀刻回蚀导电材料，借此暴露第四绝缘膜64的上表面。通过这些过程，导电材料嵌入于孔中以形成字线接触件8。

在图20A中示出的每一字线接触件801和相应字线接触件803之间，以与图2A中示出的字线接触件801和字线接触件803相同的方式形成边料4a或布线不存在区4c。每一字线接触件801和相应字线接触件803为交替地布置的字线接触件8。为字线接触件801开凿接触孔的光刻工艺以及为邻近的字线接触件803开凿接触孔的光刻工艺可以是单独的工艺。

以相同方式，图2B中示出的每一字线接触件802和相应字线接触件804为交替地布置的字线接触件8。为字线接触件802开凿接触孔的光刻工艺以及为邻近的字线接触件804开凿接触孔的光刻工艺可以是单独的工艺。

字线接触件8的重复间距是字线4的重复间距P3的两倍，且换句话说，为重复间距P2。因此，字线接触件801和字线接触件803的相应交替接触件的重复间距比重复间距P3长四倍，且换句话说，为重复间距P1。当用于字线接触件801和用于字线接触件803的光刻工艺为单独的工艺时，可作出调整使得在每一光刻工艺中不超过曝光装置的分辨率限制。类似地，当用于字线接触件802和用于字线接触件804的光刻工艺为单独的工艺时，可作出调整使得在每一光刻工艺中不超过曝光装置的分辨率限制。

如上文所描述，即使邻近的字线接触件8彼此如此接近使得其间的距离超出曝光装置的分辨率限制，当通过单独的光刻工艺形成邻近的字线接触件8时仍可避免例如图案化失败等问题。因此，用于字线接触件8的接触孔可较可靠地开凿，且因此半导体存储器装置1的生产良率可增加。

尽管上文已描述根据实施例的由DRAM例示的半导体存储器装置1，但此仅为一个实例，且其不希望限于DRAM。半导体存储器装置1可应用于除DRAM外的存储器装置，例如应用于例如静态随机存取存储器(SRAM)、快闪存储器、可擦除可编程只读存储器(EPROM)、磁阻随机存取存储器(MRAM)和相变存储器等存储器装置。

尽管已在某些优选实施例和实例的上下文中公开本公开，所属领域的技术人员将理解，本公开扩展超出具体公开的实施例到本公开的其它替代实施例和/或用途以及其显而易见的修改和等效物。此外，所属领域的技术人员基于本公开将容易了解在本公开的范围内的其它修改。还审慎考虑，可进行实施例的特定特征和方面的各种组合或子组合，并且这些组合或子组合仍落在本公开的范围内。应理解，所公开实施例的各种特征和方面可彼此组合或替代彼此以便形成所公开实施例的不同模式。因此，希望本文所公开的本公开中的至少一些的范围不应受上文所描述的具体公开的实施例的限制。

Claims (20)

1.一种设备，其包括：

衬底；

存储器单元区，其提供于所述衬底上方；

外围区，其提供于所述衬底上方且邻近于所述存储器单元区；以及

第一、第二、第三、第四和第五字线，其各自以数值次序跨所述存储器单元区和所述外围区平行地延伸；

其中所述第二字线的边料插入于所述第一和第三字线的边缘部分之间；且

其中所述第四字线没有边料插入于所述第三和第五字线的边缘部分之间。

2.根据权利要求1所述的设备，其进一步包括分别在所述第一、第三和第五字线的所述边缘部分上的第一、第二和第三接触件。

3.根据权利要求1所述的设备，其进一步包括：

额外外围区，其提供在所述衬底上方，使得所述存储器单元区布置于所述外围区和所述额外外围区之间，且第一、第二、第三、第四和第五字线在所述额外外围区上方延伸；以及

第四和第五接触件，其分别连接到所述额外外围区中的第二和第四字线的边缘部分；

其中所述第三字线没有边料插入于所述第二和第四字线的边缘部分之间。

4.根据权利要求1所述的设备，其中所述第二字线的所述边料为电浮动的。

5.根据权利要求3所述的设备，其中所述第五字线的额外边料为电浮动的，且所述第三字线没有边料为电浮动的。

6.根据权利要求1所述的设备，其中所述存储器单元区包含多个存储器单元。

7.根据权利要求6所述的设备，其中所述第一、第二、第三、第四和第五字线耦合到所述多个存储器单元中的相应存储器单元以控制对所述多个存储器单元中的所述相应存储器单元的存取。

8.根据权利要求1所述的设备，其中所述第一、第二、第三、第四和第五字线中的每一个包含嵌入于所述衬底的沟槽中的导电材料。

9.一种设备，其包括：

衬底；

存储器单元区，其提供于所述衬底上方；

外围区，其提供于所述衬底上方，所述外围区邻近于所述存储器单元区而提供；以及

多个字线，其通过重复包含第一、第二、第三和第四字线的群组而布置，所述多个字线中的每一个跨所述存储器单元区和所述外围区延伸；

其中所述第一和所述第三字线邻近地提供在所述第二和第四字线之间；

其中所述外围区中的所述第一和所述第三字线的第一长度长于所述外围区中的所述第二字线的第二长度；且

其中所述外围区中的所述第二字线的所述第二长度长于所述外围区中的所述第四字线的第三长度。

10.根据权利要求9所述的设备，其进一步包括分别连接到所述外围区中的所述第一和第三字线的边缘部分的第一和第二接触件。

11.根据权利要求9所述的设备，

其中所述第二字线不紧挨着所述第一字线的所述边缘部分的一侧存在；

其中所述第四字线的所述边料紧挨着所述第一字线的所述边缘部分的另一侧存在；

其中所述第二字线不紧挨着所述第三字线的所述边缘部分的另一侧存在；且

其中第四字线的所述边料紧挨着所述第三字线的所述边缘部分的所述一侧存在。

12.根据权利要求9所述的设备，其中所述第一、第二、第三和第四字线分别耦合到所述多个存储器单元中的相应存储器单元以控制对所述多个存储器单元中的所述相应存储器单元的存取。

13.根据权利要求9所述的设备，其中所述第一、第二、第三和第四字线中的每一个嵌入于设置于所述衬底上的沟槽中。

14.一种制造设置于衬底上的设备的方法，所述衬底包含存储器单元区和邻近于所述存储器单元区提供的外围区，所述方法包括：

在所述衬底上方在所述存储器单元区和所述外围区中形成第一掩模，所述第一掩模包含以数值次序布置的线形第一、第二和第三缝隙；

在所述外围区中形成第二掩模，所述第二掩模包含提供在所述第一掩模的所述第一缝隙的边缘部分上方的第一部分，以及提供在与所述第一掩模的所述第三缝隙的边缘部分不同的部分上方的第二部分；以及

用所述第一掩模和所述第二掩模蚀刻所述衬底以便在所述衬底上形成沟槽。

15.根据权利要求14所述的方法，其中没有沟槽形成于所述衬底上在所述第二掩模的所述第一部分和所述第二部分下方。

16.根据权利要求14所述的方法，其中通过光刻技术使包含所述第一部分和所述第二部分的所述第二掩模图案化。

17.根据权利要求14所述的方法，其中通过所述蚀刻在所述衬底上在所述外围区中在所述第二缝隙下方形成第二沟槽。

18.根据权利要求17所述的方法，其中通过所述蚀刻在所述衬底上在所述外围区中在所述第一缝隙下方形成短于所述第二沟槽的第一沟槽。

19.根据权利要求18所述的方法，其中通过所述蚀刻在所述衬底上在所述外围区中在所述第三缝隙下方形成短于所述第一沟槽的第三沟槽和岛状沟槽。

20.根据权利要求19所述的方法，其进一步包括将导电材料嵌入在所述第一、第二和第三沟槽以及所述岛状沟槽的每一下部部分中。

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