CN110024084B - 非易失性闪存存储器单元 - Google Patents
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- 230000015654 memory Effects 0.000 title description 21
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 55
- 229920005591 polysilicon Polymers 0.000 claims abstract description 52
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 35
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 35
- 238000000034 method Methods 0.000 claims abstract description 33
- 239000000758 substrate Substances 0.000 claims abstract description 29
- 125000006850 spacer group Chemical group 0.000 claims abstract description 27
- 238000000151 deposition Methods 0.000 claims abstract description 22
- 238000005530 etching Methods 0.000 claims abstract description 13
- 238000000059 patterning Methods 0.000 claims abstract description 10
- 238000002955 isolation Methods 0.000 claims abstract description 6
- 238000005498 polishing Methods 0.000 claims abstract description 4
- 229920002120 photoresistant polymer Polymers 0.000 claims description 12
- 238000004519 manufacturing process Methods 0.000 abstract description 24
- 238000010586 diagram Methods 0.000 description 19
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 230000001788 irregular Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0642—Isolation within the component, i.e. internal isolation
- H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
- H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
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Abstract
本公开提供了一种用于在基板上制造闪存存储器设备的方法，该方法可包括：制备具有用于限定有源部分的浅沟槽隔离的基板；在所制备的基板上沉积浮栅氧化物层；在浮栅氧化物层上沉积浮栅多晶硅层；对浮栅多晶硅层进行抛光以隔离基板的有源部分上方的多个浮栅；在多个浮栅顶部上沉积氮化硅层；图案化并蚀刻氮化硅层以形成氮化硅特征部；沿氮化硅特征部的侧面沉积一组氧化物间隔物；在各个浮栅下方将源极结植入基板中；在除了各个氧化物间隔物下方之外的地方移除浮栅多晶硅层，然后移除一组氧化物间隔物；在剩余的浮栅顶部上沉积内多晶硅层；在内多晶硅层顶部上沉积第二多晶硅层；以及图案化并蚀刻第二多晶硅层以将第二多晶硅层分离成字线设备和擦除栅。
Description
相关专利申请的交叉引用
本专利申请要求2017年2月14日提交的共同拥有的美国临时专利申请62/458,856的优先权，该专利申请据此以引用的方式并入本文以用于所有目的。
技术领域
本公开涉及半导体器件，并且本公开的教导内容可具体体现在非易失性闪存存储器单元和用于制造半导体器件的工艺。
背景技术
闪存存储器是用作计算机存储介质的电子部件，通常包括固态存储器设备。NAND型闪存存储器可以块和/或页的形式写入和读取。该NAND型闪存存储器通常用于存储卡、USB闪存驱动器和固态驱动器，以用于进行数据的一般存储和传输。NOR型闪存存储器可允许写入和读取单个机器字词和/或字节。基于NOR的闪存设备可能需要更长的擦除时间和/或写入时间，但提供允许随机访问任何存储器位置的完整地址和数据总线。基于NOR的设备可能更适合很少更新的程序代码，例如计算机BIOS或部件固件。
闪存存储器将数据存储在存储器单元阵列(包括浮栅晶体管)中。每个存储器单元可包括两个栅极—由氧化物层绝缘的控制栅和浮栅。图1示出了现有技术的闪存存储器单元1，该闪存存储器单元包括两个选择栅10、控制栅20、在控制栅20下面的源极结30、漏极结40和浮栅50。存在围绕各个部件的氧化物层。浮栅50可通过控制栅20(有时被称为擦除栅)连接到源极结30。浮栅50可通过选择栅10(有时被称为字线设备)连接到漏极结40。每个特征部的各种尺寸受到所使用的制造工艺的限制。当然，尺寸越小，可排列在相同尺寸的芯片和/或设备中的存储器单元1就越多。
发明内容
因此，减少闪存存储器单元的关键尺寸的工艺或方法可为闪存存储器设备提供改善的单元密度和/或降低的成本。根据本公开的教导内容的各种实施方案，制造工艺可利用字线设备和擦除栅之间的减小的浮动侧壁耦合比来减小占有面积和所需的工作电压。
例如，用于在基板上制造闪存存储器设备的方法可包括：制备具有用于限定和分离有源部分的浅沟槽隔离的基板；在所制备的基板上沉积浮栅氧化物层；在浮栅氧化物层上沉积浮栅多晶硅层；对浮栅多晶硅层进行抛光以隔离基板的有源部分上方的多个浮栅；在多个浮栅顶部上沉积氮化硅层；图案化并蚀刻氮化硅层以形成氮化硅特征部；沿氮化硅特征部的侧面沉积一组氧化物间隔物；在各个浮栅下方将源极结植入基板中；在除了各个氧化物间隔物下方之外的地方移除浮栅多晶硅层，然后移除该组氧化物间隔物；在剩余的浮栅顶部上沉积内多晶硅层；在内多晶硅层顶部上沉积第二多晶硅层；以及图案化并蚀刻第二多晶硅层以将第二多晶硅层分离成字线设备和擦除栅。
在一些实施方案中，图案化并蚀刻氮化硅层包括：在氮化硅层上沉积光致抗蚀剂层；图案化光致抗蚀剂层；以及蚀刻氮化硅层上被光致抗蚀剂层暴露的地方。
在一些实施方案中，各个氧化物间隔物的尺寸为约120纳米。
在一些实施方案中，剩余的浮栅的尺寸为约120纳米。
在一些实施方案中，第二多晶硅层的厚度大于相邻剩余的浮栅之间的距离的二分之一。
在一些实施方案中，相邻浮栅之间的距离为大约390纳米。
在一些实施方案中，字线设备的尺寸为大约0.18微米。
在一些实施方案中，字线设备和擦除栅之间的间隙为大约0.04微米。
又如，闪存存储器设备可包括：基板，该基板具有限定和分离有源部分的浅沟槽隔离；浮栅氧化物层，该浮栅氧化物层沉积在基板上；浮栅多晶硅层，该浮栅多晶硅层位于浮栅氧化物层上与基板相对，限定在基板的有源部分上方的多个浮栅；氮化硅层，该氮化硅层在多个浮栅顶部上限定氮化硅特征部；一组间隔物，该一组间隔物沿氮化硅特征部的多个侧面；源极结，在各个浮栅下方将该源极结植入基板中；浮栅多晶硅层，该浮栅多晶硅层仅存在于该组间隔物中的各个间隔物下方；内多晶硅层，该内多晶硅层位于浮栅顶部上；第二多晶硅层，该第二多晶硅层位于内多晶硅层顶部上，该第二多晶硅层被图案化并蚀刻以将第二多晶硅层分离成字线设备和擦除栅。
在一些实施方案中，该组间隔物中的每个间隔物的尺寸为约120纳米。
在一些实施方案中，浮栅中的每个浮栅的尺寸为约120纳米。
在一些实施方案中，第二多晶硅层的厚度大于相邻浮栅之间的距离的二分之一。
在一些实施方案中，相邻浮栅之间的距离为大约390纳米。
在一些实施方案中，字线设备中的每个字线设备的尺寸为大约0.18微米。
在一些实施方案中，字线设备中的每一个字线设备和相邻擦除栅之间的间隙为大约0.04微米。
附图说明
图1是示出现有技术的闪存存储器单元的部件的图。
图2A和图2B是示出根据本公开的教导内容的制造工艺的部分的示意图；
图3A和图3B是示出根据本公开的教导内容的制造工艺的部分的示意图；
图4A至图4C是示出根据本公开的教导内容的制造工艺的部分的示意图；
图5A至图5C是示出根据本公开的教导内容的制造工艺的部分的示意图；
图6A至图6C是示出根据本公开的教导内容的制造工艺的部分的示意图；
图7A至图7C是示出根据本公开的教导内容的制造工艺的部分的示意图；
图8A至图8D是示出根据本公开的教导内容的制造工艺的部分的示意图；
图9是示出根据本公开的教导内容的使用制造工艺制成的闪存存储器单元的部分的示意图；并且
图10是示出根据本公开的教导内容的使用制造工艺制成的闪存存储器单元阵列的部分的示意图。
具体实施方式
本公开的教导内容可具体体现在用于减小闪存存储器单元的关键尺寸的各种工艺或方法。这些工艺可为闪存存储器设备提供改善的单元密度和/或降低的成本。在一些实施方案中，制造工艺可利用字线设备和擦除栅之间的减小的浮动侧壁耦合比来减小占有面积和所需的工作电压。
图2A和图2B是示出根据本公开的教导内容的制造工艺的部分的示意图。制造工艺可以基板开始，该基板由用于限定和分离有源部分110的浅沟槽隔离来制备。沟槽120电隔离各种有源部件以防止寄生连接。浮栅氧化物层140可沉积在基板100顶上，并且然后浮栅多晶硅层130可沉积在浮栅氧化物层140顶上。图2B示出了图2A所示阵列的横截面。
图3A和图3B是示出根据本公开的教导内容的制造工艺的部分的示意图。该工艺可包括对浮栅多晶硅层130进行抛光以隔离基板100的有源部分110上方的多个浮栅。
图4A至图4C是示出根据本公开的教导内容的制造工艺的部分的示意图。该工艺可包括：在多个浮栅顶部上沉积氮化硅层150，以及然后图案化并蚀刻氮化硅层150以形成如图4C所示的氮化硅特征部。可通过以下方式来形成特征部：沉积光致抗蚀剂层160；在光致抗蚀剂层160中形成图案(例如，通过选择性地暴露和移除光致抗蚀剂以形成所需的特征部)；以及蚀刻氮化硅层150上被所移除的光致抗蚀剂暴露的地方。该工艺可包括沿剩余的氮化硅特征部的侧面沉积和蚀刻氧化物间隔物170。
图5A至图5C是示出根据本公开的教导内容的制造工艺的部分的示意图。该工艺可包括在各个浮栅170下方将源极结180植入基板100中。该工艺可包括用于植入源极结180的任何适当的方法。图5B和图5C示出了在不同位置处沿基板100截取的横截面。
图6A至图6C是示出根据本公开的教导内容的制造工艺的部分的示意图。该工艺可包括：在除了各个氧化物间隔物170下方之外的地方，移除氮化物层150和浮栅多晶硅130，然后移除该组氧化物间隔物170。可通过蚀刻工艺来移除浮栅多晶硅层。可通过任何适当的方法来移除该组氧化物间隔物170，从而留下如图6C所示的浮栅130。
图7A至图7C是示出根据本公开的教导内容的制造工艺的部分的示意图。该工艺可包括：在剩余的浮栅130顶部上沉积内多晶硅层190，以及在内多晶硅层190顶部上沉积第二多晶硅层200。如图7B所示，内多晶硅层190可具有大致均匀的厚度，而第二多晶硅层200可具有较不规则的轮廓和/或厚度。图7C示出了沉积在第二多晶硅层顶部上的附加氮化硅层210、和第二光致抗蚀剂层220，该第二光致抗蚀剂层已被图案化并蚀刻以暴露附加氮化硅层210的部分。
图8A至图8D是示出根据本公开的教导内容的制造工艺的部分的示意图。该工艺可包括图案化并蚀刻第二多晶硅层200以将第二多晶硅层分离成字线设备250和擦除栅260。如图8A所示，已使用第二光致抗蚀剂220对附加氮化硅层210进行图案化和蚀刻。已沿附加氮化硅层210的暴露的侧面限定第二组氧化物间隔物230。
图8B示出了放置在第二层210顶部上的第三氮化硅层240。第三氮化硅层240的厚度可大于浮栅130之间的距离的二分之一。例如，浮栅130之间的距离可为大约390纳米，并且在这种情况下，第三氮化硅层240的厚度可大于195纳米。
图8C示出了已蚀刻掉该第三氮化硅层的大部分从而留下填充第二组氧化物间隔物230之间的空间的部分之后的第三氮化硅层240。可以移除氧化物间隔物230，从而暴露多晶硅层200在浮栅130上方的部分。然后，如图8D所示，多晶硅层200可通过由氧化物间隔物230留下的孔蚀刻，以将字线设备250与擦除栅260分离。
图9是示出根据本公开的教导内容的使用制造工艺制成的闪存存储器单元的部分的示意图。图9所示的实施方案包括被氧化物层190围绕的两个浮栅130。浮栅130可通过擦除栅260连接到源极线结180。浮栅130可通过字线设备250(例如，选择栅)连接到位线结270和/或漏极结。在所示的实施方案中，字线设备250和擦除栅260的尺寸可为大约0.18纳米或0.19纳米，并且这两者之间的间隙可为大约0.04微米。
图10是示出根据本公开的教导内容的使用制造工艺制成的闪存存储器单元阵列的部分的示意图。
Claims (14)
1.一种用于在基板上制造闪存存储器设备的方法，所述方法包括：
制备具有用于限定和分离有源部分的浅沟槽隔离的基板；
在所制备的基板上沉积浮栅氧化物层；
在所述浮栅氧化物层上沉积浮栅多晶硅层；
对所述浮栅多晶硅层进行抛光以隔离所述基板的所述有源部分上方的一对浮栅结构；
在所述浮栅结构顶部上沉积氮化硅层；
图案化并蚀刻所述氮化硅层以形成氮化硅特征部；
将氧化物侧壁间隔物沉积到所述氮化硅特征部的横向侧壁上，每一氧化物侧壁间隔物具有横向宽度；
在所述浮栅结构之间将源极结植入所述基板中；
在除了所述氧化物侧壁间隔物下方的区域之外的地方移除所述浮栅多晶硅层的部分，借此在每一氧化物侧壁间隔物下方界定垂直伸长的浮栅，每一垂直伸长的浮栅具有与所述垂直伸长的浮栅上方的所述氧化物侧壁间隔物的所述横向宽度相对应的横向宽度；
移除所述氧化物侧壁间隔物；
在所述垂直伸长的浮栅顶部上沉积内多晶硅层；
在所述内多晶硅层顶部上沉积第二多晶硅层；以及
图案化并蚀刻所述第二多晶硅层以将所述第二多晶硅层分离成字线设备和擦除栅。
2.根据权利要求1所述的方法，其中图案化并蚀刻所述氮化硅层包括：
在所述氮化硅层上沉积光致抗蚀剂层；
图案化所述光致抗蚀剂层；以及
蚀刻所述氮化硅层上被所述光致抗蚀剂层暴露的地方。
3.根据权利要求1所述的方法，其中每一氧化物侧壁间隔物的尺寸为约120纳米。
4.根据权利要求1所述的方法，其中每一垂直伸长的浮栅的尺寸为约120纳米。
5.根据权利要求1所述的方法，其中所述第二多晶硅层的厚度大于一对所述垂直伸长的浮栅之间的距离的二分之一。
6.根据权利要求1所述的方法，其中相邻浮栅之间的距离为大约390纳米。
7.根据权利要求1所述的方法，其中所述字线设备的尺寸为大约0.18微米。
8.根据权利要求1所述的方法，其中所述字线设备和所述擦除栅之间的间隙为大约0.04微米。
9.一种闪存存储器设备，包括：
基板，所述基板具有限定和分离有源部分的浅沟槽隔离；
浮栅氧化物层，所述浮栅氧化物层沉积在所述基板上；
一对浮栅，所述一对浮栅位于所述基板的所述有源部分上方，每一浮栅在垂直方向上伸长，以使得每一浮栅从所述浮栅的底端到所述浮栅的顶端的垂直尺寸大于所述浮栅的水平尺寸；
源极结，在所述一对浮栅之间将所述源极结植入所述基板中；
内多晶硅层，所述内多晶硅层在所述一对浮栅的顶部上方延伸；以及
第二多晶硅层，所述第二多晶硅层位于所述内多晶硅层顶部上，所述第二多晶硅层被图案化并蚀刻以将所述第二多晶硅层分离成横向地位于一对字线结构之间的擦除栅结构，其中所述擦除栅结构在所述一对浮栅之间横向延伸，且其中所述一对字线结构和所述擦除栅结构通过所述内多晶硅层与所述一对浮栅物理隔离。
10.根据权利要求9所述的闪存存储器设备，其中所述浮栅中的每个浮栅的尺寸为约120纳米。
11.根据权利要求9所述的闪存存储器设备，其中所述第二多晶硅层的厚度大于所述一对浮栅之间的距离的二分之一。
12.根据权利要求9所述的闪存存储器设备，其中所述一对浮栅之间的距离为大约390纳米。
13.根据权利要求9所述的闪存存储器设备，其中所述一对字线结构中的每一者的尺寸为大约0.18微米。
14.根据权利要求9所述的闪存存储器设备，其中所述一对字线结构中的每一者和横向地位于所述一对字线结构之间的所述擦除栅结构之间的间隙为大约0.04微米。
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US201762458856P | 2017-02-14 | 2017-02-14 | |
| US62/458,856 | 2017-02-14 | ||
| US15/887,088 US10700171B2 (en) | 2017-02-14 | 2018-02-02 | Non-volatile flash memory cell |
| US15/887,088 | 2018-02-02 | ||
| PCT/US2018/017233 WO2018151988A1 (en) | 2017-02-14 | 2018-02-07 | Non-volatile flash memory cell |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN110024084A CN110024084A (zh) | 2019-07-16 |
| CN110024084B true CN110024084B (zh) | 2023-01-10 |
Family
ID=63105398
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201880004609.2A Active CN110024084B (zh) | 2017-02-14 | 2018-02-07 | 非易失性闪存存储器单元 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US10700171B2 (zh) |
| CN (1) | CN110024084B (zh) |
| DE (1) | DE112018000825B4 (zh) |
| TW (1) | TW201841349A (zh) |
| WO (1) | WO2018151988A1 (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11069773B2 (en) | 2018-11-26 | 2021-07-20 | Taiwan Semiconductor Manufacturing Co., Ltd. | Contact-to-gate monitor pattern and fabrication thereof |
| US11183572B2 (en) * | 2020-04-20 | 2021-11-23 | Taiwan Semiconductor Manufacturing Company Limited | Flash memory device including a buried floating gate and a buried erase gate and methods of forming the same |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
2018
- 2018-02-02 US US15/887,088 patent/US10700171B2/en active Active
- 2018-02-07 CN CN201880004609.2A patent/CN110024084B/zh active Active
- 2018-02-07 WO PCT/US2018/017233 patent/WO2018151988A1/en active Application Filing
- 2018-02-07 DE DE112018000825.8T patent/DE112018000825B4/de active Active
- 2018-02-14 TW TW107105410A patent/TW201841349A/zh unknown
Also Published As
| Publication number | Publication date |
|---|---|
| US10700171B2 (en) | 2020-06-30 |
| TW201841349A (zh) | 2018-11-16 |
| DE112018000825T5 (de) | 2019-10-24 |
| CN110024084A (zh) | 2019-07-16 |
| WO2018151988A1 (en) | 2018-08-23 |
| DE112018000825B4 (de) | 2023-01-19 |
| US20180233371A1 (en) | 2018-08-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |