JP4488947B2 - 不揮発性半導体記憶装置の製造方法 - Google Patents
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Description
ド用の記憶素子として広く普及している。近年、フラッシュメモリ更なる大容量化が望ま
れており、大容量化を実現するためにフラッシュメモリをさらに高集積化する必要がある
。
されているように、フローティングゲートのシリコン層を二層に分けて成膜し、一層目の
シリコン層の形成後に素子分離を行い、続いて二層目のシリコン層を形成する工程におい
て、一層目のシリコン層上にのみ、二層目のシリコン層を自己整合的且つ選択的に堆積さ
せる方法が提案されている。
離用絶縁膜上に横方向に拡張させて成長し、フローティングゲートを形成することを特徴
としている。これらの方法を用いれば、フローティングゲートをトンネル絶縁膜の幅より
も大きく、且つ隣接するフローティングゲート間の距離を最小線幅よりも小さくすること
ができ、結果的に大きなカップリング比を実現することができる。また、これらの方法を
用いることにより、必然的にフローティングゲート端が丸みを帯びる構造を有することに
なるため、フローティングゲートに電界集中が起こりにくくなる。
るように、トンネルゲート絶縁膜を形成後、素子分離を行い、フローティングゲートを形
成するという方法が提案されている。
能なフラッシュメモリ等の不揮発性半導体記憶装置の製造方法を提供することを目的とす
る。
縁膜を順に形成する工程と、前記半導体基板上の一部領域にある前記第2の絶縁膜、前記
第1のシリコン膜、前記第1の絶縁膜及び前記半導体基板の一部を順次除去してトレンチ
を形成する工程と、前記トレンチの内部を含んで前記半導体基板全面に第3の絶縁膜を形
成し、前記第2の絶縁膜が露出するように前記第3の絶縁膜の一部を除去する工程と、前
記第2の絶縁膜層を除去し、前記第1のシリコン膜を露出する工程と、前記第1のシリコ
ン膜上に第2のシリコン膜を選択的に形成する工程と、前記第2のシリコン膜を平坦化す
るように、その一部を除去する工程と、を具備することを特徴とする不揮発性半導体記憶
装置の製造方法が提供される。
2の絶縁膜を順に形成する工程と、前記半導体基板上の一部領域にある前記第2の絶縁膜
、前記第1のシリコン膜、前記第1の絶縁膜及び前記半導体基板の一部を順次除去してト
レンチを形成する工程と、前記トレンチの内部を含んで前記半導体基板全面に第3の絶縁
膜を形成し、前記第2の絶縁膜が露出するように前記第3の絶縁膜の一部を除去する工程
と、前記第2の絶縁膜層を除去し、前記第1のシリコン膜を露出する工程と、前記第1の
シリコン膜上にシリコンゲルマニウム膜を選択的に形成する工程と、前記シリコンゲルマ
ニウム膜上に第2のシリコン膜を選択的に形成する工程と、前記第2のシリコン膜を平坦
化するように、その一部を除去する工程と、を具備することを特徴とする不揮発性半導体
記憶装置の製造方法が提供される。
つきを抑制した、信頼性の高い高集積化が可能なフラッシュメモリを提供することができ
る。
るシリコン表面は、その材料が多結晶であるがゆえに必然的に凹凸が激しく、個々のセル
ごとのインターポリ絶縁膜との面積にはばらつきが生じるため、セルごとのカップリング
比にもばらつきが生じてしまうという問題があった。また、これらの方法では、カップリ
ング比の大きさとフローティングゲート間隔はトレードオフの関係にあり、素子密度が高
くなるにつれてカップリング比を大きく取りにくくなり、カップリング比を増加させる限
界が生じるという問題があった。
、フローティングゲートに用いる二層目の多結晶シリコン層に空洞が残ってしまい、高品
質のメモリセルを作製することができないという問題があった。この二層目の多結晶シリ
コン層中の空洞をなくすためには、酸化膜層の端をエッチングにより丸める、あるいは二
層目の多結晶シリコン層を堆積した後に、一旦、二層目の多結晶シリコン層をエッチング
してから三層目の多結晶シリコン層を堆積させる、等の方法が考えられるが、何れの方法
もプロセスが長時間化・複雑化してしまうという問題があった。また、従来、二層目の多
結晶シリコン層の堆積後、その表面をエッチング除去することにより、二層目の多結晶シ
リコン層と素子分離領域との高さを揃えていたが、この工程によっては、面積の大きい素
子分離領域上に堆積した多結晶シリコン層を完全に取り除くことが困難で、隣り合うメモ
リセル同士で互いのフローティングゲートが短絡(ショート)してしまうという問題があ
った。更に、特許文献3に開示されている方法を用いた場合は、フローティングゲートの
側面と上端の成す角が尖っている為、デバイス動作時にフローティングゲートに電界集中
が起こりやすく、デバイス特性が劣化しやすいという問題があった。
ながら詳細に説明する。なお、実施例においては、本発明の不揮発性半導体記憶装置及び
その製造方法の例を示しており、本発明の不揮発性半導体記憶装置及びその製造方法は、
それら実施例に限定されるわけではない。
憶装置の製造工程が示されている。
てトンネル絶縁膜となる熱酸化膜10を厚さ9nmで形成した後、第1のシリコン膜(S
i膜)11を厚さ40nmで形成し、続いて第2の絶縁膜として、例えば、窒化珪素膜(
SiN膜)12を厚さ150nmで形成する。なお、この第1のシリコン膜11は燐が添
加されていても、されていなくてもよい。また、この第1のシリコン膜11は、アモルフ
ァスシリコンであっても多結晶シリコンであってもよい。第1のシリコン膜11がアモル
ファスシリコンの場合には、表面の凹凸が少なく、表面上に形成した第1の絶縁膜12の
表面も平坦にできるため、ラインエッジラフネス(Line Edge Roughness: LER)などの後工
程での加工端におけるゆらぎを低減することができる。一方、第1のシリコン膜11が多
結晶シリコンの場合には、アモルファスシリコンに比較して密度が高いため、後工程での
高精度の加工が可能である。また、第1のシリコン膜11がアモルファスシリコンであっ
た場合でも、第2の絶縁膜12であるSiN膜を堆積する際の熱工程で結晶化し、多結晶
シリコン膜となる。
おり、パターンニングを行い、第2の絶縁膜であるSiN膜12、第1のシリコン膜11
、第1の絶縁膜10、シリコン基板1を反応性イオンエッチング(Reactive Ion Etching
;RIE)によりエッチング除去し、素子分離領域a及びbとなる部分を形成する。この素
子分離領域a及びbは非活性領域となり、それ以外のトランジスタとして機能する領域が
活性領域となる。ここで、図2(c)において、「A」で示す部分の拡大図を図3(a)
に示す。図2(c)に示す工程において、次の工程における素子分離用絶縁膜の埋め込み
特性を良くするため、SiN膜12及びシリコン基板1には、順テーパー(θ=0.3°
〜5°、代表的には約3°)を設けてもよい。
子分離用絶縁膜22a及び22bを堆積し、その後SiN膜をストッパーとしてCMP(
CMP:Chemical Mechanical Polish)等の研磨技術やエッチバック等の方法によって、
エッチング除去し、SiN膜12の表面と素子分離用絶縁膜22a及び22bの表面の高
さを揃える。本実施例においては、CMPを用いた。特に研磨技術を用いる方法としてC
MPを用いる場合には、研磨後の表面を平滑かつストッパーと表面の高さをそろえること
ができるため、セル間のばらつきを小さくできるという利点がある。このとき、素子分離
用絶縁膜22bの表面は余分に削られるため、所謂ディッシングが生じる場合がある。デ
ィッシングは素子分離領域の面積が大きければ大きいほど顕著に現れる。また、この図2
(d)に示す工程でSiN膜12も約10nm削られることになる。
る。素子分離領域a及びbに順テーパー(代表的にはθ=約3°)が設けられている場合
、SiN膜12が除去された部分である開口領域cは逆テーパーになっている。なお、開
口領域cの深さは、SiN膜12の厚さと同じ140nmであった。
溶液でエッチング処理を行なう。この酸化膜除去処理によって、第1のシリコン膜11の
表面には、シリコンの結晶が現れる。
原料ガスとしてジクロルシラン(DCS)、塩化水素(HCl)、およびフォスフィン(PH
3)を基板表面に供給し、開口領域cに燐が添加された第2のシリコン膜(P添加Si膜
)13を厚さ160nmで成膜した。この成膜において、キャリアガスとして、水素(H
2)あるいは窒素(N2)を用いてもよい。この第2のシリコン膜13は、成膜時におい
て、基板温度は800℃、圧力は10Torr、DCS、HCl、およびPH3の流量は
、それぞれ、0.5slm、0.1slm、0.002slmであった。また、成膜速度は
4nm/minであり、膜中の燐濃度が2×1020cm−3である多結晶シリコンとし
て堆積された。このガス条件の場合には、素子分離用絶縁膜22a及び22bと開口領域
cの境界領域における素子分離絶縁膜上へのオーバーグロース(overgrowth)
を除いて、素子分離用絶縁膜22a及び22b上面へのシリコンの堆積は起こらなかった
。一方で、HCl流量を0.05slmとした場合、成膜速度は10nm/minと増加するが
、図3(b)に示すように、素子分離用絶縁膜22a及び22b上面に粒状のシリコン膜
24の堆積が起こった。また、この第2のシリコン膜の成膜においては、さらにモノゲル
マン(GeH4)を添加することで、第2のシリコン膜をシリコンゲルマニウム膜として
もよい。この例については、後述する実施例において詳細に述べる。
、その上面の面積より大きくなる。
化することが可能な処理により、前記第2のシリコン膜を平坦化するようにその一部を除
去する。この処理により、凹凸のあった第2のシリコン膜13の表面を平滑化することが
できる。これにより、メモリセルごとに異なっている第2のシリコン膜13の表面形状を
均一化することができる。特に研磨技術を用いる方法としてCMPを用いる場合には、研
磨後の表面を平滑かつストッパーと表面の高さをそろえることができるため、この上部に
形成する絶縁膜の絶縁耐性を良好なものにできるとともに、セル間のばらつきを小さくで
きるという利点がある。また、この処理により、素子分離用絶縁膜22a及び22b上に
シリコン膜24が成長してしまった場合でも、その除去を同時に行うことができる。また
仮に素子分離用絶縁膜22a及び22b上に亘って第2のシリコン膜13が成長してしま
っている場合でも、その第2のシリコン膜13を除去することができるため、隣接する第
2のシリコン膜13(フローティングゲート)が互いに短絡することを防止することがで
き、電気特性上の不具合が生じることはない。
チングにより約100nm除去する。その後、第2のシリコン膜13の角部に対して、そ
の曲率半径を増加させるために、ケミカルドライエッチングにより角部のみをエッチング
してもよい。また、その角部をエッチングする代わりに、例えば酸化などの方法によって
、その曲率半径を増加させてもよい。本実施例においては、第2のシリコン膜13の角の
丸みの曲率半径は、500nmであった。本実施例における第2のシリコン膜13の形状
によると、デバイス動作時の電界集中を緩和することができ、メモリセルの安定動作を実
現することができる。
るフローティングゲートと、後に形成するコントロールゲート(制御ゲート)との間のイ
ンターポリ絶縁膜14を形成する。この絶縁膜14としては酸化珪素膜/窒化珪素膜/酸
化珪素膜からなる所謂ONO膜、あるいはシリコン酸化膜よりも高い誘電率を有する、所
謂高誘電体絶縁膜を用いる。
て、タングステンシリサイド膜(WSi膜)16を厚さ85nmで形成する。これらシリ
コン膜15及びタングステンシリサイド膜16は、制御ゲートとなる。
膜15及びタングステンシリサイド膜16をパターニングするための反応性イオンエッチ
ングを行なう(図示せず)。
され、周辺回路トランジスタ領域200には、メモリセルトランジスタ101を制御する
ための回路を形成する素子等が形成される。
特徴がある。
膜11を核とした選択成長により第2のシリコン膜13を形成している。一方、従来、第
2のシリコン膜を非選択で成長する場合は、特にトレンチを順テーパーで形成し、結果的
に第2のシリコン膜13を逆テーパーの溝のような開口領域cに堆積する場合には、図2
2に示すように、各メモリセルの中央部分の第1のシリコン膜103上の第2のシリコン
膜104内に空洞105が形成されてしまうという問題があった。このような空洞105
が形成されると、第2のシリコン膜104を平坦化する際、空洞105が表面に露出し、
その後に形成されるインターポリ絶縁膜の電気的不良を引き起こす原因となる。しかしな
がら、本発明の本実施例に係る不揮発性半導体記憶装置の製造方法においては、第1のシ
リコン膜11を核とした選択成長により第2のシリコン膜13を形成しているので、この
ような空洞が形成されるといった問題は生じない。
膜22a及び22b上にシリコン膜が形成されることを抑制することができ、フローティ
ングゲート同士がショートするという問題も発生しない。仮に第2のシリコン膜13の形
成に際して選択性が不十分な場合でも、素子分離用絶縁膜22a及び22b上に形成され
るシリコン24は粒状であるため、CMP等の研磨技術やエッチバック等により処理する
ことで、従来と比較して、この粒状のシリコンを容易に除去することができる。
フローティングゲートの不純物濃度の高濃度化が可能となり、トンネル絶縁膜10、イン
ターポリ絶縁膜14の空乏化を抑制することが可能となる。
らず第2のシリコン膜を成長させていたが、選択成長によらずに第2のシリコン膜を成長
する場合には、そのシリコン膜中に高濃度の燐をドーピングするため、0.1Torr程度の圧
力の下で、SiH4の供給とPH3の供給とを交互に繰り返すことによる成膜が多くの場
合用いられる。しかしながら、この方法では、第2のシリコン膜が溝部(開口部)の内部
に形成されるものであるため、燐を吸着させるときの溝内部の幅は、もともとの溝の幅よ
りも狭くなってしまうため、その膜中の燐の平均濃度を高めることが困難となる。これに
対して、本発明の本実施例に係る不揮発性半導体記憶装置及びその製造方法によると、第
2のシリコン膜を選択成長させるため、10Torrという比較的高い圧力で第2のシリ
コン膜を堆積することが可能となり、PH3をシリコンのソースガス(例えば、ジクロル
シラン(DCS:SiH2Cl2))と同時に供給した場合であっても成膜速度が遅くな
らず、高濃度に燐を含有するシリコン膜を開口部(溝内部)に形成できるようになってい
る。
の中にまで燐を十分に供給するためには、第2のシリコン膜をCMP等の研磨技術で処理
するよりも前の工程として、膜中で燐が十分に拡散するような熱工程が必要となる。一方
、本発明の本実施例に係る不揮発性半導体記憶装置の製造方法によると、元々第2のシリ
コン膜13の内部に均一に燐が添加されているため、第2のシリコン膜をCMP等で処理
するよりも前の工程として、燐を拡散させるための熱工程は必要ない。
コン膜13の成膜時に、燐を含んだガスを流すことで、燐の外方拡散による第1のシリコ
ン膜11又は第2のシリコン膜13からの燐の脱離を抑制することができる。
ルマニウム膜とした場合には、その選択成長時に素子分離用絶縁膜22a及び22b上へ
の成長が起こりにくくなる。この結果として、低温で高い速度での選択成長が可能となり
、プロセスの低温化に有利に働く。また、第2のシリコン膜13をシリコンゲルマニウム
膜とした場合には、フローティングゲート中において、トンネル絶縁膜10に接した領域
と、インターポリ絶縁膜14に接した領域とでのゲルマニウム組成を変調することができ
る。シリコンゲルマニウムのバンドギャップは、シリコンのバンドギャップよりも狭いた
め、リーク電流を抑えたいインターポリ絶縁膜14を流れる電流を少なくしつつ、データ
の書き込み・消去時には電流を流すべきトンネル絶縁膜10に流れる電流を十分に確保す
ることができる。
である第1のシリコン膜11が核となって結晶成長が生じるため、その結晶状態が、第1
の多結晶シリコン11から引き継いだ、柱状に成長方向に伸びた多結晶シリコンとなる。
つまり、第2のシリコン膜の結晶粒界は、優先的に縦方向の一方向(基板に対して概略垂
直方向)を向くことになる。一般に、多結晶シリコンにおいては、結晶粒界を介した拡散
が起こりやすい。よって、第2のシリコン膜13が柱状結晶を有する多結晶シリコンであ
る結果として、第2のシリコン膜13中のドーパントを効率的に第1のシリコン膜11に
供給・拡散できる。従って、トンネル絶縁膜10付近に十分に燐を拡散することができ、
トンネル絶縁膜10に接したフローティングゲート中での空乏化を抑制することができる
ため、トンネル絶縁膜10の薄膜化が可能となる。一方、従来のように、第2のシリコン
膜を選択成長によって形成せず、非選択で多結晶シリコンを形成する場合には、基板と平
行な方向に結晶成長が進むため、上述したような本発明の本実施例に係る製造方法による
効率的な不純物の拡散は起こらなくなる。
例に係る不揮発性半導体記憶装置の製造方法では、素子分離領域のための溝の形成におい
て順テーパーとなるようにしてもよい。このように素子分離領域のための溝を順テーパー
とすると、必然的に第2のシリコン膜13を形成する開口部は逆テーパーとなり、第2の
シリコン膜13を非選択の条件で堆積する場合には、必然的に第2のシリコン膜13のフ
ローティングゲートになる領域において空洞が生じてしまうという問題があるが、本発明
の本実施例に係る不揮発性半導体記憶装置及びその製造方法においては、第2のシリコン
膜13を選択成長させているので、この問題が発生することはない。このようなテーパー
構造を採用することで、フローティングゲートごとに孤立させるための反応性エッチング
工程において、シリコンが残ることなく加工されるため、フローティングゲート同士が電
気的に短絡してしまうような不良が起こりにくくなるという効果がある。
分離用絶縁膜22a及び22bをエッチングにより後退させた後、インターポリ絶縁膜1
4を形成することにより、第2のシリコン膜13の横方向への成長を利用することなく、
チップデザインとは独立して、その後退量によってカップリング比を任意の高い値に均一
性よく決定することができるという優れた効果を奏する。
例2乃至8において説明するプロセスを適宜組み合わせて実施することも可能である。
りに、ドーパントを意図的に導入していない所謂イントリンシックな第2の多結晶シリコ
ン膜を用いる例について説明する。本発明の本実施例に係る不揮発性半導体記憶装置の製
造方法においては、図1(a)〜図4(e)に示す工程については、上述の実施例1にお
いて説明した工程と同様であるので、ここでは改めて説明しない。
送し、原料ガスとしてジクロルシラン(DCS)及び塩化水素(HCl)、を基板表面に供給
し、開口領域cにドーパントを意図的に導入していない所謂イントリンシックな第2のシ
リコン膜(Si膜)13’を厚さ160nmで成膜した。この第2のシリコン膜13’は
、成膜時において、基板温度は800℃、圧力は10Torr、DCS及びHClの流量
は、それぞれ、0.5slm、0.1slmであった。また、成膜速度は5nm/minで
ああり、膜中のドーパント濃度が1×1019cm−3以下である多結晶シリコンとして
堆積された。このガス条件の場合には、素子分離用絶縁膜22a及び22b上面へのシリ
コンの堆積は起こらなかった。一方で、HCl流量を0.05slmとした場合、成膜速度は1
2nm/minと増加するが、図3(b)で示したのと同様に、素子分離用絶縁膜22a
及び22b上面に粒状の第2のシリコン24の堆積が起こった。
リコン膜13’に注入する。その後、図8(g−1)に示すとおり、CMP等の研磨技術
やエッチバック等の表面の平滑化の可能な処理により、素子分離用絶縁膜22a及び22
b上に成長したシリコン膜13’の除去を行う。本実施例においては、CMPを用いた。
この処理により、凹凸のあった第2のシリコン膜13’の表面を平滑化することができる
。これにより、メモリセルごとに異なっている第2のシリコン膜13’の表面形状を均一
化することができる。また、この処理により、仮に素子分離用絶縁膜22a及び22b上
に亘って第2のシリコン膜13’が成長してしまっている場合でも、その第2のシリコン
膜13’を除去することができるため、隣接する第2のシリコン膜13’(フローティン
グゲート)が互いに短絡することを防止することができ、電気特性上の不具合が生じるこ
とはない。
中での熱処理を行なようにしてもよい。例えば、不活性ガスあるいは水素で希釈されたP
H3、あるいはAsH3雰囲気において基板の熱処理を行なう。この熱処理は、イントリ
ンシックな第2のシリコン13’の成膜と連続して行なってもよい。この熱処理により、
第2のシリコン膜13’中にドーパントが導入される。この後、図8(g−1)に示す工
程によって、素子分離用絶縁膜22a及び22b上にオーバーグロースした第2のシリコ
ン膜13’を除去する。
ピング(Gas Phase Doping:以下「GPD」と言う。)と呼ばれるが、この方法を取るこ
とで、成膜と同時にドーピングを行なう場合に生じてしまう成長速度の低下という問題点
を回避することができる。一方、一般的に、多結晶シリコン上でGPDを行なうと、この
工程が還元性雰囲気での熱処理であるため、多結晶シリコンの流動が生じ、表面が荒れる
という問題点がある。しかしながら、本発明の本実施例に係る不揮発性半導体記憶装置及
びその製造方法によると、GPDを行なった後に図8(g−1)に示す素子分離用絶縁膜
22a及び22b上にオーバーグロースした第2のシリコン膜13’を除去する工程によ
って、GPDによる第2のシリコン膜13’の表面の除去することができる。
ガスとしてジクロルシラン(DCS)及び塩化水素(HCl)を基板表面に供給し、開口領域
cにドーパントを意図的に導入していない所謂イントリンシックな第2のシリコン膜(S
i膜)13’を厚さ160nmで成膜した後、図9(f−2)に示すとおり、CMP等の
研磨技術やエッチバック等の表面の平滑化の可能な処理により、素子分離用絶縁膜22a
及び22b上に成長したシリコン膜13’の除去を行うようにしてもよい。その後、図1
0(g−3)に示すように、燐イオンをイオンドーピング処理によって第2のシリコン膜
13’に注入するようにしてもよい。
である。
コン膜13’を形成した後、イオンドーピング又はGPDによって燐イオンを第2のシリ
コン膜13’に注入することができ、第2のシリコン膜13’の不純物濃度を高い精度で
制御することができ、セルごとの特性ばらつきを低減でき、また、成長速度が速く、高い
生産性を得ることができる。
び後述する実施例3乃至8において説明するプロセスを適宜組み合わせて実施することも
可能である。
造方法において、素子分離領域aを形成した後、素子分離用絶縁膜22a及び22bを形
成する前に、SiN膜12をエッチングする例について説明する。なお、本発明の本実施
例に係る不揮発性半導体記憶装置及びその製造方法においては、図1(a)〜図2(c)
に示す工程については、上述の実施例1において説明した工程と同様であるので、ここで
は改めて説明しない。
その後、加熱した燐酸溶液によりSiN膜12をエッチングし、その線幅を細める(図1
1(c−2))。この結果として、図11(c−2)に示したように、素子分離領域a及
びbの上部の幅が広くなる。
及び22bを堆積し、その後SiN膜をストッパーとしてCMP等の研磨技術やエッチバ
ック等の方法によって、エッチング除去し、SiN膜12の表面と素子分離用絶縁膜22
a及び22bの表面の高さを揃える。このとき、素子分離用絶縁膜22bの表面は余分に
削られるため、所謂ディッシングが生じる場合がある。ディッシングは素子分離領域の面
積が大きければ大きいほど顕著に現れる。また、この図12(d−1)に示す工程でSi
N膜12も約10nm削られることになる。図12(d−1)に示すように、本実施例に
おいては、素子分離用絶縁膜22a及び22bは、それらの上部の幅が広くなる形状とな
る。
除去する。素子分離領域a及びbに順テーパー(代表的にはθ=約3°)が設けられてい
る場合、SiN膜12が除去された部分である開口領域cは逆テーパーになっている。
溶液でエッチング処理を行なう。この酸化膜除去処理によって、第1のシリコン膜11の
表面には、シリコンの結晶が現れる。その後の工程ついては、上述の実施例1で説明した
図4(f)〜図6(i)と同様である。
グ処理に際し、予め素子分離用絶縁膜22a及び22bの幅を広げてあるため、DHF溶
液によるエッチングを行なっても、素子分離用絶縁膜22a及び22bの幅が狭くなりす
ぎることはない。その結果として隣接するフローティングゲート同士が近づきすぎてしま
うことを避けることができ、メモリセル同士の近接効果による干渉という問題を解決する
ことができる。
例1、2及び後述する実施例4乃至8において説明するプロセスを適宜組み合わせて実施
することも可能である。
ゲートとなる領域以外の領域にも、第1のシリコンが表面に露出した状態の領域を作成し
ておく。その結果として、フローティングゲートとなる領域以外にも第2のシリコン膜1
3を選択的に堆積させる。このような領域を、広い絶縁膜領域の一部に設けておく。こう
することによって、選択成長の崩れやすい広い絶縁膜領域においても、制御できない選択
崩れが起きることを抑えることができる。
例1乃至3及び後述する実施例5乃至8において説明するプロセスを適宜組み合わせて実
施することも可能である。
において、素子分離用絶縁膜22a及び22bを形成し、SiN膜12をリン酸ウェット
エッチングによって除去した後、素子分離用絶縁膜22a及び22bの一部をエッチング
除去する例について説明する。なお、本発明の本実施例に係る不揮発性半導体記憶装置の
製造方法においては、図1(a)〜図4(e)に示す工程については、上述の実施例1に
おいて説明した工程と同様であるので、ここでは改めて説明しない。
ェットエッチングにより除去する。素子分離領域a及びbに順テーパー(代表的にはθ=
約3°)が設けられている場合、SiN膜12が除去された部分である開口領域cは逆テ
ーパーになっている。なお、開口領域cの深さは、SiN膜12の厚さと同じ140nm
であった。ここで、図13(e−1)に示すとおり、希弗酸などにより素子分離用絶縁膜
22a及び22bをエッチング除去し、後退させることで、二層目のシリコン膜を形成す
る領域を大きくする。
溶液でエッチング処理を行なう。この酸化膜除去処理によって、第1のシリコン膜11の
表面には、シリコンの結晶が現れる。
送し、原料ガスとしてジクロルシラン(DCS)、塩化水素(HCl)、およびフォスフィン
(PH3)を基板表面に供給し、開口領域cに燐が添加された第2のシリコン膜(P添加S
i膜)13を厚さ160nmで成膜した。この第2のシリコン膜13は、成膜時において
、基板温度は800℃、圧力は10Torr、DCS、HCl、およびPH3の流量は、
それぞれ、0.5slm、0.1slm、0.002slmであった。また、成膜速度は4
nm/minであった。このガス条件の場合には、素子分離用絶縁膜22a及び22b上
面へのシリコンの堆積は起こらなかった。一方で、HCl流量を0.05slmとした場合、成
膜速度は10nm/minと増加するが、図3(b)で示したのと同様に、素子分離用絶
縁膜22a及び22b上面に粒状のシリコン膜24の堆積が起こった。また、この第2の
シリコン膜13の成膜においては、さらにモノゲルマン(GeH4)を添加することで、
第2のシリコン膜13をシリコンゲルマニウム膜としてもよい。この例については、後述
する実施例において詳細に述べる。
滑化することが可能な処理により、素子分離用絶縁膜22a及び22b上に成長したシリ
コン膜13の除去を行う。本実施例においては、CMPを用いた。この処理により、凹凸
のあった第2のシリコン膜13の表面を平滑化することができる。これにより、メモリセ
ルごとに異なっている第2のシリコン膜13の表面形状を均一化することができる。また
、この処理により、仮に素子分離用絶縁膜22a及び22b上に亘って第2のシリコン膜
13が成長してしまっている場合でも、その第2のシリコン膜13を除去することができ
るため、隣接する第2のシリコン膜13(フローティングゲート)が互いに短絡すること
を防止することができ、電気特性上の不具合が生じることはない。
ンエッチングにより約100nm除去する。その後、第2のシリコン膜13の角部に対し
て、その曲率半径を増加させるために、ケミカルドライエッチングにより角部のみをエッ
チングしてもよい。また、その角部をエッチングする代わりに、例えば酸化などの方法に
よって、その曲率半径を増加させてもよい。本実施例においては、第2のシリコン膜13
の角の丸みの曲率半径は、500nmであった。本実施例における第2のシリコン膜13
の形状によると、デバイス動作時の電界集中を緩和することができ、メモリセルの安定動
作を実現することができる。
から成るフローティングゲートと、後に形成するコントロールゲート(制御ゲート)との
間のインターポリ絶縁膜14を形成する。本実施例においては、この絶縁膜14としては
酸化珪素膜/窒化珪素膜/酸化珪素膜からなる所謂ONO膜を用いる。
て、タングステンシリサイド膜(WSi膜)16を厚さ85nmで形成する。これらシリ
コン膜15及びタングステンシリサイド膜16は、制御ゲートとなる。
15及びタングステンシリサイド膜16をパターニングするための反応性イオンエッチン
グを行なう(図示せず)。
され、周辺回路トランジスタ領域200には、メモリセルトランジスタ101を制御する
ための回路を形成する素子等が形成される。
除去し、後退させることで、第2のシリコン膜13を形成するための上面側の面積を増加
させることができ、第2のシリコン膜13を形成する領域を大きくすることが可能である
。
N膜12の一部をエッチング除去した後、素子分離用絶縁膜22a及び22bを形成する
ようにしてもよい。こうすることにより、より微細な加工を実現することができる。本発
明の本実施例に係る不揮発性半導体記憶装置で必要とされるラインとスペースの交互パタ
ーンをリソグラフィーにより描画するにおいては、そのラインとスペースの幅が全く同じ
場合に、その描画におけるマージンが最も広くなる。したがって、SiN膜12の一部を
エッチング除去し、リソグラフィーによりラインとスペースが等間隔になるようにマスク
の加工を行い、その後、最上層の膜の加工をRIEで行った後、その側面をエッチングす
る等の処理を行うことにより、等間隔でないラインとスペースを形成する、本発明の本実
施例に係る不揮発性半導体記憶装置の出来上がり時のセル幅と素子分離用絶縁膜を自由に
制御することができる。
後にGPDを行う事でフローティングゲート表面からトンネル絶縁膜界面の距離を短くす
ることになり、結果的に短時間の処理で均一な燐をフローティングゲート内に導入するこ
とが可能となる。
い。この場合、第2のシリコン膜13の代わりに、第2のシリコンゲルマニウム膜51及
び第3のシリコン膜52を形成することになる。
至4及び後述する実施例7乃至8において説明するプロセスを適宜組み合わせて実施する
ことも可能である。
において、SiN膜12のエッチングを行った後、素子分離用絶縁膜22a及び22bを
形成する例について説明する。
膜となる熱酸化膜10を厚さ9nmで形成した後、第1のシリコン膜(Si膜)11を厚
さ40nmで形成し、続いて窒化珪素膜(SiN膜)12を厚さ150nmで形成する。
なお、この第1のシリコン膜11は燐が添加されていても、されていなくてもよい。次に
、図16(b)に示すとおり、マスク材を堆積する。
離領域が形成される開口領域dを形成する。
より除去する。この処理を行うことによって、素子分離領域となるべき開口領域dが大き
くなる。
コン基板10を反応性イオンエッチング(Reactive Ion Etching;RIE)によりエッチン
グ除去し、素子分離領域a及びbとなる部分を形成する。図17(c−5)に示す工程に
おいて、次の工程における素子分離用絶縁膜の埋め込み特性を良くするため、SiN膜1
2及びシリコン基板1には、順テーパー(θ=0.3°〜5°、代表的には約3°)を設け
てもよい。
が行われる。
開口領域dを大きくした後、素子分離用絶縁膜22a及び22bを形成しているので、よ
り微細な加工を実現することができる。本発明の本実施例に係る不揮発性半導体記憶装置
で必要とされるラインとスペースの交互パターンをリソグラフィーにより描画するにおい
ては、そのラインとスペースの幅が全く同じ場合に、その描画におけるマージンが最も広
くなる。したがって、SiN膜12の一部をエッチング除去し、リソグラフィーによりラ
インとスペースが等間隔になるようにマスクの加工を行い、その後、最上層の膜の加工を
RIEで行った後、その側面をエッチングする等の処理を行うことにより、等間隔でない
ラインとスペースを形成する、本発明の本実施例に係る不揮発性半導体記憶装置の出来上
がり時のセル幅と素子分離用絶縁膜を自由に制御することができる。
例1乃至5及び後述する実施例7、8において説明するプロセスを適宜組み合わせて実施
することも可能である。
造方法において、トンネル絶縁膜上の第1の膜にはシリコンを用い、その上に形成される
第2の膜にはシリコンゲルマニウムを用い、その上に形成される第3の膜にはシリコン膜
を用いることを特徴としている。なお、デバイスの性能的には、インターポリ絶縁膜に接
した部分のシリコン膜は、ゲルマニウムを含有していることが望ましい。一方、プロセス
的には、そのプロセス途中でゲルマニウムが表層部に顔を出していることは望ましくない
。よって、本実施例において説明するように、第2の膜にシリコンゲルマニウムを堆積し
たのち、キャップ膜として第3の層にはシリコン膜を堆積する方法が考えられる。なお、
デバイスの特性を上げつつ、工程をできるだけ簡略化するためには、第1のシリコン膜及
び第2のシリコンゲルマニウム膜からなるフローティングゲートを用いても良い。
いた場合と同等の選択性を維持したまま、生産性の良好な成膜レートを得ることができる
。シリコンゲルマニウムは、デバイス製造工程においてサーマルバジェットが厳しい場合
に有効な成膜材料である。一方、第1の膜はシリコンであることが望ましい。これは、ト
ンネル絶縁膜にシリコンゲルマニウムを直接成長させようとすると、粒状に成長してしま
う恐れが高くなるからである。また、シリコンゲルマニウムからなる第2の膜上に形成す
る第3の膜は、シリコンであることが望ましい。これは、インターポリ絶縁膜形成時に表
面に露出しているのがシリコンゲルマニウムであると表面流動を起こしやすく、インター
ポリ絶縁膜が均一な厚さでフローティングゲート上に形成されない恐れが高いためである
。
ネルゲート絶縁膜に近い側から、シリコン/シリコンゲルマニウム/シリコンとなるよう
に形成することを特徴とする。なお、上述したとおり、フローティングゲートに2層構造
を採用し、トンネルゲート絶縁膜に近い側から、シリコン/シリコンゲルマニウムとなる
ように形成するようにしてもよい。以下、その製造工程について詳細に説明する。なお、
本発明の本実施例に係る不揮発性半導体記憶装置及びその製造方法においては、図1(a
)〜図4(e)に示す工程については、上述の実施例1において説明した工程と同様であ
るので、ここでは改めて説明しない。
然)酸化膜を除去するため、DHF溶液でエッチング処理を行なう。この酸化膜除去処理
によって、第1のシリコン膜11の表面には、シリコンの結晶が現れる。
よる成膜装置内に搬送し、原料ガスとしてジクロルシラン(DCS)、塩化水素(HCl)、
ゲルマン(GeH4)およびフォスフィン(PH3)を基板表面に供給し、開口領域cに燐
が添加された第2のシリコンゲルマニウム膜(P添加SiGe膜)51を厚さ140nm
で成膜した。この第2のシリコンゲルマニウム膜51は、成膜時において、基板温度は7
00〜750℃、圧力は10Torr、DCS、HCl、GeH4およびPH3の流量は
、それぞれ、0.5slm、0.1slm、0.02slm、0.002slmであった。ま
た、成膜速度は6nm/minであった。このガス条件の場合には、素子分離用絶縁膜2
2a及び22b上面へのシリコンゲルマニウム膜51の堆積は起こらなかった。一方で、
HCl流量を0.05slmとした場合、成膜速度は10nm/minと増加するが、図
3(b)で示したのと同様に、素子分離用絶縁膜22a又は22b上面に粒状のシリコン
ゲルマニウム膜の堆積が起こった。なお、成膜する膜厚は、素子分離用絶縁膜22a及び
22b上面全面にシリコンゲルマニウム膜51が堆積しないようにする。本実施例の条件
によると、シリコンゲルマニウム膜51中のゲルマニウム濃度は、約20%(atomi
c%)となる。なお、シリコンゲルマニウム膜51中のゲルマニウム濃度は、10%以上
80%以下であることが望ましい。シリコンゲルマニウム膜51中のゲルマニウム濃度が
10%以下であると、上述のゲルマニウムを添加する効果がプロセス的にもデバイス的に
も得にくくなり、また、80%以上であると、堆積時に平滑な表面を得ることが困難であ
り、シリコンゲルマニウム膜51上に形成される酸化膜が均一に成長せず、良好な電気的
特性を得ることができないからである。
成膜した。基板温度および各ガスの流量等の条件は、上述の実施例1の図4(f)の工程
で説明した条件と同様である。このような工程を経て、第1のシリコン膜11、第2のシ
リコンゲルマニウム膜51及び第3のシリコン膜52の三層構造を得ることができる。ま
た、本実施例においては、第2のシリコンゲルマニウム膜51上に第3のシリコン52膜
を形成したが、第2のシリコンゲルマニウム膜51上に第3のシリコン52膜を形成せず
、第2のシリコンゲルマニウム膜51をフローティングゲートの最表面としてもよい。な
お、第2のシリコンゲルマニウム膜51及び第3のシリコン52膜を形成した後に、熱処
理を行い、ゲルマニウム(Ge)をインターポリ絶縁膜10まで拡散させてもよい。この
場合、第2のシリコンゲルマニウム膜51上に第3のシリコン52膜を形成せず、第2の
シリコンゲルマニウム膜51をフローティングゲートの最表面とした場合と電気的性質が
同様なものが得られる。
滑化することが可能な処理により、素子分離用絶縁膜22a及び22b上に成長したシリ
コン膜13のエッチング除去を行う。本実施例においては、CMPを用いた。この処理に
より、凹凸のあった第3のシリコン膜52の表面を平滑化することができる。これにより
、メモリセルごとに異なっている第3のシリコン膜52の表面形状を均一化することがで
きる。また、この処理により、仮に素子分離用絶縁膜22a及び22b上に亘って第2の
シリコンゲルマニウム膜51や第3のシリコン膜52が成長してしまっている場合でも、
それらの膜を除去することができるため、隣接する第2のシリコンゲルマニウム膜51や
第3のシリコン膜52(フローティングゲート)が互いに短絡することを防止することが
でき、電気特性上の不具合が生じることはない。
により、シリコンを用いた場合と同等の選択性を維持し、良好な電気的特性を維持したま
ま、生産性の良好な成膜レートを得ることができる。
例1乃至6及び後述する実施例8において説明するプロセスを適宜組み合わせて実施する
ことも可能である。
造方法において、トンネル絶縁膜上の第1の膜にはシリコンを用い、その上に形成される
第2の膜にはシリコンゲルマニウムを用い、その上に形成される第3の層にはシリコン膜
を用いることを特徴としている。なお、デバイスの特性を上げつつ、工程をできるだけ簡
略化するためには、第1のシリコン膜及び第2の多結シリコンゲルマニウム膜からなるフ
ローティングゲートを用い、トンネルゲート絶縁膜に近い側から、シリコン/シリコンゲ
ルマニウムとなるようにフローティングゲートを形成するようにしてもよい。
導体記憶装置の製造方法においては、図1(a)〜図4(e)に示す工程については、上
述の実施例1において説明した工程と同様であるので、ここでは改めて説明しない。
然)酸化膜を除去するため、DHF溶液でエッチング処理を行なう。この酸化膜除去処理
によって、第1のシリコン膜11の表面には、シリコンの結晶が現れる。
よる成膜装置内に搬送し、原料ガスとしてジクロルシラン(DCS)、塩化水素(HCl)、
ゲルマン(GeH4)およびフォスフィン(PH3)を基板表面に供給し、開口領域cに燐
が添加された第2のシリコンゲルマニウム膜(P添加SiGe膜)51を厚さ140nm
で成膜した。この第2のシリコンゲルマニウム膜51は、成膜時において、基板温度は7
00〜750℃、圧力は10Torr、DCS、HCl、GeH4およびPH3の流量は
、それぞれ、0.5slm、0.1slm、0.02slm、0.002slmであった。ま
た、成膜速度は6nm/minであった。このガス条件の場合には、素子分離用絶縁膜2
2a及び22b上面へのシリコンゲルマニウム膜51の堆積は起こらなかった。一方で、
HCl流量を0.05slmとした場合、成膜速度は10nm/minと増加するが、素
子分離用絶縁膜22a及び22b上面に、図3(b)で示したのと同様に、シリコンゲル
マニウム膜の堆積が起こった。なお、成膜する膜厚は、素子分離用絶縁膜22a及び22
b上面全面にシリコンゲルマニウム膜51が堆積しないようにする。なお、シリコンゲル
マニウム膜51中のゲルマニウム濃度は、10%以上80%以下であることが望ましい。
シリコンゲルマニウム膜51中のゲルマニウム濃度が10%以下であると、上述のゲルマ
ニウムを添加する効果がプロセス的にもデバイス的にも得にくくなり、また、80%以上
であると、堆積時に平滑な表面を得ることが困難であり、シリコンゲルマニウム膜51上
に形成される酸化膜が均一に成長せず、良好な電気的特性を得ることができないからであ
る。
エッチング除去する。エッチングには弗酸を含む水溶液を用い、素子分離絶縁膜22a及
び22bを約5nm程度除去する。このような処理を行うことによって、各開口領域cに
形成された第2のシリコンゲルマニウム膜51の側面が露出することになる。
料ガスとしてジクロルシラン(DCS)、塩化水素(HCl)、およびフォスフィン(PH3)
を基板表面に供給し、開口領域cに燐が添加された第3のシリコン膜(P添加Si膜)5
2を厚さ20nmで成膜した。この第3のシリコン膜13は、成膜時において、基板温度
は750℃、圧力は10Torr、DCS、HCl、およびPH3の流量は、それぞれ、
0.5slm、0.1slm、0.002slmであった。また、成膜速度は0.44nm
/minであった。このガス条件の場合には、素子分離用絶縁膜22a及び22b上面へ
のシリコンの堆積は起こらなかった。一方で、HCl流量を0.05slmとした場合、
成膜速度は0.8nm/minと増加するが、図3(b)で示したのと同様に、素子分離
用絶縁膜22a及び22b上面に粒状のシリコン膜の堆積が起こった。
第3のシリコン膜52の三層構造を得ることができる。
滑化することが可能な処理により、素子分離用絶縁膜22a及び22b上に成長したシリ
コン膜13のエッチング除去を行う。本実施例においては、CMPを用いた。この処理に
より、凹凸のあった第3のシリコン膜52の表面を平滑化することができる。これにより
、メモリセルごとに異なっている第3のシリコン膜52の表面形状を均一化することがで
きる。また、この処理により、仮に素子分離用絶縁膜22a及び22b上に亘って第3の
シリコン膜52が成長してしまっている場合でも、それらの膜を除去することができるた
め、隣接する第3のシリコン膜52(フローティングゲート)が互いに短絡することを防
止することができ、電気特性上の不具合が生じることはない。
a及び22bの一部を等方性エッチングにより除去した後、第3のシリコン膜52を形成
することにより、第3のシリコン膜52が第2のシリコンゲルマニウム膜51をくるむよ
うに形成することができる。よって、図5(h)に示す工程によって素子分離用絶縁膜2
2a及び22bを除去しても、第2のシリコンゲルマニウム膜51が露出しないようにす
ることが可能となる。
ート絶縁膜10に近い側から、シリコン/シリコンゲルマニウム/シリコンとなるように
形成されており、かつシリコンゲルマニウム膜の側面の少なくとも一部がシリコン膜によ
り覆われていることになる。
例1乃至7において説明するプロセスを適宜組み合わせて実施することも可能である。
10 トンネル酸化膜
11 シリコン膜
12 窒化珪素膜
13 シリコン膜
13’ シリコン膜
14 ONO膜
15 シリコン膜
16 タングステンシリサイド膜
21 マスク材
22 素子分離用絶縁膜
23 素子分離領域上面ディッシング
51 シリコンゲルマニウム膜
52 シリコン膜
Claims (5)
- 半導体基板上に第1の絶縁膜、第1のシリコン膜及び第2の絶縁膜を順に形成する工程と、
前記半導体基板上の一部領域にある前記第2の絶縁膜、前記第1のシリコン膜、前記第1の絶縁膜及び前記半導体基板の一部を順次除去してトレンチを形成する工程と、
前記トレンチの内部を含んで前記半導体基板全面に第3の絶縁膜を形成し、前記第2の絶縁膜が露出するように前記第3の絶縁膜の一部を除去する工程と、
前記第2の絶縁膜を除去し、前記第1のシリコン膜を露出する工程と、
前記第1のシリコン膜上に前記第1のシリコン膜を核として、第2のシリコン膜を選択的に形成する工程と、
前記第2のシリコン膜を平坦化するように、その一部を除去する工程と、
前記第3の絶縁膜の一部を除去し、前記半導体基板全面に第4の絶縁膜を形成する工程と、
前記第4の絶縁膜上にコントロールゲートを形成する工程と、を具備し、
前記第1のシリコン膜及び前記第2のシリコン膜によりフローティングゲートを構成することを特徴とする不揮発性半導体記憶装置の製造方法。 - 前記第2のシリコン膜中にはゲルマニウムが添加されていることを特徴とする請求項1に記載の不揮発性半導体記憶装置の製造方法。
- 半導体基板上に第1の絶縁膜、第1のシリコン膜及び第2の絶縁膜を順に形成する工程と、
前記半導体基板上の一部領域にある前記第2の絶縁膜、前記第1のシリコン膜、前記第1の絶縁膜及び前記半導体基板の一部を順次除去してトレンチを形成する工程と、
前記トレンチの内部を含んで前記半導体基板全面に第3の絶縁膜を形成し、前記第2の絶縁膜が露出するように前記第3の絶縁膜の一部を除去する工程と、
前記第2の絶縁膜を除去し、前記第1のシリコン膜を露出する工程と、
前記第1のシリコン膜上に前記第1のシリコン膜を核として、シリコンゲルマニウム膜を選択的に形成する工程と、
前記シリコンゲルマニウム膜上に前記シリコンゲルマニウム膜を核として、第2のシリコン膜を選択的に形成する工程と、
前記第2のシリコン膜を平坦化するように、その一部を除去する工程と、
前記第3の絶縁膜の一部を除去し、前記半導体基板全面に第4の絶縁膜を形成する工程と、
前記第4の絶縁膜上にコントロールゲートを形成する工程と、を具備し、
前記第1のシリコン膜、前記シリコンゲルマニウム膜及び前記第2のシリコン膜によりフローティングゲートを構成することを特徴とする不揮発性半導体記憶装置の製造方法。 - 前記第1のシリコン膜を露出する工程の後、前記第2のシリコン膜又は前記シリコンゲルマニウム膜を形成するための上面側の面積を増加させるために、前記第3の絶縁膜をエッチングにより後退させる工程を更に具備することを特徴とする請求項1、2又は3に記載の不揮発性半導体記憶装置の製造方法。
- 前記トレンチを形成する工程の後、前記第2の絶縁膜の一部を除去することにより前記第2の絶縁膜の線幅を細めて、前記第1のシリコン膜の上部の一部を露出させる工程を更に具備することにより、前記第2の絶縁膜が露出するように前記第3の絶縁膜の一部を除去する工程後に残存する前記第3の絶縁膜の上部の幅が広くなるようにしたことを特徴とする請求項1乃至3の何れか一に記載の不揮発性半導体記憶装置の製造方法。
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