JP2000269362A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
- Publication number
- JP2000269362A JP2000269362A JP11067823A JP6782399A JP2000269362A JP 2000269362 A JP2000269362 A JP 2000269362A JP 11067823 A JP11067823 A JP 11067823A JP 6782399 A JP6782399 A JP 6782399A JP 2000269362 A JP2000269362 A JP 2000269362A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- insulating film
- film
- region
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 76
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 29
- 239000000758 substrate Substances 0.000 claims abstract description 53
- 125000004433 nitrogen atom Chemical group N* 0.000 claims abstract description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 56
- 238000002955 isolation Methods 0.000 claims description 23
- 238000000034 method Methods 0.000 claims description 22
- 229920005591 polysilicon Polymers 0.000 claims description 22
- 238000005530 etching Methods 0.000 claims description 20
- 238000007254 oxidation reaction Methods 0.000 claims description 15
- 239000011229 interlayer Substances 0.000 claims description 12
- 230000006378 damage Effects 0.000 claims description 9
- 238000000638 solvent extraction Methods 0.000 claims description 2
- 230000005684 electric field Effects 0.000 abstract description 13
- 239000012141 concentrate Substances 0.000 abstract description 2
- 238000000926 separation method Methods 0.000 abstract 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 22
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 22
- 238000001020 plasma etching Methods 0.000 description 16
- 238000001312 dry etching Methods 0.000 description 12
- 229910021332 silicide Inorganic materials 0.000 description 9
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 9
- 229910004298 SiO 2 Inorganic materials 0.000 description 8
- 230000003647 oxidation Effects 0.000 description 8
- 238000001039 wet etching Methods 0.000 description 7
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 6
- 238000002844 melting Methods 0.000 description 5
- 230000008018 melting Effects 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 238000009413 insulation Methods 0.000 description 4
- 229910052757 nitrogen Inorganic materials 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 239000007789 gas Substances 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000010410 layer Substances 0.000 description 2
- 238000005121 nitriding Methods 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000005192 partition Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
- H01L29/167—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System further characterised by the doping material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Abstract
(57)【要約】
【課題】 電気的なストレスによって誘発する酸化膜中
の電荷を低減するためゲート電極のゲート幅方向のエッ
ジ部に電界が集中しないゲート構造を有する半導体記憶
装置及びその製造方法を提供する。 【解決手段】 半導体基板１０主面に形成された素子領
域と、半導体基板溝部の埋め込み絶縁膜１７から構成さ
れた素子分離領域と、前記素子領域に形成されたゲート
絶縁膜１１と、前記ゲート絶縁膜上のゲート電極１２と
を備え、前記ゲート電極のゲート幅方向の端部は少なく
とも前記素子分離領域上に延在している。前記ゲート電
極の少なくとも前記素子分離領域上に延在している領域
には、窒素原子がドープ領域２１が形成されている。こ
のような構造により、電界をゲート電極に均一に分布さ
せることができるため、しきい値電圧変動の少ない安定
したメモリトランジスタが得られる。
の電荷を低減するためゲート電極のゲート幅方向のエッ
ジ部に電界が集中しないゲート構造を有する半導体記憶
装置及びその製造方法を提供する。 【解決手段】 半導体基板１０主面に形成された素子領
域と、半導体基板溝部の埋め込み絶縁膜１７から構成さ
れた素子分離領域と、前記素子領域に形成されたゲート
絶縁膜１１と、前記ゲート絶縁膜上のゲート電極１２と
を備え、前記ゲート電極のゲート幅方向の端部は少なく
とも前記素子分離領域上に延在している。前記ゲート電
極の少なくとも前記素子分離領域上に延在している領域
には、窒素原子がドープ領域２１が形成されている。こ
のような構造により、電界をゲート電極に均一に分布さ
せることができるため、しきい値電圧変動の少ない安定
したメモリトランジスタが得られる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
係り、とくに２層スタック構造のゲート電極を備えたメ
モリトランジスタを有する不揮発性半導体メモリに配置
されたメモリセルアレイ構造及びその製造方法に関する
ものであり、例えば、ＮＡＮＤ型ＥＥＰＲＯＭ（電気的
消去、書き込み可能な半導体メモリ）に適用される。
係り、とくに２層スタック構造のゲート電極を備えたメ
モリトランジスタを有する不揮発性半導体メモリに配置
されたメモリセルアレイ構造及びその製造方法に関する
ものであり、例えば、ＮＡＮＤ型ＥＥＰＲＯＭ（電気的
消去、書き込み可能な半導体メモリ）に適用される。
【０００２】
【従来の技術】従来のメモリセルの製造方法を図１１乃
至図１４を参照して説明する。図は、いずれもメモリセ
ルの製造工程断面図である。例えば、ｐ型シリコン半導
体基板１００の平坦に仕上げられた主面にＳｉＯ2 から
なるゲート酸化膜１０１を８ｎｍの厚さで形成する。そ
の後、第１の導電性多結晶シリコン膜１０２を１００ｎ
ｍの厚さで形成する。続いて、前記第１の多結晶シリコ
ン膜１０２を分離するためのエッチングマスク材として
用いられるシリコン窒化膜（ＳｉＮ）１０３を１５０ｎ
ｍの厚さで形成する（図１１（ａ））。次に前記シリコ
ン窒化膜１０３全面にフォトレジストを塗布し、写真触
刻法によりレジストパターン１０４を形成する。次に、
前記レジストパターン１０４を用いて前記シリコン窒化
膜１０３をＲＩＥ(Reactive Iion Etching) などの異方
性ドライエッチング法でパターニングしてエッチングマ
スクとする（図１１（ｂ））。次に、前記レジストパタ
ーン１０４をウェットエッチングで除去してから前記パ
ターニングしたシリコン窒化膜１０３をマスクにして前
記第１の多結晶シリコン膜１０２及び前記ゲート酸化膜
１０１及び前記半導体基板の所望の深さまで異方性ドラ
イエッチング法を用いて選択的にエッチングして素子領
域を囲む溝部１０５形成する（図１２（ａ））。
至図１４を参照して説明する。図は、いずれもメモリセ
ルの製造工程断面図である。例えば、ｐ型シリコン半導
体基板１００の平坦に仕上げられた主面にＳｉＯ2 から
なるゲート酸化膜１０１を８ｎｍの厚さで形成する。そ
の後、第１の導電性多結晶シリコン膜１０２を１００ｎ
ｍの厚さで形成する。続いて、前記第１の多結晶シリコ
ン膜１０２を分離するためのエッチングマスク材として
用いられるシリコン窒化膜（ＳｉＮ）１０３を１５０ｎ
ｍの厚さで形成する（図１１（ａ））。次に前記シリコ
ン窒化膜１０３全面にフォトレジストを塗布し、写真触
刻法によりレジストパターン１０４を形成する。次に、
前記レジストパターン１０４を用いて前記シリコン窒化
膜１０３をＲＩＥ(Reactive Iion Etching) などの異方
性ドライエッチング法でパターニングしてエッチングマ
スクとする（図１１（ｂ））。次に、前記レジストパタ
ーン１０４をウェットエッチングで除去してから前記パ
ターニングしたシリコン窒化膜１０３をマスクにして前
記第１の多結晶シリコン膜１０２及び前記ゲート酸化膜
１０１及び前記半導体基板の所望の深さまで異方性ドラ
イエッチング法を用いて選択的にエッチングして素子領
域を囲む溝部１０５形成する（図１２（ａ））。
【０００３】次に、ゲート酸化膜１０１の側部及び半導
体基板１００のエッチング面のダメージを回復させるた
めにＲＩＥ後酸化膜１０６を１０ｎｍの厚さで形成する
（図１２（ｂ））。次に、前記第１の多結晶シリコン膜
１０２間の溝部１０５を埋めるため全面にＳｉＯ2 など
の埋め込み絶縁膜１０７を６００ｎｍの厚さで形成す
る。その後、ケミカルメカニカルポリッシュ（ＣＭＰ：
chemicai mechanical polising）法で表面を所望の高さ
まで平坦化してシリコン窒化膜１０３を露出させる（図
１３（ａ））。その後、前記シリコン窒化膜１０３をウ
ェットエッチングで除去し埋め込み絶縁膜１０７からな
る素子分離領域を形成する（図１３（ｂ））。さらに、
前記第１の多結晶シリコン膜１０２及び前記埋め込み絶
縁膜１０７全面にＯＮＯ膜（ＳｉＯ2 −ＳｉＮ−ＳｉＯ
2 ）１０８を１２ｎｍの厚さで堆積させる。その後、第
１の多結晶シリコン膜１０９及びＴｉやＷなどの高融点
シリサイド膜１１０をそれぞれ積層させる（図１４）。
その後、ワード線（ＷＬ）を形成するために前記高融点
シリサイド膜１１０、前記第２の多結晶シリコン膜１０
９、前記ＯＮＯ絶縁膜１０８及び前記第１の多結晶シリ
コン膜１０２を順次異方性ドライエッチング法で加工し
たのちイオン注入を行って半導体基板１００にソース／
ドレイン領域を形成してメモリセルを完成させる。
体基板１００のエッチング面のダメージを回復させるた
めにＲＩＥ後酸化膜１０６を１０ｎｍの厚さで形成する
（図１２（ｂ））。次に、前記第１の多結晶シリコン膜
１０２間の溝部１０５を埋めるため全面にＳｉＯ2 など
の埋め込み絶縁膜１０７を６００ｎｍの厚さで形成す
る。その後、ケミカルメカニカルポリッシュ（ＣＭＰ：
chemicai mechanical polising）法で表面を所望の高さ
まで平坦化してシリコン窒化膜１０３を露出させる（図
１３（ａ））。その後、前記シリコン窒化膜１０３をウ
ェットエッチングで除去し埋め込み絶縁膜１０７からな
る素子分離領域を形成する（図１３（ｂ））。さらに、
前記第１の多結晶シリコン膜１０２及び前記埋め込み絶
縁膜１０７全面にＯＮＯ膜（ＳｉＯ2 −ＳｉＮ−ＳｉＯ
2 ）１０８を１２ｎｍの厚さで堆積させる。その後、第
１の多結晶シリコン膜１０９及びＴｉやＷなどの高融点
シリサイド膜１１０をそれぞれ積層させる（図１４）。
その後、ワード線（ＷＬ）を形成するために前記高融点
シリサイド膜１１０、前記第２の多結晶シリコン膜１０
９、前記ＯＮＯ絶縁膜１０８及び前記第１の多結晶シリ
コン膜１０２を順次異方性ドライエッチング法で加工し
たのちイオン注入を行って半導体基板１００にソース／
ドレイン領域を形成してメモリセルを完成させる。
【０００４】
【発明が解決しようとする課題】しかし、このような２
層スタック構造の電極のメモリセルアレイを不揮発性半
導体メモリ（例えば、ＥＥＰＲＯＭ）に適用した場合、
ＲＩＥ後酸化膜１０６が熱酸化膜である場合には酸化レ
ートの違いによってゲート寸法に差が発生している。す
なわち、半導体基板１００に対し前記第１の多結晶シリ
コン膜１０２の酸化レートが速いために電極のエッジ部
が後退した形状になってしまう問題が発生していた。
層スタック構造の電極のメモリセルアレイを不揮発性半
導体メモリ（例えば、ＥＥＰＲＯＭ）に適用した場合、
ＲＩＥ後酸化膜１０６が熱酸化膜である場合には酸化レ
ートの違いによってゲート寸法に差が発生している。す
なわち、半導体基板１００に対し前記第１の多結晶シリ
コン膜１０２の酸化レートが速いために電極のエッジ部
が後退した形状になってしまう問題が発生していた。
【０００５】不揮発性メモリにおいてデバイス動作上、
前記第１の多結晶シリコン膜１０２に電子を注入する
（書き込み）ためには前記高融点シリサイド膜１１０に
２０Ｖ程度の電圧を印加し、前記ゲート酸化膜１０１に
ＦＮ(Fowler-Nordheim) 電流を発生させて行う。一方、
前記第１の多結晶シリコン膜（ｃ）より電子を放出する
（消去）ためには半導体基板１００に２０Ｖ程度の電圧
を印加する。現状のデバイス動作ではより書き込み、消
去の高速化を図るためにメモリセルのブロック単位の書
き込み（数μｓｅｃ）、一括消去（数ｍｓｅｃ）を行っ
ているために消去動作時は、書き込み時に比べ長時間要
している。このため、消去動作時のカソード電極に相当
する半導体基板１００にゲートエッジがあるとここに電
界が集中しエッジ部分が平坦面に比べ電流密度が高くな
ることがあった。
前記第１の多結晶シリコン膜１０２に電子を注入する
（書き込み）ためには前記高融点シリサイド膜１１０に
２０Ｖ程度の電圧を印加し、前記ゲート酸化膜１０１に
ＦＮ(Fowler-Nordheim) 電流を発生させて行う。一方、
前記第１の多結晶シリコン膜（ｃ）より電子を放出する
（消去）ためには半導体基板１００に２０Ｖ程度の電圧
を印加する。現状のデバイス動作ではより書き込み、消
去の高速化を図るためにメモリセルのブロック単位の書
き込み（数μｓｅｃ）、一括消去（数ｍｓｅｃ）を行っ
ているために消去動作時は、書き込み時に比べ長時間要
している。このため、消去動作時のカソード電極に相当
する半導体基板１００にゲートエッジがあるとここに電
界が集中しエッジ部分が平坦面に比べ電流密度が高くな
ることがあった。
【０００６】ＦＮ電流によって発生する酸化膜の電荷
は、同一電荷を注入する場合電流密度が高いほど大きな
トラップを生じるために少ない書き込み、消去サイクル
でしきい値の変動を発生していた。本発明は、このよう
な事情によりなされたものであり、電気的なストレスに
よって誘発する酸化膜中の電荷を低減するため、ゲート
電極のゲート幅方向のエッジ部に電界が集中しないゲー
ト構造を有する半導体記憶装置及びその製造方法を提供
する。
は、同一電荷を注入する場合電流密度が高いほど大きな
トラップを生じるために少ない書き込み、消去サイクル
でしきい値の変動を発生していた。本発明は、このよう
な事情によりなされたものであり、電気的なストレスに
よって誘発する酸化膜中の電荷を低減するため、ゲート
電極のゲート幅方向のエッジ部に電界が集中しないゲー
ト構造を有する半導体記憶装置及びその製造方法を提供
する。
【０００７】
【課題を解決するための手段】本発明は、電気的なスト
レスによって誘発する酸化膜中の電荷を低減するため
に、ゲート電極のゲート幅方向のエッジ部を電界が集中
しない構造にするトランジスタを備えたメモリセルを提
供する。このような構造により、電界をゲート電極に均
一に分布させることができるため、しきい値電圧（Ｖt
h）変動の少ない安定したメモリトランジスタを製造す
ることができる。すなわち、本発明の半導体記憶装置
は、半導体基板主面に形成され、ソース／ドレイン領域
が形成されている素子領域と、前記半導体基板主面に形
成された溝部に絶縁膜が埋め込まれて構成され、前記素
子領域を区画する素子分離領域と、前記素子分離領域に
区画された前記素子領域に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極とを備え、
前記ゲート電極のゲート幅方向の端部は、少なくとも前
記素子分離領域上に延在していることを特徴としてい
る。前記ゲート電極の少なくとも前記素子分離領域上に
延在している領域には、窒素原子がドープされているよ
うにしても良い。前記ゲート電極には、ほぼ均一に窒素
原子がドープされているようにしても良い。前記ゲート
電極は、ポリシリコンから構成されているようにしても
良い。前記ゲート電極は、フローティングゲートであ
り、その上に層間絶縁膜を介してコントロールゲートが
形成されているようにしても良い。
レスによって誘発する酸化膜中の電荷を低減するため
に、ゲート電極のゲート幅方向のエッジ部を電界が集中
しない構造にするトランジスタを備えたメモリセルを提
供する。このような構造により、電界をゲート電極に均
一に分布させることができるため、しきい値電圧（Ｖt
h）変動の少ない安定したメモリトランジスタを製造す
ることができる。すなわち、本発明の半導体記憶装置
は、半導体基板主面に形成され、ソース／ドレイン領域
が形成されている素子領域と、前記半導体基板主面に形
成された溝部に絶縁膜が埋め込まれて構成され、前記素
子領域を区画する素子分離領域と、前記素子分離領域に
区画された前記素子領域に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極とを備え、
前記ゲート電極のゲート幅方向の端部は、少なくとも前
記素子分離領域上に延在していることを特徴としてい
る。前記ゲート電極の少なくとも前記素子分離領域上に
延在している領域には、窒素原子がドープされているよ
うにしても良い。前記ゲート電極には、ほぼ均一に窒素
原子がドープされているようにしても良い。前記ゲート
電極は、ポリシリコンから構成されているようにしても
良い。前記ゲート電極は、フローティングゲートであ
り、その上に層間絶縁膜を介してコントロールゲートが
形成されているようにしても良い。
【０００８】本発明の半導体装置の製造方法は、主面に
ソース／ドレイン領域が形成されている素子領域と前記
素子領域を区画する素子分離領域とを備えた半導体基板
主面上にゲート絶縁膜ポリシリコン膜及び層間絶縁膜を
順次積層形成する工程と、前記層間絶縁膜、ポリシリコ
ン膜及びゲート絶縁膜をエッチングして前記ポリシリコ
ン膜を複数のゲート電極にパターニングする工程と、前
記半導体基板主面をエッチングして前記ゲート電極間に
溝部を形成する工程と、前記ゲート電極表面に窒素原子
をドープする工程と、後酸化処理を施して前記半導体基
板の溝部内及び前記ゲート絶縁膜側面のダメージを回復
させる工程とを具備していることを第１の特徴としてい
る。
ソース／ドレイン領域が形成されている素子領域と前記
素子領域を区画する素子分離領域とを備えた半導体基板
主面上にゲート絶縁膜ポリシリコン膜及び層間絶縁膜を
順次積層形成する工程と、前記層間絶縁膜、ポリシリコ
ン膜及びゲート絶縁膜をエッチングして前記ポリシリコ
ン膜を複数のゲート電極にパターニングする工程と、前
記半導体基板主面をエッチングして前記ゲート電極間に
溝部を形成する工程と、前記ゲート電極表面に窒素原子
をドープする工程と、後酸化処理を施して前記半導体基
板の溝部内及び前記ゲート絶縁膜側面のダメージを回復
させる工程とを具備していることを第１の特徴としてい
る。
【０００９】また、本発明の他の半導体装置の製造方法
は、主面にソース／ドレイン領域が形成されている素子
領域と前記素子領域を区画する素子分離領域とを備えた
半導体基板主面上にゲート絶縁膜窒素原子をドープした
ポリシリコン膜及び層間絶縁膜を順次積層形成する工程
と前記層間絶縁膜、ポリシリコン膜及びゲート絶縁膜を
エッチングして前記ポリシリコン膜を複数のゲート電極
にパターニングする工程と、前記半導体基板主面をエッ
チングして前記ゲート電極間に溝部を形成する工程と、
後酸化処理を施して前記半導体基板の溝部内及び前記ゲ
ート絶縁膜側面のダメージを回復させる工程とを具備し
ていることを第２の特徴としている。前記半導体基板に
は複数の素子領域が形成され、これら素子領域に形成さ
れたゲート電極は、フローティングゲートでありこれら
フローティングゲート上に共通のコントロールゲートを
層間絶縁膜を介して形成する工程をさらに有するように
しても良い。
は、主面にソース／ドレイン領域が形成されている素子
領域と前記素子領域を区画する素子分離領域とを備えた
半導体基板主面上にゲート絶縁膜窒素原子をドープした
ポリシリコン膜及び層間絶縁膜を順次積層形成する工程
と前記層間絶縁膜、ポリシリコン膜及びゲート絶縁膜を
エッチングして前記ポリシリコン膜を複数のゲート電極
にパターニングする工程と、前記半導体基板主面をエッ
チングして前記ゲート電極間に溝部を形成する工程と、
後酸化処理を施して前記半導体基板の溝部内及び前記ゲ
ート絶縁膜側面のダメージを回復させる工程とを具備し
ていることを第２の特徴としている。前記半導体基板に
は複数の素子領域が形成され、これら素子領域に形成さ
れたゲート電極は、フローティングゲートでありこれら
フローティングゲート上に共通のコントロールゲートを
層間絶縁膜を介して形成する工程をさらに有するように
しても良い。
【００１０】
【発明の実施の形態】以下、図面を参照して発明の実施
の形態を説明する。まず、図１乃至図７を参照しながら
第１の実施例を説明する。図１乃至図４は、ＥＥＲＯＭ
のメモリセルの製造工程を示す断面図、図５は、半導体
基板の平面図であり、この平面図のＡ−Ａ′線に沿う部
分の断面図は、図４（ｂ）に示されている。例えば、ｐ
型シリコンからなる半導体基板１０の平坦に仕上げられ
た主面にＳｉＯ2 からなるゲート酸化膜１１を８ｎｍの
厚さで形成する。その後、第１の導電性多結晶シリコン
膜１２を１００ｎｍの厚さで形成する。続いて、前記第
１の多結晶シリコン膜１２を分離するためのエッチング
マスク材として用いられるシリコン窒化膜（ＳｉＮ）１
３を１５０ｎｍの厚さで形成する（図１（ａ））。次に
前記シリコン窒化膜１３全面にフォトレジストを塗布
し、写真触刻法によりレジストパターン１４を形成す
る。次に、前記レジストパターン１４を用いて前記シリ
コン窒化膜１３をＲＩＥなどの異方性ドライエッチング
法でパターニングしてエッチングマスクとする（図１
（ｂ））。
の形態を説明する。まず、図１乃至図７を参照しながら
第１の実施例を説明する。図１乃至図４は、ＥＥＲＯＭ
のメモリセルの製造工程を示す断面図、図５は、半導体
基板の平面図であり、この平面図のＡ−Ａ′線に沿う部
分の断面図は、図４（ｂ）に示されている。例えば、ｐ
型シリコンからなる半導体基板１０の平坦に仕上げられ
た主面にＳｉＯ2 からなるゲート酸化膜１１を８ｎｍの
厚さで形成する。その後、第１の導電性多結晶シリコン
膜１２を１００ｎｍの厚さで形成する。続いて、前記第
１の多結晶シリコン膜１２を分離するためのエッチング
マスク材として用いられるシリコン窒化膜（ＳｉＮ）１
３を１５０ｎｍの厚さで形成する（図１（ａ））。次に
前記シリコン窒化膜１３全面にフォトレジストを塗布
し、写真触刻法によりレジストパターン１４を形成す
る。次に、前記レジストパターン１４を用いて前記シリ
コン窒化膜１３をＲＩＥなどの異方性ドライエッチング
法でパターニングしてエッチングマスクとする（図１
（ｂ））。
【００１１】次に、前記レジストパターン１４をウェッ
トエッチングで除去してから、前記パターニングしたシ
リコン窒化膜１３をマスクにして前記第１の多結晶シリ
コン膜１２及び前記ゲート酸化膜１１をＲＩＥなどの異
方性ドライエッチング法を用いて加工する。その後、Ｎ
Ｈ3 ガスを用いて熱窒化処理を行い、第１の多結晶シリ
コン膜１２の側面に窒素ドープ領域２１を形成する（図
２（ａ））。その後、ＲＩＥなどの異方性ドライエッチ
ングにより前記半導体基板１０を所望の深さまで選択的
にエッチングして溝部１５を形成し、この溝部１５に区
画される領域に素子領域２２を形成する（図２
（ｂ））。続いて、半導体基板１０のエッチング面のダ
メージを回復させるためにＳｉＯ2 などのＲＩＥ後酸化
膜１６を１０ｎｍの厚さで形成する（図３（ａ））。次
に、前記第１の多結晶シリコン膜１２の周囲に形成され
た溝部１５を埋めるために、半導体基板１０の全面にＣ
ＶＤＳｉＯ 2 などの埋め込み絶縁膜１７を６００ｎｍ程
度形成した後、ＣＭＰで表面を所望の高さまで平坦化す
る（図３（ｂ））。
トエッチングで除去してから、前記パターニングしたシ
リコン窒化膜１３をマスクにして前記第１の多結晶シリ
コン膜１２及び前記ゲート酸化膜１１をＲＩＥなどの異
方性ドライエッチング法を用いて加工する。その後、Ｎ
Ｈ3 ガスを用いて熱窒化処理を行い、第１の多結晶シリ
コン膜１２の側面に窒素ドープ領域２１を形成する（図
２（ａ））。その後、ＲＩＥなどの異方性ドライエッチ
ングにより前記半導体基板１０を所望の深さまで選択的
にエッチングして溝部１５を形成し、この溝部１５に区
画される領域に素子領域２２を形成する（図２
（ｂ））。続いて、半導体基板１０のエッチング面のダ
メージを回復させるためにＳｉＯ2 などのＲＩＥ後酸化
膜１６を１０ｎｍの厚さで形成する（図３（ａ））。次
に、前記第１の多結晶シリコン膜１２の周囲に形成され
た溝部１５を埋めるために、半導体基板１０の全面にＣ
ＶＤＳｉＯ 2 などの埋め込み絶縁膜１７を６００ｎｍ程
度形成した後、ＣＭＰで表面を所望の高さまで平坦化す
る（図３（ｂ））。
【００１２】その後、前記シリコン窒化膜１３をウェッ
トエッチングにより除去し素子分離領域（１７）を形成
する（図４（ａ））。さらに前記第１の多結晶シリコン
膜１２及び前記埋め込み絶縁膜１７全面にＯＮＯ膜（Ｓ
ｉＯ2 −ＳｉＮ−ＳｉＯ2 ）１８を１２ｎｍの厚さで堆
積させる。そして半導体基板１０に第２の多結晶シリコ
ン膜１９及び高融点シリサイド膜２０をそれぞれ形成す
る（図４（ｂ））。その後、ワード線（ＷＬ）を形成す
るために前記高融点シリサイド膜２０及び前記第２の多
結晶シリコン膜１９及び前記ＯＮＯ膜１８及び前記第１
の多結晶シリコン膜１２を順次異方性ドライエッチング
法で加工し、イオン注入を行って、半導体基板１０にソ
ース／ドレイン領域を形成してＭＯＳトランジスタから
なるメモリセルを形成する。
トエッチングにより除去し素子分離領域（１７）を形成
する（図４（ａ））。さらに前記第１の多結晶シリコン
膜１２及び前記埋め込み絶縁膜１７全面にＯＮＯ膜（Ｓ
ｉＯ2 −ＳｉＮ−ＳｉＯ2 ）１８を１２ｎｍの厚さで堆
積させる。そして半導体基板１０に第２の多結晶シリコ
ン膜１９及び高融点シリサイド膜２０をそれぞれ形成す
る（図４（ｂ））。その後、ワード線（ＷＬ）を形成す
るために前記高融点シリサイド膜２０及び前記第２の多
結晶シリコン膜１９及び前記ＯＮＯ膜１８及び前記第１
の多結晶シリコン膜１２を順次異方性ドライエッチング
法で加工し、イオン注入を行って、半導体基板１０にソ
ース／ドレイン領域を形成してＭＯＳトランジスタから
なるメモリセルを形成する。
【００１３】図５は、ワード線ＷＬが形成された半導体
基板１０の平面図である。半導体基板１０には素子分離
領域（埋め込み絶縁膜）１７に区画された素子領域２２
が複数形成されている。各素子領域２２には、複数のＭ
ＯＳトランジスタが形成され、隣接するトランジスタ
は、互いにソース／ドレイン領域を共通にしている。ソ
ース／ドレイン領域は、ビット線ＢＬ（図示ぜず）に接
続されている。また、各素子領域２２の１つのトランジ
スタのゲート電極は、隣接する他の素子領域の１つのト
ランジスタのゲート電極とを高融点シリサイド膜２０及
び第２の多結晶シリコン膜１９とで構成するワード線Ｗ
Ｌにより電気的に接続されてメモリセルを構成してい
る。図６は、ＮＡＮＤ型ＥＥＰＲＯＭのメモリセルの回
路図である。このメモリセルアレイは、複数のセルがマ
トリックスに配置形成されている。１つの素子領域は、
複数の半導体素子のソース／ドレイン領域を複数対繰り
返し形成している。これらソース／ドレイン領域は、ビ
ット線ＢＬに接続され、ワード線ＷＬがゲート電極に接
続されている。ワード線ＷＬは、互いに素子分離領域１
７で分離された素子領域に形成されたトランジスタのゲ
ート電極を横断的に接続して形成配置されている。
基板１０の平面図である。半導体基板１０には素子分離
領域（埋め込み絶縁膜）１７に区画された素子領域２２
が複数形成されている。各素子領域２２には、複数のＭ
ＯＳトランジスタが形成され、隣接するトランジスタ
は、互いにソース／ドレイン領域を共通にしている。ソ
ース／ドレイン領域は、ビット線ＢＬ（図示ぜず）に接
続されている。また、各素子領域２２の１つのトランジ
スタのゲート電極は、隣接する他の素子領域の１つのト
ランジスタのゲート電極とを高融点シリサイド膜２０及
び第２の多結晶シリコン膜１９とで構成するワード線Ｗ
Ｌにより電気的に接続されてメモリセルを構成してい
る。図６は、ＮＡＮＤ型ＥＥＰＲＯＭのメモリセルの回
路図である。このメモリセルアレイは、複数のセルがマ
トリックスに配置形成されている。１つの素子領域は、
複数の半導体素子のソース／ドレイン領域を複数対繰り
返し形成している。これらソース／ドレイン領域は、ビ
ット線ＢＬに接続され、ワード線ＷＬがゲート電極に接
続されている。ワード線ＷＬは、互いに素子分離領域１
７で分離された素子領域に形成されたトランジスタのゲ
ート電極を横断的に接続して形成配置されている。
【００１４】ＥＥＰＲＯＭは、周囲と電気的に絶縁され
たフローティングゲートを有し、そこに電子を注入した
り、電子を放出させることにより“１”又は“０”レベ
ルのデータの記憶を行う。シリコン酸化膜の両端に１０
ＭＶ／ｃｍ程度の高電界を印加がすると１０-10 Ａ／μ
ｍ2 オーダーのトンネル電流が流れる。この電流をＦＮ
電流という。電子の注入（書き込み）は、コントロール
ゲート（ＣＧ）に２０Ｖの高電圧を与え、半導体基板の
ソース／ドレイン領域を０Ｖとする。この状態ではフロ
ーティングゲート（ＦＧ）も高い電位となり、ゲート酸
化膜には高電界が掛り、フローティングゲート（ＦＧ）
からソース／ドレイン領域へＦＮ電流が流れでる。電子
は電流と逆方向に動くので、フローティングゲート（Ｆ
Ｇ）には電子が注入される。一方、フローティングゲー
ト（ＦＧ）からの電子の放出（消去）には、コントロー
ルゲート（ＣＧ）に０Ｖ、ドレイン領域に２０Ｖを印加
する。この状態でドレイン領域からフローティングゲー
ト（ＦＧ）へ高電界が生じる。これによりＦＮ電流がド
レイン領域からフローティングゲート（ＦＧ）へ向かっ
て流れ、電子はフローティングゲート（ＦＧ）から放出
される（図７参照）。図７は、メモリセルの書き込み・
消去時の電子の移動を示す半導体基板の断面図である。
この動作時に電界が集中するフローティングゲートの端
部がソース／ドレイン領域に対向するとこの部分でゲー
ト酸化膜に強い電界が加わり、ゲート酸化膜が破壊され
る。
たフローティングゲートを有し、そこに電子を注入した
り、電子を放出させることにより“１”又は“０”レベ
ルのデータの記憶を行う。シリコン酸化膜の両端に１０
ＭＶ／ｃｍ程度の高電界を印加がすると１０-10 Ａ／μ
ｍ2 オーダーのトンネル電流が流れる。この電流をＦＮ
電流という。電子の注入（書き込み）は、コントロール
ゲート（ＣＧ）に２０Ｖの高電圧を与え、半導体基板の
ソース／ドレイン領域を０Ｖとする。この状態ではフロ
ーティングゲート（ＦＧ）も高い電位となり、ゲート酸
化膜には高電界が掛り、フローティングゲート（ＦＧ）
からソース／ドレイン領域へＦＮ電流が流れでる。電子
は電流と逆方向に動くので、フローティングゲート（Ｆ
Ｇ）には電子が注入される。一方、フローティングゲー
ト（ＦＧ）からの電子の放出（消去）には、コントロー
ルゲート（ＣＧ）に０Ｖ、ドレイン領域に２０Ｖを印加
する。この状態でドレイン領域からフローティングゲー
ト（ＦＧ）へ高電界が生じる。これによりＦＮ電流がド
レイン領域からフローティングゲート（ＦＧ）へ向かっ
て流れ、電子はフローティングゲート（ＦＧ）から放出
される（図７参照）。図７は、メモリセルの書き込み・
消去時の電子の移動を示す半導体基板の断面図である。
この動作時に電界が集中するフローティングゲートの端
部がソース／ドレイン領域に対向するとこの部分でゲー
ト酸化膜に強い電界が加わり、ゲート酸化膜が破壊され
る。
【００１５】本発明では、このフローティングゲートの
端部が素子分離領域に延在しているように構成されてい
るので、ゲート酸化膜に高電界が加わることがなくな
る。次に、図８及び図９を参照して第２の実施例を説明
する。図８は、第１の実施例の半導体記憶装置を製造す
るプロセスを示すプロセスフロー図、図９は、この実施
例の製造プロセスフロー図である。図８に示す第１のプ
ロセスは、（１） ｐ型シリコン半導体基板の平坦に仕
上げられた主面に膜厚８ｎｍのゲート酸化膜、膜厚１０
０ｎｍの第１の導電性多結晶シリコン膜、膜厚１５０ｎ
ｍのシリコン窒化膜を積層する。次に、シリコン窒化膜
全面にフォトレジストを塗布し、写真触刻法によりレジ
ストパターンを形成する。次に、レジストパターンを用
いてシリコン窒化膜をＲＩＥなどの異方性ドライエッチ
ング法でパターニングしてエッチングマスクとする。次
に、レジストパターンをウェットエッチングで除去して
から、前記パターニングしたシリコン窒化膜をマスクに
して第１の多結晶シリコン膜及びゲート酸化膜をＲＩＥ
などの異方性ドライエッチング法を用いて加工する。こ
れにより、ゲート酸化膜上の第１のポリシリコン膜は、
フローティングゲートに加工される。
端部が素子分離領域に延在しているように構成されてい
るので、ゲート酸化膜に高電界が加わることがなくな
る。次に、図８及び図９を参照して第２の実施例を説明
する。図８は、第１の実施例の半導体記憶装置を製造す
るプロセスを示すプロセスフロー図、図９は、この実施
例の製造プロセスフロー図である。図８に示す第１のプ
ロセスは、（１） ｐ型シリコン半導体基板の平坦に仕
上げられた主面に膜厚８ｎｍのゲート酸化膜、膜厚１０
０ｎｍの第１の導電性多結晶シリコン膜、膜厚１５０ｎ
ｍのシリコン窒化膜を積層する。次に、シリコン窒化膜
全面にフォトレジストを塗布し、写真触刻法によりレジ
ストパターンを形成する。次に、レジストパターンを用
いてシリコン窒化膜をＲＩＥなどの異方性ドライエッチ
ング法でパターニングしてエッチングマスクとする。次
に、レジストパターンをウェットエッチングで除去して
から、前記パターニングしたシリコン窒化膜をマスクに
して第１の多結晶シリコン膜及びゲート酸化膜をＲＩＥ
などの異方性ドライエッチング法を用いて加工する。こ
れにより、ゲート酸化膜上の第１のポリシリコン膜は、
フローティングゲートに加工される。
【００１６】次に、（２） 半導体基板に対してＮＨ3
ガスを用いて熱窒化処理を行い、フローティングゲート
の側面に窒素ドープ領域を形成する。（３） その後Ｒ
ＩＥなどの異方性ドライエッチングにより半導体基板を
所望の深さまで選択的にエッチングして溝部を形成し、
この溝部に区画される領域に素子領域を形成する。続い
て、（４） 半導体基板のエッチング面のダメージを回
復させるために溝部側面、フローティングゲート側面に
膜厚１０ｎｍのＲＩＥ後酸化膜を形成する。次に、
（５） フローティングゲートの周囲に形成された溝部
を埋めるために、半導体基板の全面に膜厚６００ｎｍの
ＣＶＤＳｉＯ2 などの埋め込み絶縁膜１７を形成後、Ｃ
ＭＰで表面を所望の高さまで平坦化する。その後、シリ
コン窒化膜をウェットエッチングにより除去し素子分離
領域を形成する。さらに、（６）フローティングゲート
及び素子分離領域全面に膜厚１２ｎｍのＯＮＯ絶縁膜を
堆積させる。そして、半導体基板にコントロールゲート
を構成する膜厚１００ｎｍの第２の多結晶シリコン膜及
び膜厚５０ｎｍの高融点シリサイド膜をそれぞれ形成す
る。次いで、半導体基板にソース／ドレイン領域を形成
する。
ガスを用いて熱窒化処理を行い、フローティングゲート
の側面に窒素ドープ領域を形成する。（３） その後Ｒ
ＩＥなどの異方性ドライエッチングにより半導体基板を
所望の深さまで選択的にエッチングして溝部を形成し、
この溝部に区画される領域に素子領域を形成する。続い
て、（４） 半導体基板のエッチング面のダメージを回
復させるために溝部側面、フローティングゲート側面に
膜厚１０ｎｍのＲＩＥ後酸化膜を形成する。次に、
（５） フローティングゲートの周囲に形成された溝部
を埋めるために、半導体基板の全面に膜厚６００ｎｍの
ＣＶＤＳｉＯ2 などの埋め込み絶縁膜１７を形成後、Ｃ
ＭＰで表面を所望の高さまで平坦化する。その後、シリ
コン窒化膜をウェットエッチングにより除去し素子分離
領域を形成する。さらに、（６）フローティングゲート
及び素子分離領域全面に膜厚１２ｎｍのＯＮＯ絶縁膜を
堆積させる。そして、半導体基板にコントロールゲート
を構成する膜厚１００ｎｍの第２の多結晶シリコン膜及
び膜厚５０ｎｍの高融点シリサイド膜をそれぞれ形成す
る。次いで、半導体基板にソース／ドレイン領域を形成
する。
【００１７】このように、窒化処理をポリシリコンから
なるコントロールゲートに施してから行うので、ＲＩＥ
後酸化処理を行ってもコントロールゲートが大きく酸化
されることはなく結果的にゲート電極の幅方向の端部は
素子分離領域に延在することになる。その結果、ゲート
酸化膜の破壊は少なくなる。図９に示す第２のプロセス
は、（１） ｐ型シリコン半導体基板の平坦に仕上げら
れた主面に膜厚８ｎｍのゲート酸化膜、窒素原子を所定
の割合でドープした膜厚１００ｎｍの第１の導電性多結
晶シリコン膜、膜厚１５０ｎｍのシリコン窒化膜を積層
する。次に、シリコン窒化膜全面にフォトレジストを塗
布し、写真触刻法によりレジストパターンを形成する。
次に、レジストパターンを用いてシリコン窒化膜をＲＩ
Ｅなどの異方性ドライエッチング法でパターニングして
エッチングマスクとする。次に、レジストパターンをウ
ェットエッチングで除去してから、前記パターニングし
たシリコン窒化膜をマスクにして第１の多結晶シリコン
膜及びゲート酸化膜をＲＩＥなどの異方性ドライエッチ
ング法を用いて加工する。これにより、ゲート酸化膜上
の第１の多結晶シリコン膜は、窒素原子がドープされた
フローティングゲートに加工される。
なるコントロールゲートに施してから行うので、ＲＩＥ
後酸化処理を行ってもコントロールゲートが大きく酸化
されることはなく結果的にゲート電極の幅方向の端部は
素子分離領域に延在することになる。その結果、ゲート
酸化膜の破壊は少なくなる。図９に示す第２のプロセス
は、（１） ｐ型シリコン半導体基板の平坦に仕上げら
れた主面に膜厚８ｎｍのゲート酸化膜、窒素原子を所定
の割合でドープした膜厚１００ｎｍの第１の導電性多結
晶シリコン膜、膜厚１５０ｎｍのシリコン窒化膜を積層
する。次に、シリコン窒化膜全面にフォトレジストを塗
布し、写真触刻法によりレジストパターンを形成する。
次に、レジストパターンを用いてシリコン窒化膜をＲＩ
Ｅなどの異方性ドライエッチング法でパターニングして
エッチングマスクとする。次に、レジストパターンをウ
ェットエッチングで除去してから、前記パターニングし
たシリコン窒化膜をマスクにして第１の多結晶シリコン
膜及びゲート酸化膜をＲＩＥなどの異方性ドライエッチ
ング法を用いて加工する。これにより、ゲート酸化膜上
の第１の多結晶シリコン膜は、窒素原子がドープされた
フローティングゲートに加工される。
【００１８】次に、（２） その後ＲＩＥなどの異方性
ドライエッチングにより半導体基板を所望の深さまで選
択的にエッチングして溝部を形成し、この溝部に区画さ
れる領域に素子領域を形成する。続いて、（３） 半導
体基板のエッチング面のダメージを回復させるために溝
部側面、フローティングゲート側面に膜厚１０ｎｍのＲ
ＩＥ後酸化膜を形成する。次に、（４） フローティン
グゲートの周囲に形成された溝部を埋めるために半導体
基板の全面に膜厚６００ｎｍのＣＶＤＳｉＯ2などの埋
め込み絶縁膜１７を形成後、ＣＭＰで表面を所望の高さ
まで平坦化する。その後、シリコン窒化膜をウェットエ
ッチングにより除去し素子分離領域を形成する。さら
に、（５）フローティングゲート及び素子分離領域全面
に膜厚１２ｎｍのＯＮＯ絶縁膜を堆積させる。そして、
半導体基板にコントロールゲートを構成する膜厚１００
ｎｍの第２の多結晶シリコン膜及び膜厚５０ｎｍの高融
点シリサイド膜をそれぞれ積層形成する。次いで半導体
基板にソース／ドレイン領域を形成する。このように、
窒素原子をポリシリコンからなるコントロールゲートに
ドープしてあるので、ＲＩＥ後酸化処理を行ってもコン
トロールゲートが大きく酸化されることはなく結果的に
ゲート電極の幅方向の端部は素子分離領域に延在するこ
とになる。その結果、ゲート酸化膜の破壊は少なくな
る。
ドライエッチングにより半導体基板を所望の深さまで選
択的にエッチングして溝部を形成し、この溝部に区画さ
れる領域に素子領域を形成する。続いて、（３） 半導
体基板のエッチング面のダメージを回復させるために溝
部側面、フローティングゲート側面に膜厚１０ｎｍのＲ
ＩＥ後酸化膜を形成する。次に、（４） フローティン
グゲートの周囲に形成された溝部を埋めるために半導体
基板の全面に膜厚６００ｎｍのＣＶＤＳｉＯ2などの埋
め込み絶縁膜１７を形成後、ＣＭＰで表面を所望の高さ
まで平坦化する。その後、シリコン窒化膜をウェットエ
ッチングにより除去し素子分離領域を形成する。さら
に、（５）フローティングゲート及び素子分離領域全面
に膜厚１２ｎｍのＯＮＯ絶縁膜を堆積させる。そして、
半導体基板にコントロールゲートを構成する膜厚１００
ｎｍの第２の多結晶シリコン膜及び膜厚５０ｎｍの高融
点シリサイド膜をそれぞれ積層形成する。次いで半導体
基板にソース／ドレイン領域を形成する。このように、
窒素原子をポリシリコンからなるコントロールゲートに
ドープしてあるので、ＲＩＥ後酸化処理を行ってもコン
トロールゲートが大きく酸化されることはなく結果的に
ゲート電極の幅方向の端部は素子分離領域に延在するこ
とになる。その結果、ゲート酸化膜の破壊は少なくな
る。
【００１９】ポリシリコン膜に添加される窒素の量は、
このポリシリコン膜の３〜５ｗｔ％が適当である。少な
くとも３ｗｔ％の窒素が添加されていればポリシリコン
膜の酸化速度を著しく減少させることができる。しか
し、添加量が増大すると導電性がなくなるので、５ｗｔ
％が限度である。ここで、図１０を参照して従来の製造
方法を用いたときのセル構造と本発明の製造方法を用い
た場合のセル構造の違いを明確化して説明する。図１０
（１）は、従来の製造方法を用いた場合であるが、ＲＩ
Ｅ後酸化によってフローィングゲートである第１の導電
性多結晶シリコン膜のエッジＡが半導体基板のエッジＢ
より酸化レートが速いために後退している。一方、図１
０（２）は本発明の製造方法を用いた場合であり、第１
の導電性多結晶シリコン膜の側面部の酸化が抑制されて
いるために半導体基板のエッジＢが第１の導電性多結晶
シリコン膜のエッジＡより後退していることを示す。し
たがって、セルの消去動作時カソード電極に相当する第
１の導電性多結晶シリコン膜のゲートエッジに電界が集
中しない構造を作ることができる。
このポリシリコン膜の３〜５ｗｔ％が適当である。少な
くとも３ｗｔ％の窒素が添加されていればポリシリコン
膜の酸化速度を著しく減少させることができる。しか
し、添加量が増大すると導電性がなくなるので、５ｗｔ
％が限度である。ここで、図１０を参照して従来の製造
方法を用いたときのセル構造と本発明の製造方法を用い
た場合のセル構造の違いを明確化して説明する。図１０
（１）は、従来の製造方法を用いた場合であるが、ＲＩ
Ｅ後酸化によってフローィングゲートである第１の導電
性多結晶シリコン膜のエッジＡが半導体基板のエッジＢ
より酸化レートが速いために後退している。一方、図１
０（２）は本発明の製造方法を用いた場合であり、第１
の導電性多結晶シリコン膜の側面部の酸化が抑制されて
いるために半導体基板のエッジＢが第１の導電性多結晶
シリコン膜のエッジＡより後退していることを示す。し
たがって、セルの消去動作時カソード電極に相当する第
１の導電性多結晶シリコン膜のゲートエッジに電界が集
中しない構造を作ることができる。
【００２０】上記本発明の製造方法によれば、第１の多
結晶シリコン膜のゲート長より半導体基板のゲートエッ
ジ長を短くすることによって、電気的なストレスによっ
て誘発する酸化膜中の電化を低減することができたため
に、メモリセルのしきい値変動を小さくすることが可能
となりより信頼性の高いメモリセルを提供することがで
きる。なお、前記実施例では、ゲート電極のエッジ酸化
防止対策としてＮＨ3 による熱窒化法を用いたが、Ｎ2
０、Ｎ、ＮＯガス等による熱窒化を用いても同様な効果
を得ることができる。
結晶シリコン膜のゲート長より半導体基板のゲートエッ
ジ長を短くすることによって、電気的なストレスによっ
て誘発する酸化膜中の電化を低減することができたため
に、メモリセルのしきい値変動を小さくすることが可能
となりより信頼性の高いメモリセルを提供することがで
きる。なお、前記実施例では、ゲート電極のエッジ酸化
防止対策としてＮＨ3 による熱窒化法を用いたが、Ｎ2
０、Ｎ、ＮＯガス等による熱窒化を用いても同様な効果
を得ることができる。
【００２１】
【発明の効果】以上のように、本発明によれば、ゲート
電極の側面に窒素ドープ領域を設けるか、予め窒素をド
ープしたポリシリコン膜を用いることによって、デバイ
ス動作においてメモリセルのしきい値変動を小さくする
ことができる。そのため信頼性の高い不揮発性半導体記
憶装置を提供することが可能になる。
電極の側面に窒素ドープ領域を設けるか、予め窒素をド
ープしたポリシリコン膜を用いることによって、デバイ
ス動作においてメモリセルのしきい値変動を小さくする
ことができる。そのため信頼性の高い不揮発性半導体記
憶装置を提供することが可能になる。
【図１】本発明のＥＥＲＯＭのメモリセルの製造工程を
示す断面図。
示す断面図。
【図２】本発明のＥＥＲＯＭのメモリセルの製造工程を
示す断面図。
示す断面図。
【図３】本発明のＥＥＲＯＭのメモリセルの製造工程を
示す断面図。
示す断面図。
【図４】本発明のＥＥＲＯＭのメモリセルの製造工程を
示す断面図。
示す断面図。
【図５】本発明の半導体記憶装置が形成された半導体基
板の平面図。
板の平面図。
【図６】ＮＡＮＤ型ＥＥＰＲＯＭのメモリセルの部分回
路図。
路図。
【図７】メモリセルの書き込み・消去時の電子の移動を
示す半導体基板の断面図。
示す半導体基板の断面図。
【図８】第１の実施例の半導体記憶装置を製造するプロ
セスを示すフロー図。
セスを示すフロー図。
【図９】第２の実施例の製造プロセスフロー図。
【図１０】従来の製造方法を用いたときのセル構造と本
発明の製造方法を用いた場合のセル構造の違いを明確化
した説明図。
発明の製造方法を用いた場合のセル構造の違いを明確化
した説明図。
【図１１】従来のＥＥＲＯＭのメモリセルの製造工程を
示す断面図。
示す断面図。
【図１２】従来のＥＥＲＯＭのメモリセルの製造工程を
示す断面図。
示す断面図。
【図１３】従来のＥＥＲＯＭのメモリセルの製造工程を
示す断面図。
示す断面図。
【図１４】従来のＥＥＲＯＭのメモリセルの製造工程を
示す断面図。
示す断面図。
１０、１００・・・半導体基板、 １１、１０１・・
・ゲート酸化膜、１２、１０２・・・第１の導電性多結
晶シリコン膜（フローティングゲート）、１３、１０３
・・・シリコン窒化膜、１４、１０４・・・フォトレジ
スト、１５、１０５・・・溝部、 １６、１０６・・
・ＲＩＥ後酸化、１７、１０７・・・埋め込み絶縁膜、
１８、１０８・・・ＯＮＯ膜、１９、１０９・・・
第２の導電性多結晶シリコン膜（コントロールゲー
ト）、２０、１１０・・・高融点シリサイド膜、２１・
・・窒素ドープ領域、２２・・・素子領域。
・ゲート酸化膜、１２、１０２・・・第１の導電性多結
晶シリコン膜（フローティングゲート）、１３、１０３
・・・シリコン窒化膜、１４、１０４・・・フォトレジ
スト、１５、１０５・・・溝部、 １６、１０６・・
・ＲＩＥ後酸化、１７、１０７・・・埋め込み絶縁膜、
１８、１０８・・・ＯＮＯ膜、１９、１０９・・・
第２の導電性多結晶シリコン膜（コントロールゲー
ト）、２０、１１０・・・高融点シリサイド膜、２１・
・・窒素ドープ領域、２２・・・素子領域。
Claims (8)
- 【請求項１】 半導体基板主面に形成され、ソース／ド
レイン領域が形成されている素子領域と、前記半導体基
板主面に形成された溝部に絶縁膜が埋め込まれて構成さ
れ、前記素子領域を区画する素子分離領域と、前記素子
分離領域に区画された前記素子領域に形成されたゲート
絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極
とを備え、前記ゲート電極のゲート幅方向の端部は、少
なくとも前記素子分離領域上に延在していることを特徴
とする半導体記憶装置。 - 【請求項２】 前記ゲート電極の少なくとも前記素子分
離領域上に延在している領域には、窒素原子がドープさ
れていることを特徴とする請求項１に記載の半導体記憶
装置。 - 【請求項３】 前記ゲート電極には、ほぼ均一に窒素原
子がドープされていることを特徴とする請求項１に記載
の半導体記憶装置。 - 【請求項４】 前記ゲート電極は、ポリシリコンから構
成されていることを特徴とする請求項１乃至請求項３の
いずれかに記載の半導体記憶装置。 - 【請求項５】 前記ゲート電極は、フローティングゲー
トであり、その上に層間絶縁膜を介してコントロールゲ
ートが形成されていることを特徴とする請求項１乃至請
求項４のいづれかに記載の半導体記憶装置。 - 【請求項６】 主面にソース／ドレイン領域が形成され
ている素子領域と前記素子領域を区画する素子分離領域
とを備えた半導体基板主面上にゲート絶縁膜、ポリシリ
コン膜及び層間絶縁膜を順次積層形成する工程と、前記
層間絶縁膜、ポリシリコン膜及びゲート絶縁膜をエッチ
ングして前記ポリシリコン膜を複数のゲート電極にパタ
ーニングする工程と、前記半導体基板主面をエッチング
して前記ゲート電極間に溝部を形成する工程と、前記ゲ
ート電極表面に窒素原子をドープする工程と、後酸化処
理を施して前記半導体基板の溝部内及び前記ゲート絶縁
膜側面のダメージを回復させる工程とを具備しているこ
とを特徴とする半導体記憶装置の製造方法。 - 【請求項７】 主面にソース／ドレイン領域が形成され
ている素子領域と前記素子領域を区画する素子分離領域
とを備えた半導体基板主面上にゲート絶縁膜、窒素原子
をドープしたポリシリコン膜及び層間絶縁膜を順次積層
形成する工程と、前記層間絶縁膜、ポリシリコン膜及び
ゲート絶縁膜をエッチングして前記ポリシリコン膜を複
数のゲート電極にパターニングする工程と、前記半導体
基板主面をエッチングして前記ゲート電極間に溝部を形
成する工程と、後酸化処理を施して前記半導体基板の溝
部内及び前記ゲート絶縁膜側面のダメージを回復させる
工程とを具備していることを特徴とする半導体記憶装置
の製造方法。 - 【請求項８】 前記半導体基板には複数の素子領域が形
成され、これら素子領域に形成されたゲート電極は、フ
ローティングゲートでありこれらフローティングゲート
上に共通のコントロールゲートを層間絶縁膜を介して形
成する工程をさらに有することを特徴とする半導体記憶
装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11067823A JP2000269362A (ja) | 1999-03-15 | 1999-03-15 | 半導体記憶装置及びその製造方法 |
| KR1020000012780A KR20000076852A (ko) | 1999-03-15 | 2000-03-14 | 반도체 기억장치 및 그 제조방법 |
| US09/524,754 US6657251B1 (en) | 1999-03-15 | 2000-03-14 | Semiconductor memory device having memory transistors with gate electrodes of a double-layer stacked structure and method of fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11067823A JP2000269362A (ja) | 1999-03-15 | 1999-03-15 | 半導体記憶装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000269362A true JP2000269362A (ja) | 2000-09-29 |
Family
ID=13356063
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11067823A Pending JP2000269362A (ja) | 1999-03-15 | 1999-03-15 | 半導体記憶装置及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6657251B1 (ja) |
| JP (1) | JP2000269362A (ja) |
| KR (1) | KR20000076852A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002280467A (ja) * | 2001-03-17 | 2002-09-27 | Samsung Electronics Co Ltd | Ｓｏｎｏｓフラッシュメモリ素子及びその形成方法 |
| JP2008084975A (ja) * | 2006-09-26 | 2008-04-10 | Toshiba Corp | 半導体装置、およびその製造方法 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7416956B2 (en) * | 2004-11-23 | 2008-08-26 | Sandisk Corporation | Self-aligned trench filling for narrow gap isolation regions |
| US7381615B2 (en) * | 2004-11-23 | 2008-06-03 | Sandisk Corporation | Methods for self-aligned trench filling with grown dielectric for high coupling ratio in semiconductor devices |
| JP4488947B2 (ja) | 2005-04-08 | 2010-06-23 | 株式会社東芝 | 不揮発性半導体記憶装置の製造方法 |
| JP4592575B2 (ja) * | 2005-12-08 | 2010-12-01 | 株式会社東芝 | 不揮発性半導体メモリとその製造方法 |
| JP2007305749A (ja) * | 2006-05-10 | 2007-11-22 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP2012038934A (ja) * | 2010-08-06 | 2012-02-23 | Toshiba Corp | 不揮発性半導体記憶装置とその製造方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3764177B2 (ja) | 1994-03-16 | 2006-04-05 | 株式会社東芝 | 半導体記憶装置およびその製造方法 |
| JPH0964209A (ja) | 1995-08-25 | 1997-03-07 | Toshiba Corp | 半導体装置およびその製造方法 |
| US5708581A (en) | 1996-07-12 | 1998-01-13 | Hewlett-Packard Company | Method for maximizing feedforward orthogonality for minimizing servo system nuller instability |
| JPH1032313A (ja) | 1996-07-17 | 1998-02-03 | Toshiba Corp | 半導体装置とその製造方法 |
| JPH10256402A (ja) | 1997-03-12 | 1998-09-25 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
| JP3602691B2 (ja) * | 1997-06-27 | 2004-12-15 | 株式会社東芝 | 不揮発性半導体記憶装置およびその製造方法 |
| US6162683A (en) * | 1997-12-19 | 2000-12-19 | Texas Instruments Incorporated | System and method for forming an inter-layer dielectric in floating gate memory devices |
-
1999
- 1999-03-15 JP JP11067823A patent/JP2000269362A/ja active Pending
-
2000
- 2000-03-14 US US09/524,754 patent/US6657251B1/en not_active Expired - Lifetime
- 2000-03-14 KR KR1020000012780A patent/KR20000076852A/ko not_active IP Right Cessation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002280467A (ja) * | 2001-03-17 | 2002-09-27 | Samsung Electronics Co Ltd | Ｓｏｎｏｓフラッシュメモリ素子及びその形成方法 |
| JP2008227535A (ja) * | 2001-03-17 | 2008-09-25 | Samsung Electronics Co Ltd | Ｓｏｎｏｓフラッシュメモリ素子及びその形成方法 |
| JP2008084975A (ja) * | 2006-09-26 | 2008-04-10 | Toshiba Corp | 半導体装置、およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6657251B1 (en) | 2003-12-02 |
| KR20000076852A (ko) | 2000-12-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100937896B1 (ko) | 자기 정렬된 얕은 트렌치 분리를 통한 이이피롬 어레이 | |
| JP4646837B2 (ja) | 半導体装置の製造方法 | |
| US7205198B2 (en) | Method of making a bi-directional read/program non-volatile floating gate memory cell | |
| TW525170B (en) | Nonvolatile semiconductor memory device and its fabricating method | |
| US6818944B2 (en) | Nonvolatile memory devices and methods of fabricating the same | |
| KR101025148B1 (ko) | 공동들에 부동 게이트들이 형성된 비휘발성 부동 게이트 메모리 셀, 및 이의 어레이, 및 형성 방법 | |
| US7045424B2 (en) | Method of fabricating local SONOS type gate structure and method of fabricating nonvolatile memory cell having the same | |
| TW543195B (en) | Split-gate flash memory structure and method of manufacture | |
| KR100654559B1 (ko) | 노어형 플래시 메모리 셀 어레이 및 그의 제조 방법 | |
| KR100953050B1 (ko) | 비휘발성 메모리 소자 및 그의 제조 방법 | |
| TW200302568A (en) | Semiconductor memory having storage cells storing multiple bits and a method of driving the same | |
| JP2000286349A (ja) | 半導体装置およびその製造方法 | |
| JP2003218242A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| JP2000269362A (ja) | 半導体記憶装置及びその製造方法 | |
| JPH07226449A (ja) | 電気的に情報の書込および消去が可能な半導体記憶装置およびその製造方法ならびにその記憶認識方法 | |
| KR100593599B1 (ko) | 반도체 소자의 제조 방법 | |
| JP2001284555A (ja) | 不揮発性半導体記憶装置、その読み出し及び書き込み方法、その製造方法 | |
| US11315635B2 (en) | Split-gate, 2-bit non-volatile memory cell with erase gate disposed over word line gate, and method of making same | |
| JP2004056071A (ja) | 半導体素子の製造方法及びその素子 | |
| US7358559B2 (en) | Bi-directional read/program non-volatile floating gate memory array, and method of formation | |
| JP3198682B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JP2004356428A (ja) | 不揮発性半導体記憶装置、及び、その製造方法 | |
| JP2003078045A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| KR100620219B1 (ko) | 메모리 소자의 제조방법 | |
| KR20060043534A (ko) | 트렌치 내에 독립적인 제어 가능한 제어 게이트를 갖는 매립형 비트 라인 불휘발성 부동 게이트 메모리 셀, 및 그 어레이, 및 형성 방법 |