KR20000076852A - 반도체 기억장치 및 그 제조방법 - Google Patents

반도체 기억장치 및 그 제조방법 Download PDF

Info

Publication number
KR20000076852A
KR20000076852A KR1020000012780A KR20000012780A KR20000076852A KR 20000076852 A KR20000076852 A KR 20000076852A KR 1020000012780 A KR1020000012780 A KR 1020000012780A KR 20000012780 A KR20000012780 A KR 20000012780A KR 20000076852 A KR20000076852 A KR 20000076852A
Authority
KR
South Korea
Prior art keywords
film
gate
semiconductor substrate
insulating film
region
Prior art date
Application number
KR1020000012780A
Other languages
English (en)
Inventor
메구로히사타카
Original Assignee
니시무로 타이죠
가부시끼가이샤 도시바
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 니시무로 타이죠, 가부시끼가이샤 도시바 filed Critical 니시무로 타이죠
Publication of KR20000076852A publication Critical patent/KR20000076852A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/167—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System further characterised by the doping material
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate

Abstract

본 발명은, 소스/드레인영역 위에 형성되는 금속 실리사이드막의 희생층인 실리콘 에피택셜 성장막에 생기는 파셋(facet)의 영향을 실질적으로 없앨 수 있는 반도체장치의 제조방법을 제공한다.
반도체기판(21) 위에 설치된 폴리실리콘 게이트전극(23)의 측면에 형성되는 측벽절연막을 위로부터 실리콘 산화막(25), 실리콘 질화막(24)의 적층구조로 하고, 노출된 반도체기판 위에 선택적으로 실리콘 에피택셜 성장막(28)을 성장시키며, 실리콘 질화막(24) 위에는 폴리실리콘막(29)을 성장시키고, 실리콘 산화막(25) 위에는 실리콘막을 성장시키지 않는 성장조건으로 노출된 반도체기판 위에 선택적으로 실리콘 에피택셜 성장막을 성장시킨다. 이 방법에 의해, 상기 성장막의 측면에 형성되는 파셋면에 폴리실리콘막(29)이 접합하여 상기 성장막의 파셋 형상이 실질적으로 나타나지 않게 된다.

Description

반도체 기억장치 및 그 제조방법 {SEMICONDUCTOR MEMORY DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은, 반도체 기억장치에 관한 것으로, 특히 2층 스택구조의 게이트전극을 갖춘 메모리 트랜지스터를 갖는 불휘발성 반도체 메모리에 배치된 메모리셀 어레이구조 및 그 제조방법에 관한 것이고, 예컨대 NAND형 EEPROM(전기적 소거, 기록가능한 반도체 메모리)에 적용된다.
종래의 메모리셀의 제조방법을 도 11 내지 도 14를 참조하여 설명한다. 도면은 모두 메모리셀의 제조공정 단면도이다. 예컨대, p형 실리콘 반도체기판 (100)의 평탄하게 마무리된 주면에 SiO2로 이루어진 게이트 산화막(101)을 8nm의 두께로 형성한다. 그후, 제1 도전성 다결정 실리콘막(102)을 100nm의 두께로 형성한다. 이어서, 상기 제1 다결정 실리콘막(102)을 분리하기 위한 에칭마스크재로서 이용되는 실리콘 질화막(SiN)(103)을 150nm의 두께로 형성한다(도 11a). 다음에 상기 실리콘 질화막(103) 전면에 포토레지스트를 도포하고, 사진식각법에 의해 레지스트 패턴을 형성한다. 다음에, 상기 레지스트 패턴(104)을 이용하여 상기 실리콘 질화막(103)을 RIE(Reactive Ion Etching) 등의 이방성 드라이 에칭법으로 패터닝하여 에칭마스크로 한다(도 11b).
다음에, 상기 레지스트 패턴(104)을 웨트 에칭(Wet Etching)으로 제거하고나서 상기 패터닝한 실리콘 질화막(103)을 마스크로 하여 상기 제1 다결정 실리콘막(102) 및 상기 게이트 산화막(101) 및 상기 반도체기판의 원하는 깊이까지 이방성 드라이 에칭법을 이용하여 선택적으로 에칭하여 소자영역을 둘러싸는 홈부(105)를 형성한다(도 12a).
다음에, 게이트 산화막(101)의 측면부 및 반도체기판(100)의 에칭면의 대미지를 회복시키기 위해 RIE 후산화막(106)을 10nm의 두께로 형성한다(도 12b). 다음에, 상기 제1 다결정 실리콘막(102) 사이의 홈부(105)를 매립하기 위해 전면에 SiO2등의 매립 절연막(107)을 600nm의 두께로 형성한다. 그후, CMP(Chemical Mecanical Polishing)법으로 표면을 원하는 높이까지 평탄화하여 실리콘 질화막(103)을 노출시킨다(도 13a). 그후, 상기 실리콘 질화막(103)을 웨트 에칭으로 제거하여 매립 절연막(107)으로 이루어진 소자분리영역을 형성한다(도 13b). 더욱이, 상기 제1 다결정 실리콘막(102) 및 상기 매립 절연막(107) 전면에 ONO막(SiO2-SiN-SiO2)(108)을 12nm의 두께로 퇴적시킨다. 그후, 제1 다결정 실리콘막(109) 및 Ti나 W 등의 고융점 실리사이드막(110)을 각각 적층시킨다(도 14).
그후, 워드선(WL)을 형성하기 위해 상기 고융점 실리사이드막(110), 상기 제2 다결정 실리콘막(109), 상기 ONO절연막(108) 및 상기 제1 다결정 실리콘막 (102)을 순차로 이방성 드라이 에칭법으로 가공한 후에 이온주입을 행하여 반도체기판(100)에 소스/드레인 영역을 형성하여 메모리셀을 완성시킨다.
그러나, 이러한 2층 스택구조의 전극의 메모리셀 어레이를 불휘발성 반도체 메모리(예컨대, EEPROM)에 적용한 경우, RIE 후산화막(106)이 열산화막인 경우에는 산화속도의 차이에 따라 게이트치수에 차이가 발생하고 있다.
즉, 반도체기판(100)에 대해 상기 제1 다결정 실리콘막(102)의 산화속도가 빠르기 때문에 전극의 에지부가 후퇴된 형상으로 되어 버리는 문제가 발생하고 있었다.
불휘발성 메모리에 있어서 디바이스 동작상 상기 제1 다결정 실리콘막(102)에 전자를 주입(기록)하기 위해서는, 상기 고융점 실리사이드막(110)에 20V 정도의 전압을 인가하고, 상기 게이트 산화막(101)에 FN(Fowler-Nordheim)전류를 발생시켜 행한다. 한편, 상기 제1 다결정 실리콘막(c)으로부터 전자를 방출(소거)하기 위해서는 반도체기판(100)에 20V 정도의 전압을 인가한다. 현상태의 디바이스 동작에서는 보다 기록, 소거의 고속화를 도모하기 위해 메모리셀의 블록단위의 기록(수 μsec), 일괄소거(수 msec)를 행하고 있기 때문에, 소거 동작시에는 기록시에 비하여 장시간을 요하고 있다. 이 때문에, 소거 동작시의 캐소드전극에 상당하는 반도체기판(100)에 게이트 에지가 있으면 여기에 전계가 집중하여 에지부분이 평탄면에 비해 전류밀도가 높아지는 일이 있었다.
FN전류에 의해 발생하는 산화막의 전하는, 동일전하를 주입하는 경우 전류밀도가 높을수록 큰 트랩을 일으키기 때문에, 적은 기록, 소거 사이클(cycle)로 임계치의 변동을 발생하고 있었다.
본 발명은, 이러한 사정에 의해 이루어진 것으로, 전기적인 스트레스에 의해 유발되는 산화막중의 전하를 저감하기 위해, 게이트전극의 게이트폭방향의 에지부에 전계가 집중하지 않는 게이트구조를 갖는 반도체 기억장치 및 그 제조방법을 제공한다.
도 1 내지 도 4는 본 발명의 EEROM의 메모리셀의 제조공정을 나타낸 단면도,
도 5는 본 발명의 반도체 기억장치가 형성된 반도체기판의 평면도,
도 6은 NAND형 EEPROM의 메모리셀의 부분 회로도,
도 7은 메모리셀의 기록·소거시의 전자의 이동을 나타낸 반도체기판의 단면도,
도 8은 제1 실시예의 반도체 기억장치를 제조하는 프로세스를 나타낸 흐름도,
도 9는 제2 실시예의 제조 프로세스 흐름도,
도 10은 종래의 제조방법을 이용한 때의 셀구조와 본 발명의 제조방법을 이용한 때의 셀구조의 차이을 명확화한 설명도,
도 11 내지 도 14는 종래의 EEROM의 메모리셀의 제조공정을 나타낸 단면도.
〈부호의 설명〉
10, 100 --- 반도체기판, 11, 101 --- 게이트산화막,
12, 102 --- 제1 도전성 다결정 실리콘막(부유게이트),
13, 103 --- 실리콘질화막, 14, 104 --- 포토레지스트,
15, 105 --- 홈부, 16, 106 --- RIE 후산화,
17, 107 --- 매립절연막, 18, 108 --- ONO막,
19, 109 --- 제2 도전성 다결정 실리콘막(제어게이트),
20, 110 --- 고융점 실리사이드막, 21 --- 질소 도핑영역,
22 --- 소자영역.
본 발명은, 전기적인 스트레스에 의해 유발되는 산화막중의 전하를 저감하기 위해, 게이트전극의 게이트폭방향의 에지부를 전계가 집중하지 않는 구조로 하는 트랜지스터를 갖춘 메모리셀을 제공한다. 이러한 구조에 의해, 전계를 게이트전극에 균일하게 분포시킬 수 있기 때문에, 임계치전압(Vth) 변동이 적은 안정한 메모리 트랜지스터를 제조할 수 있다.
즉, 본 발명의 반도체 기억장치는, 반도체기판 주면에 형성되고, 소스/드레인영역이 형성되어 있는 소자영역과, 상기 반도체기판 주면에 형성된 홈부에 절연막이 매립되어 구성되어 상기 소자영역을 구획하는 소자분리영역, 상기 소자분리영역에 구획된 상기 소자영역에 형성된 게이트 절연막 및, 상기 게이트 절연막 위에 형성된 게이트 전극을 갖추고, 상기 게이트전극의 게이트폭방향의 단부가 적어도 상기 소자분리영역 위에 연재하고 있는 것을 특징으로 한다. 상기 게이트전극의 적어도 상기 소자분리영역 위에 연재하고 있는 영역에는, 질소원자가 도핑되어 있도록 해도 좋다. 상기 게이트 전극에는, 거의 균일하게 질소원자가 도핑되어 있도록 해도 좋다. 상기 게이트전극은, 폴리실리콘으로 구성되어 있도록 해도 좋다. 상기 게이트전극은 부유게이트이고, 그 위에 층간절연막을 매개하여 제어게이트가 형성되어 있도록 해도 좋다.
본 발명의 반도체장치 제조방법은, 주면에 소스/드레인영역이 형성되어 있는 소자영역과 상기 소자영역을 구획하는 소자분리영역을 갖춘 반도체기판 주면 위에 게이트 절연막 폴리실리콘막 및 층간절연막을 순차로 적층하여 형성하는 공정과, 상기 층간절연막, 폴리실리콘막 및 게이트 절연막을 에칭하여 상기 폴리실리콘막을 복수의 게이트 전극으로 패터닝하는 공정, 상기 반도체기판 주면을 에칭하여 상기 게이트 전극 사이에 홈부를 형성하는 공정, 상기 게이트전극 표면에 질소원자를 도핑하는 공정 및, 후산화처리를 실시하여 상기 반도체기판의 홈부내 및 상기 게이트 절연막 측면의 대미지를 회복시키는 공정을 구비하고 있는 것을 제1 특징으로 하고 있다.
또, 본 발명의 다른 반도체장치의 제조방법은, 주면에 소스/드레인영역이 형성되어 있는 소자영역과 상기 소자영역을 구획하는 소자분리영역을 갖춘 반도체기판 주면 위에 게이트 절연막 질소원자를 도핑한 실리콘막 및 층간절연막을 순차로 적층하여 형성하는 공정과, 상기 층간절연막, 폴리실리콘막 및 게이트 절연막을 에칭하여 상기 폴리실리콘막을 복수의 게이트전극으로 패터닝하는 공정, 상기 반도체기판 주면를 에칭하여 상기 게이트전극 사이에 홈부를 형성하는 공정 및, 후산화처리를 실시하여 상기 반도체기판의 홈부내 및 상기 게이트 절연막 측면의 대미지를 회복시키는 공정을 구비하고 있는 것을 제2 특징으로 하고 있다. 상기 반도체기판에는 복수의 소자영역이 형성되고, 이들 소자영역에 형성된 게이트전극은 부유게이트이며 이들 부유게이트 위에 공통의 제어게이트를 층간절연막을 매개하여 형성하는 공정을 더 갖추도록 해도 좋다.
(실시형태)
이하, 도면을 참조하여 발명의 실시형태를 설명한다.
먼저, 도 1 내지 도 7을 참조함으로써 제1 실시예를 설명한다.
도 1 내지 도 4는 EEROM 메모리셀의 제조공정을 나타낸 단면도, 도 5는 반도체기판의 평면도이고, 그 평면도의 A-A'선을 따른 부분의 단면도는 도 4b에 나타내고 있다. 예컨대, p형 실리콘으로 이루어진 반도체기판(10)의 평탄하게 마무리된 주면에 SiO2로 이루어진 게이트 산화막(11)을 8nm의 두께로 형성한다. 그후, 제1 도전성 다결정 실리콘막(12)을 100nm의 두께로 형성한다. 이어서, 상기 제1 다결정 실리콘막(12)을 분리하기 위한 에칭마스크로서 이용되는 실리콘 질화막(SiN)(13)을 150nm의 두께로 형성한다(도 1a). 다음에 상기 실리콘 질화막(13) 전면에 포토레지스트를 도포하고, 사진식각법에 의해 레지스트 패턴(14)을 형성한다. 다음에, 상기 레지스트 패턴(14)을 이용하여 상기 실리콘 질화막(13)을 RIE 등의 이방성 드라이 에칭법으로 패터닝하여 에칭마스크로 한다(도 1b).
다음에, 상기 레지스트 패턴(14)을 웨트 에칭으로 제거하고 나서, 상기 패터닝한 실리콘 질화막(13)을 마스크로 하여 상기 제1 다결정 실리콘막(12) 및 상기 게이트 산화막(11)을 RIE 등의 이방성 드라이 에칭법을 이용하여 가공한다. 그후, NH3가스를 이용한 열질화처리를 행하여 제1 다결정 실리콘막(12)의 측면에 질소 도핑영역(21)을 형성한다(도 2a). 그후, RIE 등의 이방성 드라이 에칭에 의해 상기 반도체기판(10)을 원하는 깊이까지 선택적으로 에칭하여 홈부(15)를 형성하고, 그 홈부(15)로 구획되는 영역에 소자영역(22)을 형성한다(도 2b). 이어서, 반도체기판(10)의 에칭면의 대미지를 회복시키기 위해 SiO2등의 RIE 후산화막(16)을 10nm 두께로 형성한다(도 3a). 다음에, 상기 제1 다결정 실리콘막(12)의 주위에 형성된 홈부(15)를 매립하기 위해, 반도체기판(10) 전면에 CVD SiO2등의 매립 절연막(17)을 600nm 정도 형성한 후, CMP로 표면을 원하는 높이까지 평탄화한다(도 3b).
그후, 상기 실리콘 질화막(13)을 웨트 에칭에 의해 제거하여 소자 분리영역 (17)을 형성한다(도 4a). 더욱이, 상기 제1 다결정 실리콘막(12) 및 상기 매립 절연막(17) 전면에 ONO막(SiO2-SiN-SiO2)(18)을 12nm의 두께로 퇴적시킨다. 그리고, 반도체기판(10)에 제2 다결정 실리콘막(19) 및 고융점 실리사이드막(20)을 각각 형성한다(도 4b).
그후, 워드선(WL)을 형성하기 위해 상기 고융점 실리사이드막(20) 및 상기 제2 다결정 실리콘막(19) 및 상기 ONO막(18) 및 상기 제1 다결정 실리콘막(12)을 순차로 이방성 드라이 에칭법으로 가공하고, 이온주입을 행하여 반도체기판(10)에 소스/드레인영역을 형성한 MOS 트랜지스터로 이루어진 메모리셀을 형성한다.
도 5는 워드선(WL)이 형성된 반도체기판(10)의 평면도이다. 반도체기판(10)에는 소자분리영역(매립 절연막)(17)으로 구획된 소자영역(22)이 복수 형성되어 있다. 각 소자영역(22)에는, 복수의 MOS 트랜지스터가 형성되고, 인접하는 트랜지스터는 서로 소스/드레인영역을 공통으로 하고 있다. 소스/드레인영역은 비트선 (BL)(도시생략)에 접속되어 있다. 또, 각 소자영역(22)의 1개의 트랜지스터의 게이트전극은, 인접하는 다른 소자영역의 1개의 트랜지스터의 게이트 전극을 고융점 실리사이드막(20) 및 제2 다결정 실리콘막(19)으로 구성하는 워드선(WL)에 의해 전기적으로 접속되어 메모리셀을 구성하고 있다.
도 6은 NAND형 EEPROM의 메모리셀의 회로도이다. 이 메모리셀 어레이는, 복수의 셀이 매트릭스로 배치 형성되어 있다. 1개의 소자영역은 복수의 반도체소자의 소스/드레인영역을 복수쌍 반복하여 형성하고 있다. 이들 소스/드레인영역은 비트선 (BL)에 접속되고, 워드선(WL)이 게이트전극에 접속되어 있다. 워드선(WL)은 서로 소자분리영역(17)으로 분리된 소자영역에 형성된 트랜지스터의 게이트전극을 횡단적으로 접속하여 형성 배치되어 있다.
EEPROM은, 주위와 전기적으로 절연된 부유게이트를 갖추고, 거기에 전자를 주입하거나, 전자를 방출시킴으로서, "1" 또는 "0"레벨의 데이터의 기억을 행한다. 실리콘 산화막의 양단에 10MV/cm 정도의 높은 전계를 인가하면 10-10A/μm2단위의 터널전류가 흐른다. 이 전류를 FN전류라 한다. 전자의 주입(기록)은, 제어게이트(CG)에 20V의 고전압을 공급하고, 반도체기판의 소스/드레인영역을 0V로 한다. 이 상태에서는 부유게이트(FG)도 높은 전위로 되고, 게이트 산화막에는 고전계가 가해지며, 부유게이트(FG)로부터 소스/드레인영역으로 FN전류가 흘러 나온다. 전자는 전류와 반대 방향으로 이동하므로, 부유게이트(FG)에는 전자가 주입된다. 한편, 부유게이트(FG)로부터의 전자의 방출(소거)에는 제어게이트(CG)에 0V, 드레인영역에 20V를 인가한다. 이 상태에서 드레인영역으로부터 부유게이트(FG)로 고전계가 생긴다. 이에 따라, FN전류가 드레인영역으로부터 부유게이트(FG)로 향해 흐르고, 전자는 부유게이트(FG)로부터 방출된다(도 7 참조). 도 7은, 메모리셀의 기록·소거시의 전자의 이동을 나타낸 반도체기판의 단면도이다. 그 동작시에 전계가 집중하는 부유게이트의 단부가 소스/드레인영역에 대향하면 이 부분에서 게이트 산화막에 강한 전계가 가해져서 게이트 산화막이 파괴된다.
본 발명에서는, 이 부유게이트의 단부가 소자분리영역에 연재하고 있도록 구성되어 있으므로, 게이트 산화막에 고전계가 가해지는 일이 없게 된다.
다음에, 도 8 및 도 9를 참조하여 제2 실시예를 설명한다.
도 8은 제2 실시예의 반도체 기억장치를 제조하는 프로세스를 나타낸 프로세스 흐름도, 도 9는 이 실시예의 제조 프로세스 흐름도이다. 도 8에 나타낸 제1 프로세스는, (1) p형실리콘 반도체기판의 평탄하게 마무리된 주면에 막두께 8nm의 게이트 산화막, 막두께 100nm의 제1 도전성 다결정 실리콘막, 막두께 150nm의 실리콘 질화막을 적층한다. 다음에, 실리콘 질화막 전면에 포토레지스트를 도포하고, 사진식각법에 의해 레지스트 패턴을 형성한다. 다음에, 레지스트 패턴을 이용하여 실리콘 질화막을 RIE 등의 이방성 드라이 에칭법으로 패터닝하여 에칭마스크로 한다. 다음에, 레지스트 패턴을 웨트 에칭으로 제거하고 나서, 상기 패터닝한 실리콘 질화막을 마스크로 하여 제1 다결정 실리콘막 및 게이트 산화막을 RIE 등의 이방성 드라이 에칭법을 이용하여 가공한다. 이에 따라, 게이트 산화막 위의 제1 폴리실리콘막이 부유게이트로 가공된다.
다음에, (2) 반도체기판에 대해 NH3가스를 이용하여 열질화처리를 행하여 부유게이트의 측면에 질소 도핑영역을 형성한다. (3) 그후, RIE 등의 이방성 드라이 에칭에 의해 반도체기판을 원하는 깊이까지 선택적으로 에칭하여 홈부를 형성하고, 이 홈부로 구획되는 영역에 소자영역을 형성한다. 이어서, (4) 반도체기판의 에칭면의 대미지를 회복시키기 위해 홈부 측면, 부유게이트 측면에 막두께 10nm의 RIE 후산화막을 형성한다.
다음에, (5) 부유게이트의 주위에 형성된 홈부를 매립하기 위해, 반도체기판 전면에 막두께 600nm의 CVD SiO2등의 매립 절연막(17)을 형성한 후, CMP로 표면을 원하는 높이까지 평탄화한다. 그후, 실리콘 질화막을 웨트 에칭에 의해 제거하여 소자분리영역을 형성한다. 더욱이, (6) 부유게이트 및 소자분리영역 전면에 막두께 12nm의 ONO절연막을 퇴적시킨다. 그리고, 반도체기판에 제어게이트를 구성하는 막두께 100nm의 제2 다결정 실리콘막 및 막두께 50nm의 고융점 실리사이드막을 각각 형성한다. 다음에, 반도체기판에 소스/드레인영역을 형성한다.
이와 같이, 질화처리를 폴리실리콘으로 이루어진 제어게이트에 실시하고 나서 행하므로, RIE 후산화처리를 행해도 제어게이트가 크게 산화되는 일은 없고, 결과적으로 게이트전극의 폭방향의 단부는 소자분리영역에 연재하게 된다. 그 결과, 게이트 산화막의 파괴는 적어진다.
도 9에 나타낸 제2 프로세스는, (1) p형 실리콘 반도체기판의 평탄하게 마무리된 주면에 막두께 8nm의 게이트 산화막, 질소원자를 소정의 비율로 도핑한 막두께 100nm의 제1 도전성 다결정 실리콘막, 막두께 150nm의 실리콘 질화막을 적층한다. 다음에, 실리콘 질화막 전면에 포토레지스트를 도포하고, 사진식각법에 의해 레지스트 패턴을 형성한다. 다음에, 레지스트 패턴을 이용하여 실리콘 질화막을 RIE 등의 이방성 드라이 에칭법으로 패터닝하여 에칭마스크로 한다. 다음에, 레지스트 패턴을 웨트 에칭으로 제거하고 나서, 상기 패터닝한 실리콘 질화막을 마스크로 하여 제1 다결정 실리콘막 및 게이트 산화막을 RIE 등의 이방성 드라이 에칭법을 이용하여 가공한다. 이에 따라, 게이트 산화막 위의 제1 다결정 실리콘막이 질소원자가 도핑된 부유게이트로 가공된다.
다음에, (2) 그후 RIE 등의 이방성 드라이 에칭에 의해 반도체기판을 원하는 깊이까지 선택적으로 에칭하여 홈부를 형성하고, 이 홈부로 구획되는 영역에 소자영역을 형성한다. 이어서, (3) 반도체기판의 에칭면의 대미지를 회복시키기 위해 홈부 측면, 부유게이트 측면에 막두께 10nm의 RIE 후산화막을 형성한다. 다음에, (4) 부유게이트의 주위에 형성된 홈부를 매립하기 위해 반도체기판의 전면에 막두께 600nm의 CVD SiO2등의 매립 절연막(17)을 형성한후, CMP로 표면을 원하는 높이까지 평탄화한다. 그후, 실리콘 질화막을 웨트 에칭에 의해 제거하여 소자분리영역을 형성한다. 더욱이, (5) 부유게이트 및 소자분리영역 전면에 막두께 12nm의 ONO절연막을 퇴적시킨다. 그리고, 반도체기판에 제어게이트를 형성하는 막두께 100nm의 제2 다결정 실리콘막 및 막두께 50nm의 고융점 실리사이드막을 각각 적층하여 형성한다. 다음에, 반도체기판에 소스/드레인영역을 형성한다.
이와 같이, 질소원자를 폴리실리콘으로 이루어진 제어게이트에 도핑하고 있으므로, RIE 후산화처리를 행해도 제어게이트가 크게 산화되는 일이 없고, 결과적으로 게이트전극의 폭방향의 단부는 소자분리영역에 연재하게 된다. 그 결과, 게이트 산화막의 파괴는 적어진다.
폴리실리콘에 첨가되는 질소의 양은, 이 폴리실리콘막의 3∼5wt%가 적당하다. 적어도 3wt%의 질소가 첨가되어 있으면 폴리실리콘막의 산화속도를 현저히 감소시킬 수 있다. 그러나, 첨가량이 늘어나면 도전성이 없어지므로, 5wt%가 한도이다.
여기서, 도 10을 참조하여 종래의 제조방법을 이용한 때의 셀구조와 본 발명의 제조방법을 이용한 때의 셀구조의 차이를 명확화하여 설명한다.
도 10a는 종래의 제조방법을 이용한 경우이지만, RIE 후산화에 의한 부유게이트인 제1 도전성 다결정 실리콘막의 에지(A)가 반도체기판의 에지(B)보다 산화속도가 빠르기 때문에 후퇴하고 있다. 한편, 도 10(b)는 본 발명의 제조방법을 이용한 경우로, 제1 도전성 다결정 실리콘막의 측면부의 산화가 억제되고 있기 때문에 반도체기판의 에지(B)가 제1 도전성 다결정 실리콘막의 에지(A)보다 후퇴하고 있음을 나타낸다.
따라서, 셀의 소거동작시 가속도전극에 상당하는 제1 도전성 다결정 실리콘막의 게이트 에지에 전계가 집중하지 않는 구조를 만들 수 있다.
상기 본 발명의 제조방법에 의하면, 제1 다결정 실리콘막의 게이트 길이보다 반도체기판의 게이트 에지길이를 짧게 함으로써, 전기적 스트레스에 의해 유발되는 산화막중의 전하를 저감할 수 있기 때문에, 메모리셀의 임계치 변동을 작게 하는 것이 가능하게 되어 신뢰성 높은 메모리셀을 제공할 수 있다.
한편, 상기 실시예에서는 게이트전극의 에지 산화방지 대책으로서 NH3에 의한 열질화법을 이용했지만, N2O, N, NO가스 등에 의한 열질화를 이용해도 동일한 효과를 얻을 수 있다.
이상과 같이 본 발명에 의하면, 게이트전극의 측면에 질소도핑 영역을 설치하면, 미리 질소를 도핑하여 폴리실리콘막을 이용함으로써 디바이스 동작에 있어서 메모리셀의 임계치 변동을 작게 할 수 있다. 그 때문에, 신뢰성 높은 불휘발성 반도체 기억장치를 제공하는 것이 가능하게 된다.

Claims (8)

  1. 반도체기판 주면에 형성되고 소스/드레인영역이 형성되어 있는 소자영역과, 상기 반도체기판 주면에 형성된 홈부에 절연막이 매립되어 구성되어 상기 소자영역을 구획하는 소자분리영역, 상기 소자분리영역으로 구획된 상기 소자영역에 형성된 게이트 절연막 및, 이 게이트 절연막 위에 형성된 게이트전극을 갖추고,
    상기 게이트 전극의 게이트폭방향의 단부가 적어도 상기 소자분리영역 위에 연재하고 있는 것을 특징으로 하는 반도체 기억장치.
  2. 제1항에 있어서, 상기 게이트전극의 적어도 상기 소자분리영역에 연재하고 있는 영역에는 질소원자가 도핑되어 있는 것을 특징으로 하는 반도체 기억장치.
  3. 제1항에 있어서, 상기 게이트전극에는 대략 균일하게 질소원자가 도핑되어 있는 것을 특징으로 하는 반도체 기억장치.
  4. 제1항에 있어서, 상기 게이트전극은 폴리실리콘으로 구성되어 있는 것을 특징으로 하는 반도체 기억장치.
  5. 제1항에 있어서, 상기 게이트전극은 부유게이트이고, 그 위에 층간절연막을 매개하여 제어게이트가 형성되어 있는 것을 특징으로 하는 반도체 기억장치.
  6. 주면에 소스/드레인영역이 형성되어 있는 소자영역과 상기 소자영역을 구획하는 소자분리영역을 갖춘 반도체기판 주면 위에 게이트 절연막, 폴리실리콘막 및 층간절연막을 순차로 적층하여 형성하는 공정과,
    상기 층간절연막, 폴리실리콘막 및 게이트 절연막을 에칭하여 상기 폴리실리콘막을 복수의 게이트전극으로 패터닝하는 공정,
    상기 반도체기판 주면를 에칭하여 상기 게이트전극간에 홈부를 형성하는 공정,
    상기 게이트전극 표면에 질소원자를 도핑하는 공정 및,
    후산화처리를 실시하여 상기 반도체기판의 홈부내 및 상기 게이트 절연막 측면의 대미지(damage)를 회복시키는 공정을 구비하고 있는 것을 특징으로 하는 반도체 기억장치의 제조방법.
  7. 주면에 소스/드레인영역이 형성되어 있는 소자영역과 상기 소자영역을 구획하는 소자분리영역을 갖춘 반도체기판 주면 위에 게이트 절연막, 질소원자를 도핑한 폴리실리콘막 및 층간절연막을 차례로 적층하여 형성하는 공정과,
    상기 층간절연막, 폴리실리콘막 및 게이트 절연막을 에칭하여 상기 폴리실리콘막을 복수의 게이트전극으로 패터닝하는 공정,
    상기 반도체기판 주면를 에칭하여 상기 게이트 전극간에 홈부를 형성하는 공정 및,
    후산화처리를 실시하여 상기 반도체기판의 홈부내 및 상기 게이트 절연막 측면의 대미지를 회복시키는 공정을 구비하고 있는 것을 특징으로 하는 반도체 기억장치의 제조방법.
  8. 제7항에 있어서, 상기 반도체기판에는 복수의 소자영역이 형성되고, 이들 소자영역에 형성되된 게이트전극은 부유게이트이며 이들 부유게이트 위에 공통의 제어게이트를 층간절연막을 매개하여 형성하는 공정을 더 갖춘 것을 특징으로 하는 반도체 기억장치의 제조방법.
KR1020000012780A 1999-03-15 2000-03-14 반도체 기억장치 및 그 제조방법 KR20000076852A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP1999-67823 1999-03-15
JP11067823A JP2000269362A (ja) 1999-03-15 1999-03-15 半導体記憶装置及びその製造方法

Publications (1)

Publication Number Publication Date
KR20000076852A true KR20000076852A (ko) 2000-12-26

Family

ID=13356063

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000012780A KR20000076852A (ko) 1999-03-15 2000-03-14 반도체 기억장치 및 그 제조방법

Country Status (3)

Country Link
US (1) US6657251B1 (ko)
JP (1) JP2000269362A (ko)
KR (1) KR20000076852A (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100375235B1 (ko) * 2001-03-17 2003-03-08 삼성전자주식회사 에스.오.엔.오.에스 플래시 기억소자 및 그 형성 방법
US7402886B2 (en) * 2004-11-23 2008-07-22 Sandisk Corporation Memory with self-aligned trenches for narrow gap isolation regions
US7381615B2 (en) * 2004-11-23 2008-06-03 Sandisk Corporation Methods for self-aligned trench filling with grown dielectric for high coupling ratio in semiconductor devices
JP4488947B2 (ja) 2005-04-08 2010-06-23 株式会社東芝 不揮発性半導体記憶装置の製造方法
JP4592575B2 (ja) * 2005-12-08 2010-12-01 株式会社東芝 不揮発性半導体メモリとその製造方法
JP2007305749A (ja) * 2006-05-10 2007-11-22 Toshiba Corp 半導体装置およびその製造方法
JP4836730B2 (ja) * 2006-09-26 2011-12-14 株式会社東芝 半導体装置、およびその製造方法
JP2012038934A (ja) * 2010-08-06 2012-02-23 Toshiba Corp 不揮発性半導体記憶装置とその製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3764177B2 (ja) 1994-03-16 2006-04-05 株式会社東芝 半導体記憶装置およびその製造方法
JPH0964209A (ja) 1995-08-25 1997-03-07 Toshiba Corp 半導体装置およびその製造方法
US5708581A (en) 1996-07-12 1998-01-13 Hewlett-Packard Company Method for maximizing feedforward orthogonality for minimizing servo system nuller instability
JPH1032313A (ja) 1996-07-17 1998-02-03 Toshiba Corp 半導体装置とその製造方法
JPH10256402A (ja) 1997-03-12 1998-09-25 Toshiba Corp 半導体記憶装置およびその製造方法
JP3602691B2 (ja) * 1997-06-27 2004-12-15 株式会社東芝 不揮発性半導体記憶装置およびその製造方法
US6162683A (en) * 1997-12-19 2000-12-19 Texas Instruments Incorporated System and method for forming an inter-layer dielectric in floating gate memory devices

Also Published As

Publication number Publication date
JP2000269362A (ja) 2000-09-29
US6657251B1 (en) 2003-12-02

Similar Documents

Publication Publication Date Title
JP4646837B2 (ja) 半導体装置の製造方法
US7307308B2 (en) Buried bit line non-volatile floating gate memory cell with independent controllable control gate in a trench, and array thereof, and method of formation
US6756633B2 (en) Semiconductor memory array of floating gate memory cells with horizontally oriented floating gate edges
US7205198B2 (en) Method of making a bi-directional read/program non-volatile floating gate memory cell
US8928060B2 (en) Architecture to improve cell size for compact array of split gate flash cell
US6991986B2 (en) Nonvolatile memory devices and methods of fabricating the same
KR100539247B1 (ko) 스플릿 게이트형 비휘발성 반도체 메모리 소자 및 그제조방법
JP4936644B2 (ja) 窪み中に形成された浮遊ゲートを持つ不揮発性浮遊ゲート・メモリセル及びその配列及び製造方法
US7151021B2 (en) Bi-directional read/program non-volatile floating gate memory cell and array thereof, and method of formation
KR20030079811A (ko) 매립된 소스선 및 플로팅 게이트를 갖는 플로팅 게이트메모리 셀들의 반도체 메모리 어레이를 형성하는 자기정렬 방법 및 그것에 의해 형성된 메모리 어레이
JP5039368B2 (ja) 半導体記憶装置、その製造方法及びその駆動方法
KR20000076852A (ko) 반도체 기억장치 및 그 제조방법
JPH07226449A (ja) 電気的に情報の書込および消去が可能な半導体記憶装置およびその製造方法ならびにその記憶認識方法
CN112185815A (zh) 形成具有间隔物限定的浮栅和离散地形成的多晶硅栅的分裂栅闪存存储器单元的方法
TWI556412B (zh) 記憶元件及其製造方法
JP2964572B2 (ja) 不揮発性半導体記憶装置
US7358559B2 (en) Bi-directional read/program non-volatile floating gate memory array, and method of formation
CN114335186A (zh) 具有设置在字线栅上方的擦除栅的分裂栅非易失性存储器单元及其制备方法
CN114335185A (zh) 具有设置在字线栅上方的擦除栅的分裂栅双位非易失性存储器单元及其制备方法
KR20060043534A (ko) 트렌치 내에 독립적인 제어 가능한 제어 게이트를 갖는 매립형 비트 라인 불휘발성 부동 게이트 메모리 셀, 및 그 어레이, 및 형성 방법
JP5214700B2 (ja) 半導体装置
KR100540337B1 (ko) 반도체 소자의 게이트 형성 방법
JP2013077841A (ja) 半導体装置
JPH06244431A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
SUBM Surrender of laid-open application requested