JP2964572B2 - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電気的に書き換え可能な不揮発性半導体記憶
装置に関する。
装置に関する。
最近、フラッシュ ピーロム（Flash PROM,以下FPROM
と記す）と呼ばれる電気的に書き換え・消去可能なプロ
グラマブル リード オンリー メモリ（以下、EEPROM
と記す）の開発が盛んになってきている。これらの一般
的なFPROMは、従来の紫外線消去型EPROMと同様に書き込
みを行ない、消去は全ビット同時に電気的に一括消去す
る方式が多い。
と記す）と呼ばれる電気的に書き換え・消去可能なプロ
グラマブル リード オンリー メモリ（以下、EEPROM
と記す）の開発が盛んになってきている。これらの一般
的なFPROMは、従来の紫外線消去型EPROMと同様に書き込
みを行ない、消去は全ビット同時に電気的に一括消去す
る方式が多い。
第６図，第７図にこれらの代表的な例を示す。第６図
（ａ）は第１の従来例の平面模式図，第６図（ｂ）は第
６図（ａ）のYY′線における縦断面図であり、第７図
（ａ）は第２の従来例の平面模式図，第７図（ｂ）は第
７図（ａ）のYY′線における縦断面図である。第６図に
示した第１の従来例は、例えば、ヴイ．エヌ．キネット
により1988年，ダイジェスト オブ テクニカル ペー
パーズ1988アイ．エス．エス．シー．シー132ページ（D
igest of Technical Papers 1988 ISSCC,p132,V.N.Kyne
tt）に報告されている。また、第７図に示した第２の従
来例は、例えば、ジー．サマチサにより1987年，ダイジ
ェスト オブ テクニカル ペーパーズ1987アイ．エ
ス．エス．シー．シー76ページ（Digest of Technical
Papers 1987 ISSCC,p76,G.Samachisa）に報告されてい
る。
（ａ）は第１の従来例の平面模式図，第６図（ｂ）は第
６図（ａ）のYY′線における縦断面図であり、第７図
（ａ）は第２の従来例の平面模式図，第７図（ｂ）は第
７図（ａ）のYY′線における縦断面図である。第６図に
示した第１の従来例は、例えば、ヴイ．エヌ．キネット
により1988年，ダイジェスト オブ テクニカル ペー
パーズ1988アイ．エス．エス．シー．シー132ページ（D
igest of Technical Papers 1988 ISSCC,p132,V.N.Kyne
tt）に報告されている。また、第７図に示した第２の従
来例は、例えば、ジー．サマチサにより1987年，ダイジ
ェスト オブ テクニカル ペーパーズ1987アイ．エ
ス．エス．シー．シー76ページ（Digest of Technical
Papers 1987 ISSCC,p76,G.Samachisa）に報告されてい
る。
第６図（ａ），（ｂ）に示すように、第１の従来例で
は、ドレイン領域411,ソース領域421に挟まれて半導体
基板401表面に形成されたチャネル領域431上に第１のゲ
ート絶縁膜403を介して浮遊ゲート電極406が形成され、
浮遊ゲート電極406上に第２のゲート絶縁膜413を介して
制御ゲート電極407が形成され、表面を層間絶縁膜408が
覆い、FPROMが形成されている。また、第７図（ａ），
（ｂ）に示すように、第２の従来例では、ドレイン領域
511,ソース領域521に挟まれて半導体基板501表面に形成
されたチャネル領域531上におけるドレイン領域511に偏
よった領域上に第１のゲート絶縁膜503を介して浮遊ゲ
ート電極506が形成され、一方、制御ゲート電極507は第
２のゲート絶縁膜513を介して浮遊ゲート電極506と接
し、またこれは第３のゲート絶縁膜523を介してチャネ
ル領域531のソース領域521よりの部分と接しており、表
面を層間絶縁膜508が覆い、FPROMが形成されている。
は、ドレイン領域411,ソース領域421に挟まれて半導体
基板401表面に形成されたチャネル領域431上に第１のゲ
ート絶縁膜403を介して浮遊ゲート電極406が形成され、
浮遊ゲート電極406上に第２のゲート絶縁膜413を介して
制御ゲート電極407が形成され、表面を層間絶縁膜408が
覆い、FPROMが形成されている。また、第７図（ａ），
（ｂ）に示すように、第２の従来例では、ドレイン領域
511,ソース領域521に挟まれて半導体基板501表面に形成
されたチャネル領域531上におけるドレイン領域511に偏
よった領域上に第１のゲート絶縁膜503を介して浮遊ゲ
ート電極506が形成され、一方、制御ゲート電極507は第
２のゲート絶縁膜513を介して浮遊ゲート電極506と接
し、またこれは第３のゲート絶縁膜523を介してチャネ
ル領域531のソース領域521よりの部分と接しており、表
面を層間絶縁膜508が覆い、FPROMが形成されている。
上述した従来の不揮発性半導体記憶装置のうち、第１
の従来例では、書き込みは通常のホットエレクトロン注
入で行ない、消去を浮遊ゲート電極406のドレイン，ソ
ース領域411,421のうちのどちらか一方とチャネル領域4
31との境界領域での電子トンネル現象で行なう。このた
め、第１のゲート絶縁膜403は例えば100Å程度に薄くす
る必要がある。このため、ドレイン，ソース領域411,42
1と浮遊ゲート電極406との容量結合は強くなる。この素
子でメモリセルを構成した場合、以下の問題が生じる。
つまり、非選択トランジスタの浮遊ゲート電極電位が、
書き込みのときのドレイン領域411と浮遊ゲート電極406
との間の容量により、メモリセルのトランジスタのしき
い値電圧を越えるまで上昇し、寄生リーク電流が発生し
て書き込み不良を起す。このことはアイ．イー．ディ
ー．エムテクニカル ダイジェスト（1980年）38−41ペ
ージにエム．ワダら（IEDM Technical Digest,1980,p38
−41,M.WADA et al.）により報告されている。
の従来例では、書き込みは通常のホットエレクトロン注
入で行ない、消去を浮遊ゲート電極406のドレイン，ソ
ース領域411,421のうちのどちらか一方とチャネル領域4
31との境界領域での電子トンネル現象で行なう。このた
め、第１のゲート絶縁膜403は例えば100Å程度に薄くす
る必要がある。このため、ドレイン，ソース領域411,42
1と浮遊ゲート電極406との容量結合は強くなる。この素
子でメモリセルを構成した場合、以下の問題が生じる。
つまり、非選択トランジスタの浮遊ゲート電極電位が、
書き込みのときのドレイン領域411と浮遊ゲート電極406
との間の容量により、メモリセルのトランジスタのしき
い値電圧を越えるまで上昇し、寄生リーク電流が発生し
て書き込み不良を起す。このことはアイ．イー．ディ
ー．エムテクニカル ダイジェスト（1980年）38−41ペ
ージにエム．ワダら（IEDM Technical Digest,1980,p38
−41,M.WADA et al.）により報告されている。
このため、第１のゲート絶縁膜403の膜厚の設定に大
きな制限があるという欠点を有している。
きな制限があるという欠点を有している。
またこの構造では、消去を過度に行なった場合、メモ
リトランジスタのしきい値電圧がディプレッションにな
ってしまう。このようなメモリトランジスタが同一のビ
ット線内に存在した場合、そのビット線内のオフ状態の
メモリトランジスタの読み出しは不能となる。
リトランジスタのしきい値電圧がディプレッションにな
ってしまう。このようなメモリトランジスタが同一のビ
ット線内に存在した場合、そのビット線内のオフ状態の
メモリトランジスタの読み出しは不能となる。
この２つの重大な欠点により、第１の従来例の構造で
FPROMを製品化するのは困難である。
FPROMを製品化するのは困難である。
一方、第２の従来例の構造によると、制御ゲート電極
507がチャネル電流を制御することができるため、寄生
リーク電流の発生，メモリトランジスタのしきい値のデ
ィプレッション化等の問題は起らない。
507がチャネル電流を制御することができるため、寄生
リーク電流の発生，メモリトランジスタのしきい値のデ
ィプレッション化等の問題は起らない。
ところがこの構造は、電極506,507がドレイン領域51
1,ソース領域521に対して非対称にたっている。つまり
浮遊ゲート電極506は一方のN+型の不純物拡散領域（ド
レイン領域511）にしか隣接していない。このため、書
き込み・消去の繰り返しによる第１ゲート絶縁膜503に
おけるストレスが強くなる。特に書き込み時にチャネル
注入を行なった場合に生じるホットキャリアの第１ゲー
ト絶縁膜503への注入は、第１ゲート絶縁膜503内に大量
のトラップを生じることになる。このトラップは消去時
の電子トンネルに大きな影響を与えるばかりでなく、第
１ゲート絶縁膜503の寿命を縮めることになる。このた
め、この構造のFPROMは、繰り返し書き換え回数が数百
回程度に制限されるという欠点を有している。
1,ソース領域521に対して非対称にたっている。つまり
浮遊ゲート電極506は一方のN+型の不純物拡散領域（ド
レイン領域511）にしか隣接していない。このため、書
き込み・消去の繰り返しによる第１ゲート絶縁膜503に
おけるストレスが強くなる。特に書き込み時にチャネル
注入を行なった場合に生じるホットキャリアの第１ゲー
ト絶縁膜503への注入は、第１ゲート絶縁膜503内に大量
のトラップを生じることになる。このトラップは消去時
の電子トンネルに大きな影響を与えるばかりでなく、第
１ゲート絶縁膜503の寿命を縮めることになる。このた
め、この構造のFPROMは、繰り返し書き換え回数が数百
回程度に制限されるという欠点を有している。
本発明の不揮発性半導体記憶装置は、 半導体基板表面に形成された素子分離領域，ドレイン
領域，およびソース領域に囲まれたチャネル領域を有す
る不揮発性半導体記憶装置において、 相対する１対の枠が前記素子分離領域上に形成され、
別の相対する１対の枠の一方が前記ドレイン領域と前記
チャネル領域との境界領域上に第１のゲート絶縁膜を介
して形成され、この相対する１対の枠の他方が前記ソー
ス領域と前記チャネル領域との境界領域上に第１のゲー
ト絶縁膜，もしくは第４のゲート絶縁膜を介して形成さ
れる４角枠形状の浮遊ゲート電極を有し、 前記浮遊ゲート電極表面上に第２のゲート絶縁膜を介
して形成され、前記チャネル領域の所定部分上に第３の
ゲート絶縁膜を介して形成される制御ゲート電極を有し
ている。
領域，およびソース領域に囲まれたチャネル領域を有す
る不揮発性半導体記憶装置において、 相対する１対の枠が前記素子分離領域上に形成され、
別の相対する１対の枠の一方が前記ドレイン領域と前記
チャネル領域との境界領域上に第１のゲート絶縁膜を介
して形成され、この相対する１対の枠の他方が前記ソー
ス領域と前記チャネル領域との境界領域上に第１のゲー
ト絶縁膜，もしくは第４のゲート絶縁膜を介して形成さ
れる４角枠形状の浮遊ゲート電極を有し、 前記浮遊ゲート電極表面上に第２のゲート絶縁膜を介
して形成され、前記チャネル領域の所定部分上に第３の
ゲート絶縁膜を介して形成される制御ゲート電極を有し
ている。
次に本発明について図面を参照して説明する。
第１図（ａ）は本発明の第１の実施例の平面模式図で
あり、第１図（ｂ），（ｃ）はそれぞれ第１図（ａ）の
YY′線,XX′線における縦断面図である。
あり、第１図（ｂ），（ｃ）はそれぞれ第１図（ａ）の
YY′線,XX′線における縦断面図である。
ここで、半導体基板101は、例えばＰ型単結晶シリコ
ンからなる。第１のゲート絶縁膜103は、例えば厚さ100
Å程度の酸化シリコン（以下、SiO2と称す）膜等からな
る。第２のゲート絶縁膜113は、例えば厚さ300Å程度の
SiO2/Si3N4膜等からなる。浮遊ゲート電極106は、例え
ば燐等の不純物をドーピングした多結晶シリコン膜等か
らなる。第３のゲート絶縁膜123は、例えば厚さ400Å程
度のSiO2/Si3N4膜等からなる。制御ゲート電極107は、
例えば燐等の不純物をドーピングした厚さ4000Å程度の
多結晶シリコン膜等からなる。層間絶縁膜108は、厚さ8
000Å程度のBPSG膜等からなる。ドレイン領域111および
ソース領域121は、例えば深さ0.3μｍ程度のN+型の不純
物拡散層からなる。素子分離領域を規定するフィールド
絶縁膜102は、例えば厚さ6000Å程度のSiO2膜等からな
る。チャネル領域131は、ドレイン領域111,ソース領域1
21,およびフィールド絶縁膜102により囲まれている。
ンからなる。第１のゲート絶縁膜103は、例えば厚さ100
Å程度の酸化シリコン（以下、SiO2と称す）膜等からな
る。第２のゲート絶縁膜113は、例えば厚さ300Å程度の
SiO2/Si3N4膜等からなる。浮遊ゲート電極106は、例え
ば燐等の不純物をドーピングした多結晶シリコン膜等か
らなる。第３のゲート絶縁膜123は、例えば厚さ400Å程
度のSiO2/Si3N4膜等からなる。制御ゲート電極107は、
例えば燐等の不純物をドーピングした厚さ4000Å程度の
多結晶シリコン膜等からなる。層間絶縁膜108は、厚さ8
000Å程度のBPSG膜等からなる。ドレイン領域111および
ソース領域121は、例えば深さ0.3μｍ程度のN+型の不純
物拡散層からなる。素子分離領域を規定するフィールド
絶縁膜102は、例えば厚さ6000Å程度のSiO2膜等からな
る。チャネル領域131は、ドレイン領域111,ソース領域1
21,およびフィールド絶縁膜102により囲まれている。
本実施例の特徴は、次の２点である。
（１）ドレイン領域111,およびソース領域121のどちら
にも第１のゲート絶縁膜103を介して隣接し、かつ、フ
ィールド絶縁膜102上でつながっている４角枠形状の浮
遊ゲート電極106を有する。
にも第１のゲート絶縁膜103を介して隣接し、かつ、フ
ィールド絶縁膜102上でつながっている４角枠形状の浮
遊ゲート電極106を有する。
（２）チャネル領域131が、制御ゲート電極107により制
御される部分と、浮遊ゲート電極106により制御される
部分から構成される。
御される部分と、浮遊ゲート電極106により制御される
部分から構成される。
第１の特徴により、N+不純物拡散層からなるドレイ
ン，ソース領域111,121のどちらからも、書き込み・消
去が可能となる。例えば、書き込み読み出し時にはドレ
イン領域111を「ドレイン電極」として使用し、消去時
にはソース領域121を「ドレイン電極」として使用する
ことができる。この結果、書き込み・消去時の第１のゲ
ート絶縁膜103のストレスが軽減され、繰り返し回数の
改善が得られる。また、浮遊ゲート電極106はフィール
ド絶縁膜102で規定される素子分離領域上で接続されて
いるため、電荷の注入・放出がどちらのN+不純物拡散層
から起っても、電位は浮遊ゲート電極106内で一定にな
る。このため、メモリトランジスタのしきい値の制御
は、第６図に示した第１の従来例と同様に行なわれる。
ン，ソース領域111,121のどちらからも、書き込み・消
去が可能となる。例えば、書き込み読み出し時にはドレ
イン領域111を「ドレイン電極」として使用し、消去時
にはソース領域121を「ドレイン電極」として使用する
ことができる。この結果、書き込み・消去時の第１のゲ
ート絶縁膜103のストレスが軽減され、繰り返し回数の
改善が得られる。また、浮遊ゲート電極106はフィール
ド絶縁膜102で規定される素子分離領域上で接続されて
いるため、電荷の注入・放出がどちらのN+不純物拡散層
から起っても、電位は浮遊ゲート電極106内で一定にな
る。このため、メモリトランジスタのしきい値の制御
は、第６図に示した第１の従来例と同様に行なわれる。
第２の特徴により、浮遊ゲート電極106の電位がプラ
ス側にシフトすることによりチャネル領域131における
浮遊ゲート電極106直下の部分にキャリアが誘起されて
も、メモリトランジスタのしきい値電圧は制御ゲート電
極107により決定されることになる。このため、過消去
が起っても、メモリトランジスタのしきい値は、ディプ
レッションにはならない。また、ドレイン領域111と浮
遊ゲート電極106との間の容量結合による寄生リーク電
流は、制御ゲート電極107により遮断されることにな
る。
ス側にシフトすることによりチャネル領域131における
浮遊ゲート電極106直下の部分にキャリアが誘起されて
も、メモリトランジスタのしきい値電圧は制御ゲート電
極107により決定されることになる。このため、過消去
が起っても、メモリトランジスタのしきい値は、ディプ
レッションにはならない。また、ドレイン領域111と浮
遊ゲート電極106との間の容量結合による寄生リーク電
流は、制御ゲート電極107により遮断されることにな
る。
次に本発明の第１の実施例の構造を得るための製造方
法を、第２図（ａ）〜（ｄ），第３図（ａ）〜（ｄ）を
用いて説明する。第２図（ａ）〜（ｄ），第３図（ａ）
〜（ｄ）は、それぞれ第１図（ａ）のYY′線,XX′線に
おける主要工程での縦断面図である。この製造方法は、
メモリセルのセルサイズを小さくするのに適した製造方
法である。
法を、第２図（ａ）〜（ｄ），第３図（ａ）〜（ｄ）を
用いて説明する。第２図（ａ）〜（ｄ），第３図（ａ）
〜（ｄ）は、それぞれ第１図（ａ）のYY′線,XX′線に
おける主要工程での縦断面図である。この製造方法は、
メモリセルのセルサイズを小さくするのに適した製造方
法である。
まず、Ｐ型単結晶シリコンからなる半導体基板101上
の所定の領域に、例えばLOCOS法による厚さ6000Å程度
のSiO2膜からなる素子分離領域を規定するところのフィ
ールド絶縁膜102を形成し、活性領域上には例えば600Å
程度の酸化シリコン膜133aを形成する。
の所定の領域に、例えばLOCOS法による厚さ6000Å程度
のSiO2膜からなる素子分離領域を規定するところのフィ
ールド絶縁膜102を形成し、活性領域上には例えば600Å
程度の酸化シリコン膜133aを形成する。
その後、例えば厚さ4000Å程度の窒化シリコン膜を例
えばLPCVD法により堆積し、フォトレジスト膜,RIE等の
異方性エッチングを用いて窒化シリコン膜104のパター
ンを形成する。この窒化シリコン膜104はチャネル領域
を覆い制御ゲート電極長および浮遊ゲート電極幅を規定
する形状を有している。
えばLPCVD法により堆積し、フォトレジスト膜,RIE等の
異方性エッチングを用いて窒化シリコン膜104のパター
ンを形成する。この窒化シリコン膜104はチャネル領域
を覆い制御ゲート電極長および浮遊ゲート電極幅を規定
する形状を有している。
更に、活性領域上に露呈した酸化シリコン膜133aをエ
ッチング除去し、その部分に例えば厚さ100Å程度のSiO
2膜からなる第１のゲート絶縁膜103を形成する。
ッチング除去し、その部分に例えば厚さ100Å程度のSiO
2膜からなる第１のゲート絶縁膜103を形成する。
その後、例えば厚さ4000Å程度のLPCVD法による多結
晶シリコン膜を堆積し、更に燐等のＮ型不純物を導入
し、導電性の薄膜であるところの多結晶シリコン膜105
を形成する〔第２図（ａ），第３図（ａ）〕。
晶シリコン膜を堆積し、更に燐等のＮ型不純物を導入
し、導電性の薄膜であるところの多結晶シリコン膜105
を形成する〔第２図（ａ），第３図（ａ）〕。
次に、例えばRIE等の異方性エッチングを利用して多
結晶シリコン膜105をエッチバックする。これにより窒
化シリコン膜104の側面に、サイドウォール状の多結晶
シリコン膜115が形成される。
結晶シリコン膜105をエッチバックする。これにより窒
化シリコン膜104の側面に、サイドウォール状の多結晶
シリコン膜115が形成される。
更に、例えば砒素等のＮ型不純物のイオン注入を行な
い、ドレイン領域111,ソース領域121を形成する〔第２
図（ｂ），第３図（ｂ）〕。
い、ドレイン領域111,ソース領域121を形成する〔第２
図（ｂ），第３図（ｂ）〕。
続いて、窒化シリコン膜104を熱燐酸等で選択的にエ
ッチング除去する。その後、熱燐酸等によりアタックさ
れたフィールド絶縁膜102の表面層，第１のゲート絶縁
膜103の露出部，および酸化シリコン膜133aを、ウェト
エッチングにより除去する。
ッチング除去する。その後、熱燐酸等によりアタックさ
れたフィールド絶縁膜102の表面層，第１のゲート絶縁
膜103の露出部，および酸化シリコン膜133aを、ウェト
エッチングにより除去する。
更に、例えば950℃のドライO2雰囲気により、チャネ
ル領域上に200Å程度のSiO2膜が形成されるまで熱酸化
を行なう。このとき同時にドレイン領域111,ソース領域
121,および多結晶シリコン膜115の表面にもSiO2膜が形
成され、多結晶シリコン膜115は浮遊ゲート電極106とな
る。
ル領域上に200Å程度のSiO2膜が形成されるまで熱酸化
を行なう。このとき同時にドレイン領域111,ソース領域
121,および多結晶シリコン膜115の表面にもSiO2膜が形
成され、多結晶シリコン膜115は浮遊ゲート電極106とな
る。
続いて、LPCVD法により約100Å窒化シリコン膜を堆積
することにより、浮遊ゲート電極106表面には第２のゲ
ート絶縁膜113が、チャネル領域上には第３のゲート絶
縁膜123が、ドレイン領域111,およびソース領域121上に
は絶縁膜133bが形成される。これらの膜の構造は、SiO2
/Si3N4となる〔第２図（ｃ），第３図（ｃ）〕。
することにより、浮遊ゲート電極106表面には第２のゲ
ート絶縁膜113が、チャネル領域上には第３のゲート絶
縁膜123が、ドレイン領域111,およびソース領域121上に
は絶縁膜133bが形成される。これらの膜の構造は、SiO2
/Si3N4となる〔第２図（ｃ），第３図（ｃ）〕。
次に、例えば厚さ5000Å程度の多結晶シリコン膜をLP
CVD法により堆積し、燐等のＮ型不純物を導入し、これ
をパターンニングして制御ゲート電極107を形成する
〔第２図（ｄ），第３図（ｄ）〕。
CVD法により堆積し、燐等のＮ型不純物を導入し、これ
をパターンニングして制御ゲート電極107を形成する
〔第２図（ｄ），第３図（ｄ）〕。
以降の製造方法は周知の技術を用い、第１図に示した
不揮発性半導体記憶装置を得る。
不揮発性半導体記憶装置を得る。
この製造方法の特徴は、フィールド絶縁膜102形成後
に形成した窒化シリコン膜104のパターンを利用して４
角枠形状のサイドウォールからなる浮遊ゲート電極106
を形成し、チャネル領域を制御できる制御ゲート電極10
7を形成する点にある。
に形成した窒化シリコン膜104のパターンを利用して４
角枠形状のサイドウォールからなる浮遊ゲート電極106
を形成し、チャネル領域を制御できる制御ゲート電極10
7を形成する点にある。
浮遊ゲート電極106をなすサイドウォールの幅は、エ
ッチバック前に多結晶シリコン膜105の膜厚とエッチバ
ック量により制御される。従って、この幅はフォトリソ
グラフィ技術の限界を越えて製造することができる。本
実施例では、厚さ約3000Åの多結晶シリコン膜105のエ
ッチバックにより、幅0.25μｍの浮遊ゲート電極106が
実現できた。また、フィールド絶縁膜102上での浮遊ゲ
ート電極106の幅も同じ理由から小さくすることができ
るため、メモリトランジスタの面積を縮小することが容
易になる。
ッチバック前に多結晶シリコン膜105の膜厚とエッチバ
ック量により制御される。従って、この幅はフォトリソ
グラフィ技術の限界を越えて製造することができる。本
実施例では、厚さ約3000Åの多結晶シリコン膜105のエ
ッチバックにより、幅0.25μｍの浮遊ゲート電極106が
実現できた。また、フィールド絶縁膜102上での浮遊ゲ
ート電極106の幅も同じ理由から小さくすることができ
るため、メモリトランジスタの面積を縮小することが容
易になる。
第４図は、本発明の第２の実施例の縦断面図である。
半導体基板201,ソース領域221,第１のゲート絶縁膜203,
第２のゲート絶縁膜213,第３のゲート絶縁膜223,浮遊ゲ
ート電極206,制御ゲート電極207,および層間絶縁膜208
の構成は本発明の第１の実施例と同じである。
半導体基板201,ソース領域221,第１のゲート絶縁膜203,
第２のゲート絶縁膜213,第３のゲート絶縁膜223,浮遊ゲ
ート電極206,制御ゲート電極207,および層間絶縁膜208
の構成は本発明の第１の実施例と同じである。
本実施例の構造上の特徴は、ドレイン領域211の拡散
層の深さがソース領域221のそれより深いことである。
換言すれば、ドレイン領域211と浮遊ゲート206とのオー
バーラップが第１の実施例より広くなっている。
層の深さがソース領域221のそれより深いことである。
換言すれば、ドレイン領域211と浮遊ゲート206とのオー
バーラップが第１の実施例より広くなっている。
この特徴により、ドレイン領域211を電子トンネリン
グによる消去時に，ソース領域221をチャネル注入によ
る書き込み時に使用するという利点がある。消去時には
ドレイン領域211に20V等の高電圧を印加し、制御ゲート
電極207には0V等の低電圧を印加する。このとき、ドレ
イン領域211と浮遊ゲート206とのオーバーラップが広い
ことから、この部分でのブレイクダウンは起らずにホッ
トキャリアの発生が抑えられ、第１のゲート絶縁膜203
の膜質に悪影響を与えない。
グによる消去時に，ソース領域221をチャネル注入によ
る書き込み時に使用するという利点がある。消去時には
ドレイン領域211に20V等の高電圧を印加し、制御ゲート
電極207には0V等の低電圧を印加する。このとき、ドレ
イン領域211と浮遊ゲート206とのオーバーラップが広い
ことから、この部分でのブレイクダウンは起らずにホッ
トキャリアの発生が抑えられ、第１のゲート絶縁膜203
の膜質に悪影響を与えない。
なお、ブレイクダウンは制御ゲート電極207下の第３
のゲート絶縁膜223で起すが、この部分では書き込み・
消去に関わる電子放出・注入は行なわない。
のゲート絶縁膜223で起すが、この部分では書き込み・
消去に関わる電子放出・注入は行なわない。
これらのことから、本実施例では更に繰り返し特性が
改善される。
改善される。
第５図は本発明の第３の実施例の縦断面図である。半
導体基板301,ドレイン領域311,ソース領域321,ドレイン
領域311およびチャネル領域の境界領域上の第１のゲー
ト絶縁膜303,第２のゲート絶縁膜313,第３のゲート絶縁
膜323,浮遊ゲート電極306,制御ゲート電極307,および層
間絶縁膜308の構成は本発明の第１の実施例と同じであ
る。
導体基板301,ドレイン領域311,ソース領域321,ドレイン
領域311およびチャネル領域の境界領域上の第１のゲー
ト絶縁膜303,第２のゲート絶縁膜313,第３のゲート絶縁
膜323,浮遊ゲート電極306,制御ゲート電極307,および層
間絶縁膜308の構成は本発明の第１の実施例と同じであ
る。
本実施例の構造上の特徴は、ソース領域321およびチ
ャネル領域の境界領域上には第４のゲート絶縁膜343が
形成され、第４のゲート絶縁膜343の膜厚は第１のゲー
ト絶縁膜303より厚いことである。
ャネル領域の境界領域上には第４のゲート絶縁膜343が
形成され、第４のゲート絶縁膜343の膜厚は第１のゲー
ト絶縁膜303より厚いことである。
この構造は、ドレイン領域311を電子トンネリングに
よる消去時に，ソース領域321をチャネル注入による書
き込み時に使用するという利点を有している。この構造
では、例えばプログラム電圧21Vにより消去する場合、
電子トンネリングに必要なSiO2膜の膜厚は約120Å以下
でなければならないのに対し、チャネル注入に必要なSi
O2膜の膜厚は約700Å以下でよいことを利用している。
つまり、２種類のゲート絶縁膜を用意することにより、
消去時にはドレイン領域311を「ドレイン電極」として
用いて効率的な消去を行ない、書き込み時にはある程度
膜厚の厚い第４のゲート絶縁膜343を使用してチャネル
注入による書き込み中のゲート絶縁膜の破壊の防止，お
よび非選択トランジスタにおける書き込み中のデータ保
護が可能となる。
よる消去時に，ソース領域321をチャネル注入による書
き込み時に使用するという利点を有している。この構造
では、例えばプログラム電圧21Vにより消去する場合、
電子トンネリングに必要なSiO2膜の膜厚は約120Å以下
でなければならないのに対し、チャネル注入に必要なSi
O2膜の膜厚は約700Å以下でよいことを利用している。
つまり、２種類のゲート絶縁膜を用意することにより、
消去時にはドレイン領域311を「ドレイン電極」として
用いて効率的な消去を行ない、書き込み時にはある程度
膜厚の厚い第４のゲート絶縁膜343を使用してチャネル
注入による書き込み中のゲート絶縁膜の破壊の防止，お
よび非選択トランジスタにおける書き込み中のデータ保
護が可能となる。
なお、本発明の第２の実施例と第３の実施例を組み合
せることも可能であり、この場合にはそれぞれの実施例
の効果が生かされることになる。
せることも可能であり、この場合にはそれぞれの実施例
の効果が生かされることになる。
以上説明したように本発明の不揮発性半導体記憶装置
は、 （１）ドレイン領域，およびソース領域のどちらにも第
１のゲート絶縁膜を介して隣接し、かつ、フィールド絶
縁膜上でつながっている４角枠形状の浮遊ゲート電極を
有している。
は、 （１）ドレイン領域，およびソース領域のどちらにも第
１のゲート絶縁膜を介して隣接し、かつ、フィールド絶
縁膜上でつながっている４角枠形状の浮遊ゲート電極を
有している。
（２）チャネル領域が、制御ゲート電極により制御され
る部分と、浮遊ゲート電極により制御される部分から構
成されている。
る部分と、浮遊ゲート電極により制御される部分から構
成されている。
その結果、書き込み，消去を行なう際に、ドレイン領
域の「ドレイン電極」として，ソース領域を「ドレイン
電極」として使用することが可能となり、書き込み・消
去の繰り返し回数を大幅に改善することが可能となる。
域の「ドレイン電極」として，ソース領域を「ドレイン
電極」として使用することが可能となり、書き込み・消
去の繰り返し回数を大幅に改善することが可能となる。
例えば、同一のゲート膜厚において、第２の従来例，
本発明の第１の実施例，第２の実施例での書き込み・消
去の繰り返し可能な回数は、それぞれ約100回，約5000
回，約10000回となった。
本発明の第１の実施例，第２の実施例での書き込み・消
去の繰り返し可能な回数は、それぞれ約100回，約5000
回，約10000回となった。
また、過消去による誤データの読み出し，チャネル注
入書き込み時における寄生リーク電流におる書き込み不
良等も防止でき、高信頼性の不揮発性半導体記憶装置を
安定に製造することが可能になる。
入書き込み時における寄生リーク電流におる書き込み不
良等も防止でき、高信頼性の不揮発性半導体記憶装置を
安定に製造することが可能になる。
第１図（ａ）は本発明の第１の実施例の平面模式図、第
１図（ｂ），（ｃ）は第１図（ａ）のYY′線,XX′線に
おける縦断面図、第２図（ａ）〜（ｄ），第３図（ａ）
〜（ｄ）は本発明の第１の実施例の製造方法を示す図で
あり第１図（ａ）のYY′線,XX′線における主要工程で
の縦断面図、第４図は本発明の第２の実施例の縦断面
図、第５図は本発明の第３の実施例の縦断面図、第６図
（ａ）は第１の従来例の平面模式図、第６図（ｂ）は第
６図（ａ）のYY′線における縦断面図、第７図（ａ）は
第２の従来例の平面模式図，第７図（ｂ）は第７図
（ａ）のYY′線における縦断面図である。 101,201,301,401,501……半導体基板、 102……フィールド絶縁膜、 103,203,303,403,503……第１のゲート絶縁膜、 104……窒化シリコン膜、 105,115……多結晶シリコン膜、 106,206,306,406,506……浮遊ゲート電極、 107,207,307,407,507……制御ゲート電極、 108,208,308,408,508……層間絶縁膜、 111,211,311,411,511……ドレイン領域、 113,213,313,413,513……第２のゲート絶縁膜、 121,221,321,421,521……ソース領域、 123,223,323,523……第３のゲート絶縁膜、 131,431,531……チャネル領域、 133a……酸化シリコン膜、 133b……絶縁膜、 343……第４のゲート絶縁膜。
１図（ｂ），（ｃ）は第１図（ａ）のYY′線,XX′線に
おける縦断面図、第２図（ａ）〜（ｄ），第３図（ａ）
〜（ｄ）は本発明の第１の実施例の製造方法を示す図で
あり第１図（ａ）のYY′線,XX′線における主要工程で
の縦断面図、第４図は本発明の第２の実施例の縦断面
図、第５図は本発明の第３の実施例の縦断面図、第６図
（ａ）は第１の従来例の平面模式図、第６図（ｂ）は第
６図（ａ）のYY′線における縦断面図、第７図（ａ）は
第２の従来例の平面模式図，第７図（ｂ）は第７図
（ａ）のYY′線における縦断面図である。 101,201,301,401,501……半導体基板、 102……フィールド絶縁膜、 103,203,303,403,503……第１のゲート絶縁膜、 104……窒化シリコン膜、 105,115……多結晶シリコン膜、 106,206,306,406,506……浮遊ゲート電極、 107,207,307,407,507……制御ゲート電極、 108,208,308,408,508……層間絶縁膜、 111,211,311,411,511……ドレイン領域、 113,213,313,413,513……第２のゲート絶縁膜、 121,221,321,421,521……ソース領域、 123,223,323,523……第３のゲート絶縁膜、 131,431,531……チャネル領域、 133a……酸化シリコン膜、 133b……絶縁膜、 343……第４のゲート絶縁膜。
Claims (3)
- 【請求項１】半導体基板表面に形成された素子分離領
域，ドレイン領域，およびソース領域に囲まれたチャネ
ル領域を有する不揮発性半導体記憶装置において、 相対する１対の枠が前記素子分離領域上に形成され、別
の相対する１対の枠が前記ドレイン領域と前記チャネル
領域との境界領域上，並びに前記ソース領域と前記チャ
ネル領域との境界領域上に、第１のゲート絶縁膜を介し
て形成される４角枠形状の浮遊ゲート電極を有し、 前記浮遊ゲート電極表面上に第２のゲート絶縁膜を介し
て形成され、前記チャネル領域の所定部分上に第３のゲ
ート絶縁膜を介して形成される制御ゲート電極を有する
ことを特徴とする不揮発性半導体記憶装置。 - 【請求項２】前記ソース領域と前記チャネル領域との境
界領域，並びに前記浮遊ゲート電極の間に存在する前記
第１のゲート絶縁膜の代りに、前記第１のゲート絶縁膜
の膜厚より厚い膜厚を有する第４のゲート絶縁膜が存在
することを特徴とする請求項１記載の不揮発性半導体記
憶装置。 - 【請求項３】前記ドレイン領域の拡散層の深さが、前記
ソース領域の拡散層の深さより深いことを特徴とする請
求項１記載の不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2191727A JP2964572B2 (ja) | 1990-07-19 | 1990-07-19 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2191727A JP2964572B2 (ja) | 1990-07-19 | 1990-07-19 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0476955A JPH0476955A (ja) | 1992-03-11 |
| JP2964572B2 true JP2964572B2 (ja) | 1999-10-18 |
Family
ID=16279488
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2191727A Expired - Lifetime JP2964572B2 (ja) | 1990-07-19 | 1990-07-19 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2964572B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3060272B2 (ja) * | 1993-11-01 | 2000-07-10 | 日本電気株式会社 | 半導体記憶装置の製造方法 |
| US5427968A (en) * | 1994-04-13 | 1995-06-27 | United Microelectronics Corp. | Split-gate flash memory cell with separated and self-aligned tunneling regions |
| US5920085A (en) * | 1996-02-03 | 1999-07-06 | Samsung Electronics Co., Ltd. | Multiple floating gate field effect transistors and methods of operating same |
| KR0177785B1 (ko) * | 1996-02-03 | 1999-03-20 | 김광호 | 오프셋 구조를 가지는 트랜지스터 및 그 제조방법 |
| US6155537A (en) * | 1998-07-09 | 2000-12-05 | Windbond Electronics Corp. | Deep submicron MOS transistors with a self-aligned gate electrode |
| JP4748002B2 (ja) * | 2006-09-01 | 2011-08-17 | 株式会社デンソー | 不揮発性半導体記憶装置 |
-
1990
- 1990-07-19 JP JP2191727A patent/JP2964572B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0476955A (ja) | 1992-03-11 |
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