KR100247226B1 - 불휘발성 메모리 장치 및 그 제조방법 - Google Patents

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Abstract

플로팅 게이트와 컨트롤 게이트가 적층된 스택형 게이트 구조의 셀 어레이를 갖는 불휘발성 메모리 장치 및 그 제조 방법이 개시되어 있다. 상기 불휘발성 메모리 장치는 일정 간격으로 평행하게 배열된 복수개의 비트라인; 상기 비트라인과 평행하면서 그 하부에 위치하는 제1 액티브 영역; 상기 비트라인에 수직하게 일정 간격으로 배열된 복수개의 워드라인; 상기 비트라인과 워드라인이 교차하는 부위의 상기 제1 액티브 영역에 형성된 단위 메모리 셀; 상기 복수개의 비트라인마다 비트라인에 평행하게 배열된 공통 소오스 라인; 상기 공통 소오스 라인과 평행하면서 그 하부에 위치한 제2 액티브 영역; 상기 워드라인과 공통 소오스 라인이 교차하는 부위의 상기 제2 액티브 영역에 형성된 더미 셀; 및 상기 액티브 영역들 사이에 형성된 필드 영역을 구비한다. 상기 단위 메모리 셀의 게이트 절연막 두께와 상기 더미 셀의 게이트 절연막 두께가 서로 다르게 형성된다. 따라서, 단위 메모리 셀의 소거 동작시 더미 셀이 소거되지 않게 됨으로써, 셀 필드 아이솔레이션 특성의 열화 및 프로그램 효율의 감소를 방지할 수 있다.

Description

불휘발성 메모리 장치 및 그 제조 방법
본 발명은 불휘발성 메모리 장치(non-volatile memory device) 및 그 제조 방법에 관한 것으로, 보다 상세하게는 플로팅 게이트(floating gate)와 컨트롤 게이트(control gate)가 적층된 스택형 게이트 구조를 갖는 NOR형 플래쉬(flash) 메모리 장치 및 그 제조 방법에 관한 것이다.
반도체 메모리 장치는 DRAM(dynamic random access memory) 및 SRAM(static random access memory)과 같이 시간이 지남에 따라 데이터를 잃어버리는 휘발성(volatile)이면서 데이터의 입·출력이 빠른 RAM 제품과, 한번 데이터를 입력하면 그 상태를 유지할 수 있지만 데이터의 입·출력이 느린 ROM(read only memory) 제품으로 크게 구분할 수 있다. 이러한 ROM 제품은 ROM, PROM(programmable ROM), EPROM(erasable PROM), 및 EEPROM(electrically EPROM)으로 분류할 수 있든데, 이 중에서 전기적 방법으로 데이터를 프로그램 및 소거(erase)할 수 있는 EEPROM에 대한 수요가 증가하고 있는 추세이다. 상기한 EEPROM이나 일괄 소거 기능을 갖는 플래쉬 EEPROM은 플로팅 게이트와 컨트롤 게이트가 적층된 스택형 게이트 구조를 갖는다.
플래쉬 EEPROM을 회로적 관점에서 살펴보면, n개의 셀 트랜지스터들이 직렬로 연결되어 단위 스트링(string)을 이루고 이러한 단위 스트링들이 비트라인과 접지라인(ground line) 사이에 병렬로 연결되어 있는 NAND형과, 각각의 셀 트랜지스터들이 비트라인과 접지라인 사이에 병렬로 연결되어 있는 NOR형으로 구분할 수 있다. 상기 NAND형은 고집적화에 유리한 반면, 상기 NOR형은 고속 동작에 유리하다.
기본적인 NOR형 플래쉬 EEPROM 셀의 구조 및 그 동작 방식은 미합중국 특허공보 제4,868,619호 및 제4,698,787호에 개시되어 있다.
도 1은 고집적도를 갖는 종래의 NOR형 플래쉬 EEPROM 셀의 레이아웃도이고, 도 2은 상기 셀의 등가 회로도이다. 여기서, 참조 부호 14는 액티브 영역, 18은 플로팅 게이트, 22는 컨트롤 게이트 (즉, 워드라인), 28은 비트라인 콘택, 30은 소오스 라인 콘택, 32는 비트라인, 그리고 34는 공통 소오스 라인(common source line)을 각각 나타낸다. 또한, A는 단위 메모리 셀을 나타내고, B는 더미 셀을 나타낸다.
도 1 및 도 2를 참조하면, 일정 간격으로 형성되는 다수의 비트라인(B/L; 32) 및 워드라인(W/L; 22)을 포함하는 다수의 셀 어레이에 있어서, 상기 비트라인(B/L)과 워드라인(W/L)이 직교하는 영역에 플로팅 게이트(18)와 컨트롤 게이트(22)가 적층된 구조의 단위 셀 트랜지스터(A)가 형성된다.
상기 플로팅 게이트(18)와 반도체 기판의 액티브 영역(14) 사이에는 게이트 산화막이 형성되고, 상기 플로팅 게이트(18)와 워드라인(W/L)으로 제공되는 컨트롤 게이트(22)의 사이에는 층간 유전막(20)이 형성된다. 상기 기판의 액티브 영역(14)에는 상기 스택형 게이트에 자기정렬되어 소오스 및 드레인 영역이 형성된다. 상기 플로팅 게이트(18)는 액티브 영역(14)과 상기 액티브 영역(14) 양측의 필드 영역 가장자리의 일부 영역에 걸쳐서 형성됨으로써 이웃한 셀 트랜지스터의 플로팅 게이트(18)와 분리된다. 상기 컨트롤 게이트(22)는 필드 영역을 사이에 두고 독립적으로 형성된 플로팅 게이트(18)를 포함하여 이웃한 셀 트랜지스터의 컨트롤 게이트(22)와 연결됨으로써 워드라인(W/L)을 형성한다.
인접한 단위 셀 트랜지스터(A)는 서로 반대 방향으로 형성되어 인접한 셀 트랜지스터와 소오스/드레인 영역을 공유한다. 하나의 단위 셀 트랜지스터(A)의 드레인 영역은 동일 행(column)의 인접한 셀 트랜지스터의 드레인 영역과 연결되며, 상기 드레인 영역에는 비트라인 콘택(28)이 형성된다. 동일 행에 형성된 비트라인 콘택(28)들은 워드라인(W/L; 22)에 대해 수직으로 배치되는 비트라인(B/L; 32)에 의해 전기적으로 연결된다. 즉, 두 개의 단위 셀 트랜지스터(A)는 하나의 비트라인 콘택(28)에 의해 비트라인(32)과 연결된다.
단위 셀 트랜지스터(A)의 소오스 영역은 워드라인(W/L)을 따라 평행하게 형성된 소오스 라인을 통해 동일 행과 동일 열(row)의 인접한 셀 트랜지스터의 소오스 영역과 연결된다. 또한, 소오스 라인의 저항을 감소시키기 위하여 워드라인(W/L)을 따라 평행하게 형성된 소오스 라인 액티브 영역에 복수개의 비트라인(B/L)마다 하나씩 소오스 라인 콘택(30)이 형성되며, 상기 비트라인(B/L)과 평행하게 형성된 공통 소오스 라인(CSL; 34)이 소오스 라인 콘택(30)을 통해 상기 소오스 라인 액티브 영역에 전기적으로 연결되어 공통 소오스를 형성한다.
상기 공통 소오스 라인(CSL)은 소오스 라인 콘택(30)의 형성시 공정 마진(margin)을 확보하고, 비트라인 액티브 영역과 플로팅 게이트(18)의 형성시 발생하는 패턴들 간의 간섭 현상, 즉 로딩 효과(loading effect)를 감소시키기 위하여 비트라인(B/L)과 동일하게 더미 라인(dummy line)을 형성한다. 상기 더미 라인에도 소오스 라인 콘택(30)을 형성하여 상기 소오스 라인 액티브 영역과 연결한다. 따라서, 상기 공통 소오스 라인(CSL)에 "B"로 표시한 부위처럼 단위 셀 트랜지스터와 동일한 더미 셀 트랜지스터가 형성된다.
상기한 종래의 NOR형 플래쉬 EEPROM 셀의 동작은 채널 열전자 주입 방식을 이용하여 프로그램하고, F-N 터널링(Fowler-Nordheim tunneling) 방식을 이용하여 소오스나 벌크 기판을 통해 소거한다.
구체적으로, 프로그램 동작은 선택된 워드라인에 10V의 고전압을 인가하고 비선택된 워드라인은 접지하며, 선택된 비트라인에는 Vcc (5V)의 전압을 인가하고 비선택된 비트라인을 플로팅시키며, 공통 소오스 라인과 벌크 기판을 접지하여 선택된 셀 트랜지스터에 있어서 게이트 아래의 채널 영역 중에서 드레인 엣지 부위의 핀치-오프(pinch-off) 영역에서 발생하는 채널 열전자가 플로팅 게이트로 주입됨으로써 수행된다.
소거 동작은 소오스 소거와 벌크 소거의 두가지 방식으로 구분되어진다. 소오스 소거의 경우는, 공통 소오스 라인에 12V의 고전압을 인가하고 워드라인을 접지하거나, 공통 소오스 라인에 Vcc (5V)의 전압을 인가하고 워드라인에 음의 전압을 인가하며, 비트라인을 플로팅시키고 벌크 기판을 접지하여 F-N 터널링 방식에 의해 플로팅 게이트에서 소오스 영역으로 전자를 방출시킴으로써 수행된다. 벌크 소거의 경우는, 벌크 기판에 Vcc (5V)의 전압을 인가하고 워드라인에 음의 전압을 인가하며 공통 소오스 라인과 비트라인을 플로팅시켜서 F-N 터널링 방식으로 플로팅 게이트로부터 벌크 기판으로 전자를 방출시킴으로써 수행되어진다.
도 3은 프로그램 동작시 더미 셀 트랜지스터의 바이어스 조건을 도시한 단면도이고, 도 4a 및 도 4b는 소거 동작시의 더미 셀 트랜지스터의 바이어스 조건을 도시한 단면도이다. 여기서, 참조 부호 10은 p형 반도체 기판, 16은 게이트 산화막, 18은 플로팅 게이트, 20은 층간 유전막, 22는 컨트롤 게이트, 24 및 25는 소오스 영역, 그리고 26은 드레인 영역을 각각 나타낸다.
선택된 워드라인에 속하면서 공통 소오스 라인에 형성되는 더미 셀 트랜지스터의 경우, 프로그램 동작시에는 도 3에 도시된 바와 같이 워드라인에 연결된 컨트롤 게이트(22)에 10V의 전압이 인가되고 비트라인에 연결된 드레인(26), 공통 소오스 라인에 연결된 소오스(24) 및 벌크 기판(10)이 접지된다. 따라서, 프로그램 동작이 수행되지 않는다.
반면에, 소거 동작에 있어서 벌크 소거시에는 도 4a에 도시된 바와 같이, 컨트롤 게이트(22)에 -10V의 전압이 인가되고 소오스(24)와 드레인(26)이 플로팅되고 벌크 기판(10)에 5V의 전압이 인가된다. 따라서, 플로팅 게이트(18)에서 벌크 기판(10)으로 전자가 F-N 터널링되는 소거 동작이 수행된다. 또한, 소오스 소거시에도 도 4b에 도시된 바와 같이, 컨트롤 게이트(22)와 벌크 기판(10)이 접지되고 드레인(26)이 플로팅되며 소오스(24)에 12V의 전압이 인가되므로 플로팅 게이트(18)에서 소오스 영역(24)으로 전자가 F-N 터널링되는 소거 동작이 수행된다.
상술한 바와 같이 더미 셀 트랜지스터는 프로그램 동작을 수행하지 않고 소거 동작만 수행하므로, 도 5에 도시된 바와 같이 플로팅 게이트(18)가 양의 전하를 띠게 되고 프로그램과 소거를 반복하는 사이클링 테스트시 상기 양의 전하가 더욱 심화된다. 따라서, 사이클링 횟수가 증가하면 플로팅 게이트(18)와 오버랩되는 필드 영역(12) 아래의 기판(10)이 반전(inversion)되어 기생 셀 필드 트랜지스터가 형성됨으로써 셀 필드 아이솔레이션(isolation) 특성이 취약하게 된다. 또한, 프로그램 동작시 상기 기생 셀 필드 트랜지스터에 의해 드레인에서 소오스로 누설 전류가 발생되어 전류 소모가 증가될 뿐만 아니라 프로그램 효율이 저하된다.
따라서, 본 발명의 목적은 NOR형 플래쉬 EEPROM 셀에 있어서, 소거 동작시에도 공통 소오스 라인의 더미 셀 트랜지스터가 소거되지 않는 불휘발성 메모리 장치를 제공하는데 있다.
본 발명의 다른 목적은 상기 불휘발성 메모리 장치를 제조하는데 특히 적합한 불휘발성 메모리 장치의 제조 방법을 제공하는데 있다.
도 1은 종래의 NOR형 플래쉬 EEPROM 셀의 레이아웃도이다.
도 2는 도 1에 도시한 셀의 등가 회로도이다.
도 3은 프로그램 동작시 더미 셀 트랜지스터의 바이어스 조건을 도시한 단면도이다.
도 4a 및 도 4b는 소거 동작시 더미 셀 트랜지스터의 바이어스 조건을 도시한 단면도이다.
도 5는 소거된 더미 셀 트랜지스터에 의한 누설 전류의 경로를 도시한 단면도이다.
도 6은 본 발명에 의한 NOR형 플래쉬 EEPROM 셀의 단면도이다.
도 7 내지 도 10은 도 6에 도시한 셀의 제조 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 필드 산화막
104 : 제1 게이트 산화막 106 : 제2 게이트 산화막
108 : 플로팅 게이트 110 : 층간 유전막
112 : 컨트롤 게이트
상기 목적을 달성하기 위하여 본 발명은, 플로팅 게이트와 컨트롤 게이트가 적층된 스택형 게이트 구조의 셀 어레이를 갖는 불휘발성 메모리 장치에 있어서, 일정 간격으로 평행하게 배열된 복수개의 비트라인; 상기 비트라인과 평행하면서 그 하부에 위치하는 제1 액티브 영역; 상기 비트라인에 수직하게 일정 간격으로 배열된 복수개의 워드라인; 상기 비트라인과 워드라인이 교차하는 부위의 상기 제1 액티브 영역에 형성된 단위 메모리 셀; 상기 복수개의 비트라인마다 비트라인에 평행하게 배열된 공통 소오스 라인; 상기 공통 소오스 라인과 평행하면서 그 하부에 위치한 제2 액티브 영역; 상기 워드라인과 공통 소오스 라인이 교차하는 부위의 상기 제2 액티브 영역에 형성된 더미 셀; 및 상기 액티브 영역들 사이에 형성된 필드 영역을 구비하며, 상기 단위 메모리 셀의 플로팅 게이트의 하부에 형성된 게이트 절연막의 두께와 상기 더미 셀의 플로팅 게이트의 하부에 형성된 게이트 절연막의 두께가 서로 다른 것을 특징으로 하는 불휘발성 메모리 장치를 제공한다.
또한, 상기 목적을 달성하기 위하여 본 발명은, 플로팅 게이트와 컨트롤 게이트가 적층된 스택형 게이트 구조의 셀 어레이를 갖는 불휘발성 메모리 장치에 있어서, 일정 간격으로 평행하게 배열된 복수개의 비트라인; 상기 비트라인과 평행하면서 그 하부에 위치하는 제1 액티브 영역; 상기 비트라인에 수직하게 일정 간격으로 배열된 복수개의 워드라인; 상기 비트라인과 워드라인이 교차하는 부위의 상기 제1 액티브 영역에 형성된 단위 메모리 셀; 상기 복수개의 비트라인마다 비트라인에 평행하게 배열된 공통 소오스 라인; 상기 공통 소오스 라인과 평행하면서 그 하부에 위치한 제2 액티브 영역; 상기 워드라인과 공통 소오스 라인이 교차하는 부위의 상기 제2 액티브 영역에 형성된 더미 셀; 및 상기 액티브 영역들 사이에 형성된 필드 영역을 구비하며, 상기 단위 메모리 셀의 플로팅 게이트의 하부에 형성된 게이트 절연막의 두께와 상기 더미 셀의 플로팅 게이트의 하부에 형성된 게이트 절연막의 두께가 서로 동일하며, 상기 제1 액티브 영역의 폭과 상기 제2 액티브 영역의 폭이 서로 다른 것을 특징으로 하는 불휘발성 메모리 장치를 제공한다.
또한, 상기 목적을 달성하기 위하여 본 발명은, 플로팅 게이트와 컨트롤 게이트가 적층된 스택형 게이트 구조의 셀 어레이를 갖는 불휘발성 메모리 장치에 있어서, 일정 간격으로 평행하게 배열된 복수개의 비트라인; 상기 비트라인과 평행하면서 그 하부에 위치하는 제1 액티브 영역; 상기 비트라인에 수직하게 일정 간격으로 배열된 복수개의 워드라인; 상기 비트라인과 워드라인이 교차하는 부위의 상기 제1 액티브 영역에 형성된 단위 메모리 셀; 상기 복수개의 비트라인마다 비트라인에 평행하게 배열된 공통 소오스 라인; 상기 공통 소오스 라인과 평행하면서 그 하부에 위치한 제2 액티브 영역; 상기 워드라인과 공통 소오스 라인이 교차하는 부위의 상기 제2 액티브 영역에 형성된 더미 셀; 및 상기 액티브 영역들 사이에 형성된 필드 영역을 구비하며, 상기 제1 액티브 영역의 폭과 상기 제2 액티브 영역의 폭이 서로 동일하고, 상기 플로팅 게이트는 액티브 영역과 상기 액티브 영역 양측의 필드 영역의 가장자리 일부위에 걸쳐 형성되며, 상기 단위 메모리 셀의 플로팅 게이트가 상기 필드 영역에 오버랩된 폭과 상기 더미 셀의 플로팅 게이트가 상기 필드 영역에 오버랩된 폭이 서로 다른 것을 특징으로 하는 불휘발성 메모리 장치를 제공한다.
상기 다른 목적을 달성하기 위하여 본 발명은, 플로팅 게이트와 컨트롤 게이트가 적층된 스택형 게이트 구조의 단위 메모리 셀과 더미 셀을 포함하는 불휘발성 메모리 장치의 제조 방법에 있어서, 제1 도전형의 반도체 기판을 필드 영역과 액티브 영역으로 구분하는 단계; 상기 결과물의 상부에 제1 게이트 절연막을 형성하는 단계; 사진식각 공정으로 상기 단위 메모리 셀 영역의 제1 게이트 절연막을 식각하는 단계; 상기 결과물의 상부에 제2 게이트 절연막을 형성하는 단계; 상기 제2 게이트 절연막의 상부에, 층간 유전막을 사이에 두고 적층된 플로팅 게이트와 컨트롤 게이트로 이루어진 셀 게이트를 형성하는 단계; 및 상기 셀 게이트를 마스크로 하여 제2 도전형의 불순물을 이온주입함으로써, 상기 반도체 기판의 액티브 영역에 제2 도전형의 소오스/드레인 영역을 형성하는 단계를 구비하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법을 제공한다.
본 발명은 더미 셀 트랜지스터의 게이트 산화막을 단위 셀 트랜지스터의 게이트 산화막 (즉, 터널 산화막)의 두께보다 두껍게 형성함으로써, 소거 동작시 더미 셀 트랜지스터에서 F-N 터널링이 잘 일어나지 않게 하여 상기 더미 셀 트랜지스터가 소거되지 않도록 한다.
또한, 더미 셀 트랜지스터의 액티브 영역 (즉, 공통 소오스 라인 액티브 영역)의 폭을 단위 셀 트랜지스터의 액티브 영역 (즉, 비트라인 액티브 영역)의 폭보다 넓게 형성함으로써, 더미 셀 트랜지스터의 커플링 비(coupling ratio)를 크게 하여 소거 동작시 상기 더미 셀 트랜지스터가 소거되지 않게 할 수 있다.
또한, 더미 셀 트랜지스터의 플로팅 게이트가 필드 영역과 오버랩되는 폭을 단위 셀 트랜지스터의 플로팅 게이트가 필드 영역과 오버랩되는 폭보다 작게 함으로써, 더미 셀 트랜지스터의 플로팅 게이트와 컨트롤 게이트 사이의 접촉 면적을 감소시킨다. 따라서, 더미 셀 트랜지스터의 플로팅 게이트에 유도되는 전압을 증가시켜 소거 동작시 상기 더미 셀 트랜지스터가 소거되지 않게 할 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명하고자 한다.
본 발명의 NOR형 플래쉬 EEPROM 셀에 있어서, 프로그램, 소거 및 판독 동작을 위해 가해지는 바이어스 조건은 통상적인 NOR형 플래쉬 EEPROM 셀과 동일하며, 이를 다음의 [표 1]에 나타내었다.
프로그램 소거 판독
벌크 소오스
B/L 선택 5V 오픈 오픈 1V
비선택 오픈 오픈
W/L 선택 10V -10V 0V ∼5V
비선택 0V 0V
CSL 0V 오픈 12V 0V
벌크 0V 5V 0V 0V
표 1을 참조하면, 프로그램 동작은 선택된 워드라인(W/L)에 10V의 전압을 인가하고 비선택된 워드라인(W/L)은 접지하며, 선택된 비트라인(B/L)에는 Vcc (5V)의 전압을 인가하고 비선택된 비트라인(B/L)을 플로팅시키며, 공통 소오스 라인(CSL)과 벌크 기판을 접지하여 선택된 셀 트랜지스터의 채널 영역 중에서 드레인 엣지 부위의 핀치-오프 영역에서 발생하는 채널 열전자가 플로팅 게이트로 주입됨으로써 수행된다.
소거 동작은 소오스 소거와 벌크 소거의 두가지 방식으로 구분되어진다. 소오스 소거의 경우는, 공통 소오스 라인(CSL)에 12V의 전압을 인가하고 워드라인(W/L)을 접지하거나, 공통 소오스 라인(CSL)에 Vcc (5V)의 전압을 인가하고 워드라인(W/L)에 음의 전압을 인가하며, 비트라인(B/L)을 플로팅시키고 벌크 기판을 접지하여 F-N 터널링 방식에 의해 플로팅 게이트에서 소오스 영역으로 전자를 방출시킴으로써 수행된다. 벌크 소거의 경우는, 벌크 기판에 Vcc (5V)의 전압을 인가하고 워드라인(W/L)에 음의 전압을 인가하며 공통 소오스 라인(CSL)과 비트라인(B/L)을 플로팅시켜서 F-N 터널링 방식으로 플로팅 게이트로부터 벌크 기판으로 전자를 방출시킴으로써 수행되어진다.
판독 동작은 비트라인(B/L)과 워드라인(W/L)에 각각 1V와 4∼5V의 전압을 인가하고 벌크 기판과 공통 소오스 라인(CSL)를 접지시킴으로써 플로팅 게이트 내의 전자의 유·무에 따라 드레인과 소오스 접합 사이의 전류 흐름이 달라지는 것을 판독하는 것이다.
통상적으로 소거 동작시 플로팅 게이트에 유도되는 전압은 다음과 같다. 즉, 소오스 소거의 경우에는 플로팅 게이트와 컨트롤 게이트 사이의 캐패시턴스 및 플로팅 게이트와 소오스 사이의 캐패시턴스가 용량성 커플링(capacitive coupling)되어 소오스에 인가된 전압이 플로팅 게이트에 유도되며, 벌크 소거의 경우에는 플로팅 게이트와 컨트롤 게이트 사이의 캐패시턴스 및 플로팅 게이트와 기판 사이의 캐패시턴스가 용량성 커플링되어 기판에 인가된 전압이 플로팅 게이트에 유도된다.
상술한 바와 같이 소거 동작은 셀의 게이트 산화막 (즉, 터널 산화막)을 매개로 플로팅 게이트에 유도되는 전압과 소오스 또는 벌크 기판에 인가된 전압의 차에 의한 전계가 일정 이상, 예컨대 6MV/cm이 되면 F-N 터널링 방식에 의해 플로팅 게이트로부터 소오스 또는 벌크 기판으로 전자가 방출됨으로써 수행되어진다. 따라서, 소오스 또는 벌크 기판과 플로팅 게이트 사이의 전계의 세기에 비례하여 소거가 잘 일어나므로, 더미 셀의 소거를 방지하기 위해서는 소오스 또는 벌크 기판과 플로팅 게이트 사이의 전계를 작게 하여야 한다.
소오스 또는 벌크 기판과 플로팅 게이트 사이의 전계를 작게 하는 방법으로는, 플로팅 게이트에 유도되는 전압을 크게 하여 소오스 또는 벌크 기판에 인가된 전압과 플로팅 게이트에 유도되는 전압의 차를 감소시키는 방법과, 플로팅 게이트와 기판 사이에 형성된 게이트 산화막의 두께를 증가시키는 방법이 있다.
플로팅 게이트에 유도되는 전압은 플로팅 게이트와 컨트롤 게이트 사이의 캐패시턴스가 작을수록, 또는 소오스나 기판과 플로팅 게이트 사이의 캐패시턴스가 클수록 커지게 된다. 만약, 플로팅 게이트와 컨트롤 게이트 사이, 그리고 플로팅 게이트와 기판 사이의 두 유전체의 두께와 유전율이 일정하다면, 플로팅 게이와 컨트롤 게이트 사이의 접촉 면적을 감소시켜서 상기 플로팅 게이트와 컨트롤 게이트 사이의 캐패시턴스를 감소시킬 수 있고, 또한 플로팅 게이트와 기판 사이의 접촉 면적을 크게 함으로써 상기 플로팅 게이트와 기판 사이의 캐패시턴스를 증가시킬 수 있다.
따라서, 본 발명에서는 도 6에 도시된 바와 같은 구조의 NOR형 플래쉬 EEPROM 셀를 제시하고자 한다. 도 6에서, 참조 부호 100은 p형 반도체 기판, 101은 채널 스톱(channel stop) 영역, 102는 필드 산화막, 103은 문턱 전압(threshold voltage) 조절용 불순물층, 104는 더미 셀 트랜지스터의 게이트 절연막, 106은 단위 셀 트랜지스터의 게이트 절연막, 108은 플로팅 게이트, 110은 층간 유전막, 그리고 112는 컨트롤 게이트를 각각 나타낸다.
도 6을 참조하면, 본 발명의 NOR형 플래쉬 EEPROM 셀에 있어서, 복수개의 비트라인(도시하지 않음)이 일정 간격으로 평행하게 배열되며 상기 비트라인에 수직한 방향으로 복수개의 워드라인(112)이 일정 간격으로 평행하게 배열된다. 상기 복수개의 비트라인마다 공통 소오스 라인(도시하지 않음)이 상기 비트라인에 평행하게 배열된다.
상기 비트라인의 하부에는 비트라인과 평행하게 제1 액티브 영역이 형성되고 상기 공통 소오스 라인의 하부에는 공통 소오스 라인과 평행하게 제2 액티브 영역이 형성되며, 상기 액티브 영역들 사이에 필드 산화막(102)으로 이루어진 필드 영역이 형성된다. 상기 비트라인과 워드라인(112)이 교차하는 부위의 상기 제1 액티브 영역에는 플로팅 게이트(108)와 컨트롤 게이트(112)가 적층된 게이트 구조를 갖는 단위 셀 트랜지스터가 형성된다. 상기 워드라인(112)과 공통 소오스 라인이 교차하는 부위의 상기 제2 액티브 영역에는 상기한 스택형 게이트 구조를 갖는 더미 셀 트랜지스터가 형성된다.
상기 플로팅 게이트(108)와 워드라인으로 제공되는 컨트롤 게이트(112)의 사이에는 층간 유전막(110)이 형성된다. 상기 기판(100)의 표면에는 스택형 게이트에 자기정렬되어 n+형 소오스 및 드레인 영역(도시하지 않음)이 형성된다. 상기 플로팅 게이트(108)는 액티브 영역과 상기 액티브 영역 양측의 필드 영역(102)의 가장자리 일부위에 걸쳐서 형성됨으로써 이웃한 셀 트랜지스터의 플로팅 게이트(108)와 분리된다. 상기 컨트롤 게이트(112)는 필드 영역(102)을 사이에 두고 독립적으로 형성된 플로팅 게이트(108)를 포함하여 이웃한 셀 트랜지스터의 컨트롤 게이트(112)와 연결됨으로써 워드라인을 형성한다.
통상적으로 단위 셀 트랜지스터에서는, 소거 동작시 F-N 터널링이 잘 일어날 수 있도록 기판(100)과 플로팅 게이트(108) 사이의 제1 유전막으로서, 소위 터널 산화막이라 불리우는 90Å 내외의 얇은 산화막(106)을 형성한다. 그러나, 본 발명의 바람직한 실시예에 의하면, 공통 소오스 라인에 형성된 더미 셀 트랜지스터가 상기한 얇은 터널 산화막(106)보다 두꺼운 산화막(104)을 갖게 함으로써 F-N 터널링이 잘 일어나지 않도록 한다. 따라서, 단위 셀 트랜지스터의 소거 동작시 상기 더미 셀 트랜지스터가 소거되지 않는다.
본 발명의 바람직한 다른 실시예에 의하면, 단위 셀 트랜지스터와 더미 셀 트랜지스터가 모두 동일한 터널 산화막 (게이트 산화막)을 갖는 경우에 있어서, 단위 셀 트랜지스터의 제1 액티브 영역 (즉, 비트라인 액티브 영역)의 폭(D)에 비해 더미 셀 트랜지스터의 제2 액티브 영역 (즉, 공통 소오스 라인 액티브 영역)의 폭(C)을 넓게 형성한다. 따라서, 더미 셀 트랜지스터에서 플로팅 게이트(108)와 기판(100) 사이의 접촉 면적이 커져서 상기 플로팅 게이트(108)와 기판(100) 사이의 캐패시턴스가 증가함으로써, 플로팅 게이트(108)에 유도되는 전압이 커진다. 그 결과, 소오스 또는 기판(100)과 플로팅 게이트(108) 사이의 전계가 작아지게 되어, 단위 셀 트랜지스터의 소거 동작시 더미 셀 트랜지스터가 소거되지 않는다.
본 발명의 바람직한 또다른 실시예에 의하면, 단위 셀 트랜지스터의 액티브 폭(D)과 더미 셀 트랜지스터의 액티브 폭(C)이 동일한 경우에 있어서, 더미 셀 트랜지스터의 플로팅 게이트(108)가 필드 영역(102)에 오버랩되는 폭(H)을 단위 셀 트랜지스터의 플로팅 게이트(108)가 필드 영역(102)에 오버랩되는 폭(G)보다 작게 한다. 따라서, 더미 셀 트랜지스터에서 플로팅 게이트(108)와 컨트롤 게이트(112) 사이의 접촉 면적이 감소하여 커플링 비가 커지게 된다. 그 결과, 상기 플로팅 게이트(108)에 유도되는 전압이 증가하여, 단위 셀 트랜지스터의 소거 동작시 더미 셀 트랜지스터가 소거되지 않는다.
이하, 도 7 내지 도 10을 참조하여 상술한 구조를 갖는 본 발명의 일 실시예에 따른 NOR형 플래쉬 EEPROM 셀의 제조 방법을 상세히 설명하고자 한다.
도 7은 필드 산화막(102)을 형성하는 단계를 도시한다. p형의 반도체 기판(100)의 표면에 사진 및 이온주입 공정을 사용하여 n형 불순물을 주입한 후 고온 열처리를 통해 상기 n형 불순물을 원하는 깊이까지 확산시킴으로써 n형 웰(도시하지않음)을 형성한다. 이어서, 사진 및 이온주입 공정을 사용하여 상기 n형 웰을 제외한 기판 표면 및 상기 n형 웰 내의 셀 어레이 영역에 p형 불순물을 주입한 후 이를 고온 열처리에 의해 확산시킴으로써 p형 웰을 형성한다. 통상적으로, 주변회로부의 PMOS 트랜지스터가 형성되어질 웰을 p형 웰이라 칭하고, 상기 n형 웰 내의 셀 어레이 영역에 형성되어질 웰을 포켓 p형 웰(pocket p-well)이라 칭한다.
이어서, 소자분리 특성을 강화시키기 위하여 사진 및 이온주입 공정을 통해 필드 영역이 형성되어질 기판(100)의 표면에 채널 스토퍼(channel stopper)용 불순물(101), 예컨대 보론을 50keV의 에너지와 6.0E13/cm2의 도즈로 이온주입한 후, 통상의 소자분리 공정, 예컨대 실리콘 부분 산화법(local oxidation of silicon; LOCOS)을 실시하여 기판(100)의 상부에 4000∼6000Å 정도의 두께를 갖는 필드 산화막(102)을 형성하여 상기 기판(100)을 액티브 영역과 필드 영역으로 구분한다. 다음에, 상기 액티브 영역과 필드 영역의 경계 부분에 생긴 불필요한 막들을 제거하기 위하여 희생 산화막을 형성한 후, 습식 식각 공정으로 상기 희생 산화막을 모두 제거한다.
이때, 비트라인 액티브 영역 (즉, 단위 셀 트랜지스터가 형성될 제1 액티브 영역)의 폭(D)과 공통 소오스 라인 액티브 영역 (즉, 더미 셀 트랜지스터가 형성될 제2 액티브 영역)의 폭(C)을 다르게 한다. 즉, 상기 비트라인 액티브 영역의 폭(D)이 공통 소오스 라인 액티브 영역의 폭(C)보다 넓게 형성함으로써, 더미 셀 트랜지스터의 커플링 비를 변화시켜 소거 동작시 상기 더미 셀 트랜지스터의 소거를 방지할 수 있다.
도 8은 제1 및 제2 게이트 산화막(104, 106)을 형성하는 단계를 도시한다. 상기와 같이 필드 산화막(102)을 형성한 후, 상기 기판(100)의 전면에 더미 셀 트랜지스터용 제1 게이트 산화막(104)을 약 200Å 두께로 성장시킨다. 이어서, 사진 공정을 통해 단위 셀 트랜지스터가 형성될 영역만을 오픈하고 공통 소오스 라인 영역을 덮도록 감광막(도시하지 않음)을 형성한 후, 상기 감광막을 이온주입 마스크로 사용하여 단위 셀 트랜지스터의 문턱 전압을 조절하기 위하여 적당한 에너지, 예컨대 30∼70keV의 에너지와 1.0E12∼5.0E12/cm2의 도즈로 p형 불순물(103), 예컨대 보론을 이온주입한다. 계속해서, 상기 감광막을 식각 마스크로 사용하여 상기 제1 게이트 산화막(104)을 습식 식각한다.
이어서, 상기 감광막을 제거한 후, 결과물의 전면에 통상적으로 터널 산화막이라 불리우는 얇은 산화막 또는 산질화막을 성장시킴으로써 단위 셀 트랜지스터의 제2 게이트 산화막(106)을 형성한다. 따라서, 상기 더미 셀 트랜지스터의 게이트 산화막(104)의 두께(E; 200∼300Å)가 단위 셀 트랜지스터의 게이트 산화막(106)의 두께(F; 90∼100Å)보다 두껍게 형성된다. 그 결과, 더미 셀 트랜지스터에서 F-N 터널링이 잘 일어나지 못하여 소거 동작시 상기 더미 셀 트랜지스터의 소거를 방지할 수 있다.
도 9는 층간 유전막(110)을 형성하는 단계를 도시한다. 상기와 같이 게이트 산화막(104, 106)을 형성한 후, 그 상부에 플로팅 게이트로 사용될 제1 도전층, 예컨대 제1 폴리실리콘층(108)을 1000∼2000Å 정도의 두께로 증착한다. 이어서, 인(P)을 다량 함유한 POCl3을 침적하거나 비소(As) 또는 인(P)을 이온주입함으로써 상기 제1 폴리실리콘층(108)을 n+형으로 도핑시킨다. 다음에, 사진식각 공정을 통해 상기 필드 산화막(102) 상부의 제1 폴리실리콘층(108)을 건식 식각한다. 이때, 상기 제1 폴리실리콘층(108)은 액티브 영역과 상기 액티브 영역 양측의 필드 산화막(102)의 가장자리 일부위에 걸쳐 형성되도록 건식 식각한다. 또한, 더미 셀 트랜지스터의 플로팅 게이트(108)가 필드 영역(102)에 오버랩되는 폭(H)을 단위 셀 트랜지스터의 플로팅 게이트(108)가 필드 영역(102)에 오버랩되는 폭(G)보다 작게 형성한다. 따라서, 더미 셀 트랜지스터의 커플링 비를 변화시켜 소거 동작시 상기 더미 셀 트랜지스터의 소거를 방지할 수 있다.
이어서, 상기 제1 폴리실리콘층(108)을 산화시켜 약 100Å 두께의 제1 산화막을 성장시킨 후, 그 위에 약 120Å 두께의 질화막을 증착하고 상기 질화막을 산화시켜 30∼40Å 정도의 두께의 제2 산화막을 성장시킴으로써, ONO막으로 이루어진 층간 유전막(110)을 형성한다.
도 10은 셀 게이트를 형성하는 단계를 도시한다. 상기와 같이 층간 유전막(110)을 형성한 후, 그 상부에 컨트롤 게이트로 사용될 제2 도전층, 예컨대 제2 폴리실리콘층(112)을 1000∼2000Å 정도의 두께로 증착한다. 이어서, 인(P)을 다량 함유한 POCl3을 침적하거나 비소(As) 또는 인(P)을 이온주입함으로써 상기 제2 폴리실리콘층(112)을 n+형으로 도핑시킨다. 다음에, 도시하지는 않았으나, 컨트롤 게이트의 도전율을 높이기 위해 상기 제2 폴리실리콘층(112)의 상부에 금속 실리사이드막을 1000∼2000Å 정도의 두께로 증착한다.
이어서, 사진 공정을 통해 셀의 스택형 게이트가 형성될 영역을 오픈한 후, 자기정렬 식각법(self-alignment etching)을 이용하여 상기 제2 폴리실리콘층(112), 층간 유전막(110) 및 제1 폴리실리콘층(108)을 연속적으로 건식 식각한다. 그 결과, 플로팅 게이트(108)와 컨트롤 게이트(112)가 적층된 메모리 셀의 스택형 게이트가 형성된다.
이어서, 도시하지는 않았으나, 소오스 라인을 형성하기 위하여 소오스 라인 영역의 필드 산화막(102)을 식각한 후, 상기 셀 게이트를 이온주입 마스크로 사용하여 n형 불순물을 이온주입함으로써 상기 기판의 액티브 영역에 n+형의 소오스/드레인 영역을 형성한다.
상술한 바와 같이 본 발명에 따른 NOR형 플래쉬 EEPROM 셀에 의하면, 더미 셀 트랜지스터의 게이트 산화막을 단위 셀 트랜지스터의 게이트 산화막의 두께보다 두껍게 형성함으로써, 소거 동작시 더미 셀 트랜지스터에서 F-N 터널링이 잘 일어나지 않게 하여 상기 더미 셀 트랜지스터가 소거되지 않도록 한다.
또한, 더미 셀 트랜지스터의 액티브 영역의 폭을 단위 셀 트랜지스터의 액티브 영역의 폭보다 넓게 형성함으로써, 더미 셀 트랜지스터의 커플링 비를 크게 하여 소거 동작시 상기 더미 셀 트랜지스터가 소거되지 않게 할 수 있다.
또한, 더미 셀 트랜지스터의 플로팅 게이트가 필드 영역과 오버랩되는 폭을 단위 셀 트랜지스터의 플로팅 게이트가 필드 영역과 오버랩되는 폭보다 작게 함으로써, 더미 셀 트랜지스터의 플로팅 게이트와 컨트롤 게이트 사이의 접촉 면적을 감소시킨다. 따라서, 더미 셀 트랜지스터의 플로팅 게이트에 유도되는 전압을 증가시켜 소거 동작시 상기 더미 셀 트랜지스터가 소거되지 않게 할 수 있다.
상술한 바와 같이 단위 셀 트랜지스터의 소거 동작시 더미 셀 트랜지스터가 소거되지 않으므로, 셀 필드 아이솔레이션 특성의 열화 및 프로그램 효율의 감소를 방지할 수 있다.
상기에서 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (22)

  1. 플로팅 게이트와 컨트롤 게이트가 적층된 스택형 게이트 구조의 셀 어레이를 갖는 불휘발성 메모리 장치에 있어서,
    일정 간격으로 평행하게 배열된 복수개의 비트라인;
    상기 비트라인과 평행하면서 그 하부에 위치하는 제1 액티브 영역;
    상기 비트라인에 수직하게 일정 간격으로 배열된 복수개의 워드라인;
    상기 비트라인과 워드라인이 교차하는 부위의 상기 제1 액티브 영역에 형성된 단위 메모리 셀;
    상기 복수개의 비트라인마다 비트라인에 평행하게 배열된 공통 소오스 라인;
    상기 공통 소오스 라인과 평행하면서 그 하부에 위치한 제2 액티브 영역;
    상기 워드라인과 공통 소오스 라인이 교차하는 부위의 상기 제2 액티브 영역에 형성된 더미 셀; 및
    상기 액티브 영역들 사이에 형성된 필드 영역을 구비하며,
    상기 단위 메모리 셀의 플로팅 게이트의 하부에 형성된 게이트 절연막의 두께와 상기 더미 셀의 플로팅 게이트의 하부에 형성된 게이트 절연막의 두께가 서로 다른 것을 특징으로 하는 불휘발성 메모리 장치.
  2. 제1항에 있어서, 상기 더미 셀의 게이트 절연막이 상기 단위 메모리 셀의 게이트 절연막보다 두껍게 형성된 것을 특징으로 하는 불휘발성 메모리 장치.
  3. 제1항에 있어서, 상기 제1 액티브 영역의 폭과 상기 제2 액티브 영역의 폭이 서로 다른 것을 특징으로 하는 불휘발성 메모리 장치.
  4. 제3항에 있어서, 상기 제2 액티브 영역의 폭이 상기 제1 액티브 영역의 폭보다 넓은 것을 특징으로 하는 불휘발성 메모리 장치.
  5. 제1항에 있어서, 상기 플로팅 게이트는 액티브 영역과 상기 액티브 영역 양측의 필드 영역의 가장자리 일부위에 걸쳐 형성되며, 상기 단위 메모리 셀의 플로팅 게이트가 상기 필드 영역에 오버랩된 폭과 상기 더미 셀의 플로팅 게이트가 상기 필드 영역에 오버랩된 폭이 서로 다른 것을 특징으로 하는 불휘발성 메모리 장치.
  6. 제5항에 있어서, 상기 더미 셀의 플로팅 게이트가 필드 영역에 오버랩된 폭이 상기 단위 메모리 셀의 플로팅 게이트가 필드 영역에 오버랩된 폭보다 작은 것을 특징으로 하는 불휘발성 메모리 장치.
  7. 제5항에 있어서, 상기 단위 메모리 셀 간의 필드 영역 상부에서 플로팅 게이트의 간격이 상기 더미 셀 간의 필드 영역 상부에서 플로팅 게이트의 간격과 서로 같은 것을 특징으로 하는 불휘발성 메모리 장치.
  8. 제1항에 있어서, 상기 단위 메모리 셀 간의 필드 영역의 폭이 상기 더미 셀과 단위 메모리 셀 사이의 필드 영역의 폭과 같은 것을 특징으로 하는 불휘발성 메모리 장치.
  9. 플로팅 게이트와 컨트롤 게이트가 적층된 스택형 게이트 구조의 셀 어레이를 갖는 불휘발성 메모리 장치에 있어서,
    일정 간격으로 평행하게 배열된 복수개의 비트라인;
    상기 비트라인과 평행하면서 그 하부에 위치하는 제1 액티브 영역;
    상기 비트라인에 수직하게 일정 간격으로 배열된 복수개의 워드라인;
    상기 비트라인과 워드라인이 교차하는 부위의 상기 제1 액티브 영역에 형성된 단위 메모리 셀;
    상기 복수개의 비트라인마다 비트라인에 평행하게 배열된 공통 소오스 라인;
    상기 공통 소오스 라인과 평행하면서 그 하부에 위치한 제2 액티브 영역;
    상기 워드라인과 공통 소오스 라인이 교차하는 부위의 상기 제2 액티브 영역에 형성된 더미 셀; 및
    상기 액티브 영역들 사이에 형성된 필드 영역을 구비하며,
    상기 단위 메모리 셀의 플로팅 게이트의 하부에 형성된 게이트 절연막의 두께와 상기 더미 셀의 플로팅 게이트의 하부에 형성된 게이트 절연막의 두께가 서로 동일하며, 상기 제1 액티브 영역의 폭과 상기 제2 액티브 영역의 폭이 서로 다른 것을 특징으로 하는 불휘발성 메모리 장치.
  10. 제9항에 있어서, 상기 제2 액티브 영역의 폭이 상기 제1 액티브 영역의 폭보다 넓은 것을 특징으로 하는 불휘발성 메모리 장치.
  11. 제9항에 있어서, 상기 플로팅 게이트는 액티브 영역과 상기 액티브 영역 양측의 필드 영역의 가장자리 일부위에 걸쳐 형성되며, 상기 단위 메모리 셀의 플로팅 게이트가 상기 필드 영역에 오버랩된 폭과 상기 더미 셀의 플로팅 게이트가 상기 필드 영역에 오버랩된 폭이 서로 다른 것을 특징으로 하는 불휘발성 메모리 장치.
  12. 플로팅 게이트와 컨트롤 게이트가 적층된 스택형 게이트 구조의 셀 어레이를 갖는 불휘발성 메모리 장치에 있어서,
    일정 간격으로 평행하게 배열된 복수개의 비트라인;
    상기 비트라인과 평행하면서 그 하부에 위치하는 제1 액티브 영역;
    상기 비트라인에 수직하게 일정 간격으로 배열된 복수개의 워드라인;
    상기 비트라인과 워드라인이 교차하는 부위의 상기 제1 액티브 영역에 형성된 단위 메모리 셀;
    상기 복수개의 비트라인마다 비트라인에 평행하게 배열된 공통 소오스 라인;
    상기 공통 소오스 라인과 평행하면서 그 하부에 위치한 제2 액티브 영역;
    상기 워드라인과 공통 소오스 라인이 교차하는 부위의 상기 제2 액티브 영역에 형성된 더미 셀; 및
    상기 액티브 영역들 사이에 형성된 필드 영역을 구비하며,
    상기 제1 액티브 영역의 폭과 상기 제2 액티브 영역의 폭이 서로 동일하고, 상기 플로팅 게이트는 액티브 영역과 상기 액티브 영역 양측의 필드 영역의 가장자리 일부위에 걸쳐 형성되며, 상기 단위 메모리 셀의 플로팅 게이트가 상기 필드 영역에 오버랩된 폭과 상기 더미 셀의 플로팅 게이트가 상기 필드 영역에 오버랩된 폭이 서로 다른 것을 특징으로 하는 불휘발성 메모리 장치.
  13. 제12항에 있어서, 상기 더미 셀의 플로팅 게이트가 필드 영역에 오버랩된 폭이 상기 단위 메모리 셀의 플로팅 게이트가 필드 영역에 오버랩된 폭보다 작은 것을 특징으로 하는 불휘발성 메모리 장치.
  14. 제12항에 있어서, 상기 단위 메모리 셀의 플로팅 게이트의 하부에 형성된 게이트 절연막의 두께와 상기 더미 셀의 플로팅 게이트의 하부에 형성된 게이트 절연막의 두께가 서로 다른 것을 특징으로 하는 불휘발성 메모리 장치.
  15. 플로팅 게이트와 컨트롤 게이트가 적층된 스택형 게이트 구조의 단위 메모리 셀과 더미 셀을 포함하는 불휘발성 메모리 장치의 제조 방법에 있어서,
    제1 도전형의 반도체 기판을 필드 영역과 액티브 영역으로 구분하는 단계;
    상기 결과물의 상부에 제1 게이트 절연막을 형성하는 단계;
    사진식각 공정으로 상기 단위 메모리 셀 영역의 제1 게이트 절연막을 식각하는 단계;
    상기 결과물의 상부에 제2 게이트 절연막을 형성하는 단계;
    상기 제2 게이트 절연막의 상부에, 층간 유전막을 사이에 두고 적층된 플로팅 게이트와 컨트롤 게이트로 이루어진 셀 게이트를 형성하는 단계; 및
    상기 셀 게이트를 마스크로 하여 제2 도전형의 불순물을 이온주입함으로써, 상기 반도체 기판의 액티브 영역에 제2 도전형의 소오스/드레인 영역을 형성하는 단계를 구비하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  16. 제15항에 있어서, 상기 제1 도전형의 반도체 기판을 필드 영역과 액티브 영역으로 구분하는 단계에서, 상기 단위 메모리 셀이 형성될 제1 액티브 영역의 폭과 상기 더미 셀이 형성될 제2 액티브 영역의 폭을 서로 다르게 형성하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  17. 제15항 또는 제16항에 있어서, 상기 제1 도전형의 반도체 기판을 필드 영역과 액티브 영역으로 구분하는 단계에서, 상기 단위 메모리 셀 간의 필드 영역의 폭과 상기 더미 셀과 단위 메모리 셀 사이의 필드 영역의 폭을 서로 같게 형성하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  18. 제15항에 있어서, 상기 제1 게이트 절연막을 식각하는 단계 전에, 셀 트랜지스터의 문턱 전압을 조절하기 위해 상기 필드 영역 사이의 반도체 기판의 표면에 제1 도전형의 불순물을 이온주입하는 단계를 더 구비하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  19. 제18항에 있어서, 상기 제1 도전형 불순물의 이온주입과 상기 제1 게이트 절연막의 식각을 동일한 포토-마스크를 사용하여 수행하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  20. 제15항에 있어서, 상기 제2 게이트 절연막의 상부에, 층간 유전막을 사이에 두고 플로팅 게이트와 컨트롤 게이트가 적층된 셀 게이트를 형성하는 단계는,
    상기 제2 게이트 절연막의 상부에 플로팅 게이트로 사용될 제1 도전층을 형성하는 단계;
    상기 제1 도전층을 액티브 영역과 상기 액티브 영역 양측의 필드 영역의 가장자리 일부위에 걸쳐 형성되도록 패터닝하는 단계;
    상기 결과물의 상부에 층간 유전막 및 컨트롤 게이트로 사용될 제2 도전층을 차례로 형성하는 단계; 및
    상기 제2 도전층, 층간 유전막 및 제1 도전층을 패터닝하여 플로팅 게이트와 컨트롤 게이트로 이루어진 셀 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  21. 제20항에 있어서, 상기 제1 도전층을 패터닝하는 단계에서, 상기 단위 메모리 셀의 플로팅 게이트가 상기 필드 영역에 오버랩된 폭과 상기 더미 셀의 플로팅 게이트가 상기 필드 영역에 오버랩된 폭이 서로 다르도록 상기 제1 도전층을 패터닝하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  22. 제20항에 있어서, 상기 제1 도전층을 패터닝하는 단계에서, 상기 단위 메모리 셀 간의 필드 영역 상부에서 플로팅 게이트의 간격이 상기 더미 셀 간의 필드 영역 상부에서 플로팅 게이트의 간격과 서로 같도록 상기 제1 도전층을 패터닝하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
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