JPH0476955A

JPH0476955A - 不揮発性半導体記憶装置

Info

Publication number: JPH0476955A
Application number: JP2191727A
Authority: JP
Inventors: Masashi Koyama; 小山　昌司
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1990-07-19
Filing date: 1990-07-19
Publication date: 1992-03-11
Anticipated expiration: 2014-10-18
Also published as: JP2964572B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は電気的に書き換え可能な不揮発性半導体記憶装
置に関する。

〔従来の技術〕

最近、　フラッシュ　ビーロム　（Ｆ１ａ５ｈ　　ＰＲ
ＯＪ以下ＦＦＲＯＭ　　と記す）と呼ばれる電気的に書
き換え・消去可能なフログラマツル　リード　オンリー
　メモリ　（以下、　ＥＥＰＲＯＭと　記す）　の開発
が盛んになってきている。これらの一般的なＦＰＲＯＭ
は、従来の紫外線消去型ＥＰＲＯＭと同様に書き込みを
行ない、消去は全ビット同時に電気的に一括消去する方
式が多い。

第６図、第７図にこれらの代表的な例を示す。

第６図（ａ）は第１の従来例の平面模式図、第６図（ｂ
）は第６図（ａ＞のＹＹ’線における縦断面図であり、
第７図（ａ）は第２の従来例の平面模式図、第７図（ｂ
）は第７区（ａ）のＹＹ’線におけるｋｆｌ＃Ｉｒ面図
である。第６図に示した第１の従来例は、　例えば、　
　ライ　Ｉヌ　キネット　によ　リ１９８８年、ダイジ
ェスト　オフ　テクニカル　ベーバーズ　１９８８　　
フイ、ニス、ニス、ソー、シー　１３２ページ　（Ｄｉ
ｇｅｓｔ　　ｏｆ　　Ｔｅｃｈｎｉｃａｌ　　Ｐａｐｅ
ｒｓ　　１９８８　１ＳＳＣＣ。

ｐ１３２．　Ｖ、Ｎ、Ｋｙｎｅｔｔ）に報告されている
。また、第７図に示した第２の従来例は、例えば、ジー
、サマチ９によ　リ　１９８７年、ダイジェスト　オフ
　テクニカル　ペーパーズ　１９８７７仁ニス、ニス、
シー、シー　７６ページ　（Ｄｉｇｅｓｔ　　ｏｆ　　
Ｔｅｃｈｎｉｃａｌ　　Ｐａｐｅｒｓ１９８７１ＳＳＣ
Ｃ，ｐ７６、　Ｇ、Ｓａｍａｃｈｉｓａ　）に報告され
ている。

第６図（ａ＞、（ｂ）に示すように、第１の従来例では
、ドレイン領域４１１．ソース領域４２１に挟まれて半
導体基板４０１表面に形成されたチャネル領域（３１上
に第１のゲート絶縁膜４０３を介して゛浮遊ゲート電極
４０６が形成され、浮遊ゲート電極４０６上に第２のゲ
ート絶縁膜４１３を介して制御ゲート電極４０７が形成
され、表面を眉間絶縁膜４０８か覆い、ＦＰＲＯＭが形
成されている。また、第７図くａ）、（ｂ）に示すよう
に、第２の従来例では、ドレイン領域５１１．ソース領
域５２１に挟Ｊれて半導体基板５０１表面に形成された
チャネル領域５３１上におけるドレイン領域５１１に偏
よった領域上に第１のゲート絶縁膜５０３を介して浮遊
ゲート電極５０６が形成され、一方、制御ゲート電極５
０７は第２のゲート絶縁膜５１３を介して浮遊ゲート電
極５０６と接し、またこれは第３のゲート絶縁膜５２３
を介してチャネル領域５３１のソース領域５２１よりの
部分と接しており、表面を眉間絶縁膜５０８が覆い、Ｆ
ＰＲＯＭが形成されている。

〔発明が解決しようとする課題〕

上述した従来の不揮発性半導体記憶装置のうち、第１の
従来例では、書き込みは通常のホットエレクトロン注入
で行ない、消去を浮遊ゲート電極４０６のドレイン、ソ
ース領域４１１，４２１のうちのどちらか一方とチャネ
ル領域４３１との境界領域での電子トンネル現象で行な
う。このため、第１のゲート絶縁膜４０３は例えば１０
０人程度に薄くする必要がある。このため、ドレイン、
ソース領域４１１．４２１と浮遊ゲート電極４０６との
容量結合は強くなる。この素子でメモリセルを構成した
場合、以下の問題が生じる。つまり、非選択トランジス
タの浮遊ゲート電極電位が、書き込みのときのドレイン
領域４１１と浮遊ゲート電極４０６との間の容量により
、メモリセルのトランジスタのしきい値電圧を越えるま
で上昇し、寄生リーク電流が発生して書き込み不良を起
す。このことはア仁イー、ティ、エム　テクニカル　ダ
イジェスト　（１９８０年）　　３８−４１ページ　に
　エム、ワダら（ＴＥＤＭ　　Ｔｅｃｈｎｉｃａｌ　　
Ｄｉｇｅｓｔ、　　１９８０．　　ｐ３８−４１．　　
Ｍ、ＷＡＤＡ　ｅｔ　ａｌ、）により報告されている。

このため、第１のゲート絶縁膜４０３の膜厚の設定に大
きな制限があるという欠点を有している。

またこの構造では、消去を過度に行なった場合、メモリ
トランジスタのしきい値電圧かデイプレッションになっ
てしまう。このようなメモリトランジスタが同一のビッ
ト線内に存在した場合、そのビット線内のオフ状態のメ
モリトランジスタの読み出しは不能となる。

この２つの重大な欠点により、第１の従来例の構造でＦ
ＰＲＯＭを製品化するのは困難である。

一方、第２の従来例の構造によると、制御ゲート電極５
０７がチャネル電流を制御することができるため、寄生
リーク電流の発生、メモリトランジスタのしきい値のデ
イプレッション化等の問題は起らない。

ところがこの構造は、電極５０６　、５０７がドレイン
領域５１１．ソース領域５２１に対して非対称にたって
いる。つまり浮遊ゲート電極５０６は一方のＮ＋型の不
純物拡散領域（ドレイン領域５１１）にしが隣接してい
ない。このため、書き込み・消去の繰り返しによる第１
ゲート絶縁膜５０３におけるストレスが強くなる。特に
書き込み時にチャネル注入を行なった場合に生じるホッ
トキャリアの第１ゲート絶縁膜５０３への注入は、第１
ゲート絶縁膜５０３内に大量のトラップを生じることに
なる。このトラップは消去時の電子トンネルに大きな影
響を与えるばかりでなく、第１ゲート絶縁膜５０３の寿
命を縮めることになる。このため、この構造のＦＰＲＯ
間は、繰り返し書き換え回数が数百回程度に制限される
という欠点を有している。

〔課題を解決するための手段〕

本発明の不揮発性半導体記憶装置は、半導体基板表面に形成された素子分離領域ドレイン領域
、およびソース領域に囲まれたチャネル領域を有する不
揮発性半導体記憶装置において、相対する１対の枠が前記素子分離領域上に形成され、別
の相対する１対の枠の一方が前記ドレイン領域と前記チ
ャネル領域との境界領域上に第１のゲート絶縁膜を介し
て形成され、この相対する１対の枠の他方が前記ソース
領域と前記チャネル領域との境界領域上に第１のゲート
絶縁膜、もしくは第４のゲート絶縁膜を介して形成され
る４角枠形状の浮遊ゲート電極を有し、前記浮遊ゲート電極表面上に第２のゲート絶縁膜を介し
て形成され、前記チャネル領域の所定部分上に第３のゲ
ート絶縁膜を介して形成される制御ゲート電極を有して
いる。

〔実施例〕

次に本発明について図面を参照して説明する。

第１図（ａ）は本発明の第１の実施例の平面模式図であ
り、第１図（ｂ）、（ｃ）はそれぞれ第１図（ａ）のＹ
Ｙ’線、ｘｘ’線における縦断面図である。

ここで、半導体基板１０１は、例えはＰ型車結晶シリコ
ンからなる６第１のゲート絶縁膜１０３は、例えは厚さ
１００人程８の酸化シリコン（以下、５１０２と称す）
Ｍ等からなる。第２のゲート絶縁膜１１３は、例えば厚
さ３００人程８の５ｉ０２／Ｓｉ３Ｎ４膜等からなる。

浮遊ゲート電極１０６は、例えば燐等の不純物をドーピ
ングした多結晶シリコン膜等からなる。第３のゲート絶
縁膜１２３は、例えば厚さ４００人程８のＳ　ｉ　Ｏ２
／　Ｓ　ｉ　３Ｎ４膜等からなる。制御ゲート電極１０
７は、例えは燐等の不純物をドーピングした厚さ４００
０人程度０多結晶シリコン膜等からなる。層間絶縁膜１
．０８は、厚さ８０００人程度０ＢＰＳＧ膜等からなる
。ドレイン領域１１１およびソース領域１２１は、例え
ば深さ０３μｍ程度のＮ＋型の不純物拡散層からなる。

素子分離領域を規定するフィールド絶縁Ｍ１０２は、例
えば厚さ６０００人程度０Ｓｉ０２１１ｉ等からなる。

チャネル領域１３１は、ドレイン領域１１１．ソース領
域１２１．およびフィールド絶縁膜１０２により囲まれ
ている。

本実施例の特徴は、次の２点である。

（１）ドレイン領域１１１．およびソース領域１２１の
どちらにも第１のゲート絶縁膜１０３を介して隣接し、
かつ、フィールド絶縁Ｍ１０２上でつながっている４角
枠形状の浮遊ゲート電極１０６を有する。

（２〉チャネル領域１３１が、制御ゲート電極１０７に
より制御される部分と、浮遊ゲート電極１０６により制
御される部分から構成される。

第１の特徴により、Ｎ＋不純物拡散層からなるドレイン
、ソース領域１１１．１２１のどちらからも、書き込み
・消去か可能となる。例えは、書き込み読み出し時には
ドレイン領域１１１を「ドレイン電極」として使用し、
消去時にはソース領域１２１を「ドレイン電極」として
使用することができる。

この結果、書き込み・消去時の第１のゲート絶縁膜１０
３のストレスが軽減され、繰り返し回数の改善か得られ
る。また、浮遊ゲート電極１０６はフィールド絶縁膜１
０２で規定される素子分離領域上で接続されているため
、電荷の注入・放出がどちらのＮ＋不純物拡散層から起
っても、電位は浮遊ゲート電極１０６内で一定になる。

このため、メモリトランジスタのしきい値の制御は、第
６図に示した第１の従来例と同様に行なわれる。

第２の特徴により、浮遊ゲート電極１０６の電位かプラ
ス側にシフトすることによりチャネル領域１３１におけ
る浮遊ゲート電極１０６直下の部分にキャリアが誘起さ
れても、メモリトランジスタのしきい値電圧は制御ゲー
ト電極１０７により決定されることになる。このため、
過消去が起っても、メモリトランジスタのしきい値は、
デイプレッションにはならない。また、ドレイン領域１
１１と浮遊ゲート電極１０６との間の容量結合による寄
生リーク電流は、制御ゲート電極１０７により遮断さる
ことになる。

次に本発明の第１の実施例の構造を得るための製造方法
を、第２図（ａ）〜（ｄ）、第３図（ａ）〜（ｄ）を用
いて説明する。第２図（ａ）〜（ｄ）、第３図（ａ）〜
（ｄ）は、それぞれ第１図（ａ）のＹＹ’線、ｘｘ’線
における主要工程での縦断面図である。この製造方法は
、メモリセルのセルサイズを小さくするのに適した製造
方法である。

まず、Ｐ型車結晶シリコンからなる半導体基板１０１上
の所定の領域に、例えばＬＯＣＯ３法による厚さ６００
０人程度０Ｓ　ｉ　０２膜からなる素子分離領域を規定
するところのフィールド絶縁膜１０２を形成し、活性領
域上には例えば６００人程８の酸化シリコンＪ！１１３
３ａを形成する。

その後、例えば厚さ４０００人程度０窒化シリコン膜を
例えばＬＰＣＶＤ法により堆積し、フォトレジスト膜、
ＲＩＥ等の異方性工、ンチングを用いて窒化シリコン膜
１０４のパターンを形成する。

この窒化シリコンＭ１０４はチャネル領域を覆い制御ゲ
ート電極長および浮遊ゲート電極幅を規定する形状を有
している。

更に、活性領域上に露呈した酸化シリコン膜１３３ａを
エツチング除去し、その部分に例えは厚さ１００人程８
のＳｉＯ２膜からなる第１のゲート絶縁膜１０３を形成
する。

その後、例えば厚さ４０００人程度０窒ＰＣＶＤ法によ
る多結晶シリコン膜を堆積し、更に燐等のＮ型不純物を
導入し、導電性の薄膜であるところの多結晶シリコン１
１！１０５を形成する〔第２図（ａ）、第３図（ａ）〕
。

次に、例えばＲＩＥ等の異方性エツチングを利用して多
結晶シリコン膜１０５をエッチバックする。これにより
窒化シリコン膜１０４の側面に、サイドウオール状の多
結晶シリコン膜１１５が形成される。

更に、例えば砒素等のＮ型不純物のイオン注入を行ない
、ドレイン領域１１１．ソース領域１２１を形成する〔
第２図（ｂ）、第３図（ｂ）〕。

続いて、窒化シリコン膜１０４を熱燐酸等で選択的にエ
ツチング除去する。その後、熱燐酸等によりアタックさ
れたフィールド絶縁膜１０２の表面層、第１のゲート絶
縁膜１０３の露出部、および酸化シリコン膜１３３ａを
、ウェトエッチングにより除去する。

更に、例えば９５０℃のドライ０２雰囲気により、チャ
ネル領域上に２００人程８のＳｉＯ２膜が形成されるま
で熱酸化を行なう。このとき同時にドレイン領域１１１
．ソース領域１２１．および多結晶シリコン膜１１５の
表面にもＳｉＯ２膜が形成され、多結晶シリコン膜１１
５は浮遊ゲート電極１０６となる。

続いて、ＬＰＣＶＤ法により約１００人窒化シリコン膜
を堆積することにより、浮遊ゲート電極１０６表面には
第２のゲート絶縁膜１１３が、チャネル領域上には第３
のゲート絶縁膜１２３が、ドレイン領域１１１．および
ソース領域１２１上には絶縁膜１３３ｂが形成される。

これらの膜の構造は、５ＩＯ２／Ｓｉ３Ｎ４となる〔第
２図（Ｃ）、第３図（Ｃ））。

次に、例えば厚さ５０００人程度０多結晶シリコン膜を
ＬＰＣＶＤ法により堆積し、燐等のＮ型不純物を導入し
、これをパターンニングして制御ゲート電極１０７を形
成する〔第２図（ｄ）、第３図（ｄ））。

以降の製造方法は周知の技術を用い、第１図に示した不
揮発性半導体記憶装置を得る。

この製造方法の特徴は、フィールド絶縁膜１０２形成後
に形成した窒化シリコン１１！ｉ！１０４のパターンを
利用して４角枠形状のサイドウオールからなる浮遊ゲー
ト電極１０６を形成し、チャネル領域を制御できる制御
ゲート電極１０７を形成する点にある。

浮遊ゲート電極１０６をなすサイドウオールの幅は、エ
ッチバック前の多結晶シリコン膜１０５の膜厚とエッチ
バック量により制御される。従って、この幅はフォトリ
ングラフィ技術の限界を越えて製造することができる。

本実施例では、厚さ約３００ＯＡの多結晶シリコン膜１
０５のエッチバックにより、幅０．２５μｍの浮遊ゲー
ト電極１０６か実現できた。また、フィールド絶縁膜１
０２上での浮遊ゲート電極１０６の幅も同し理由から小
さくすることかてきるため、メモリトランジスタの面積
を縮小することか容易になる。

第４図は、本発明の第２の実施例の縦断面図である。半
導体基板２０１．ソース領域２２１．第１のゲート絶縁
膜２０３．第２のゲート絶縁膜２１３．第３のグー１〜
絶縁膜２２３、浮遊ゲート電＆２０６．制御ゲート電極
２０７、および層間絶縁膜２０８の構成は本発明の第１
の実施例と同じである。

本実施例の構造上の特徴は、ドレイン領域２１１の拡散
層の深さかソース領域２２１のそれより深いことである
。換言すれば、ドレイン領域２１１と浮遊ケーｌ〜２０
６とのオーバーラツプが第１の実施例より広くなってい
る。

この特徴により、ドレイン領域２１１を電子トンネリン
クによる消去時に、ソース領域２２１をチャネル注入に
よる書き込み時に使用するという利点がある。消去時に
はドレイン領域２１１に２０Ｖ等の高電圧を印加し、制
御ゲート電！２０７には０■等の低電圧を印加する。こ
のとき、ドレイン領域２１１と浮遊ゲート２０６とのオ
ーバーラツプか広いことから、この部分でのブレイクダ
ウンは起らずにホットキャリアの発生が抑えられ、第１
のゲート絶縁膜２０３の膜質に悪影響を与えない。

なお、ブレイクダウンは制御ゲート電ｆ！２０７下の第
３のゲート絶縁膜２２３で起すが、この部分では書き込
み　消去に関わる電子放出・注入は行なわない。

これらのことから、本実施例では更に繰り返し特性が改
善される。

第５図は本発明の第３の実施例の縦断面図である。半導
体基板３０１．ドレイン領域３１１．ソース領域３２１
、ドレイン領域３１１およびチャネル領域の境界領域上
の第１のゲート絶縁膜３０３．第２のゲート絶縁膜３１
３．第３のゲート絶縁膜３２３．浮遊ゲート電極３０６
、制御ゲート電極３０７．および層間絶縁膜３０８の構
成は本発明の第１の実施例と同しである。

本実施例の構造上の特徴は、ソース領域３２１およびチ
ャネル領域の境界領域上には第４のゲート絶縁膜３４３
が形成され、第４のゲート絶縁ｒＩＡ３４３の膜厚は第
１のゲート絶縁膜３０３より厚いことである。

この構造は、ドレイン領域３１１　を電子トンネリング
による消去時に、ソース領域３２１をチャネル注入によ
る書き込み時に使用するという利点を有している。この
構造では、例えばプログラム電圧２１Ｖにより消去する
場合、電子トンネリングに必要なＳ１０２ｗＡの膜厚は
約１２０Å以下てなければならないのに対し、チャネル
注入に必要な５ｉ０２膜の膜厚は約７００Å以下てよい
ことを利用している。つまり、２種類のゲート絶縁膜を
用意することにより、消去時にはドレイン領域３１１を
「ドレイン電極」として用いて効率的な消去を行ない、
書き込み時にはある程度膜厚の厚い第４のゲート絶縁膜
３４３を使用してチャネル注入による書き込み中のゲー
ト絶縁膜の破壊の防止。

および非選択トランジスタにおける書き込み中のデータ
保護か可能となる。

なお、本発明の第２の実施例と第３の実施例を組み合せ
ることも可能であり、この場合にはそれぞれの実施例の
効果が生かされることになる。

〔発明の効果〕

以上説明したように本発明の不揮発性半導体記憶装置は
、（１）ドレイン領域、およびソース領域のどちらにも第
１のゲート絶縁膜を介して隣接し、かつ、フィールド絶
縁膜上でつなかっている４角枠形状の浮遊ゲート電極を
有している。

（２）チャネル領域が、制御ゲート電極により制御され
る部分と、浮遊ゲート電極により制御される部分から構
成されている。

その結果、書き込み、消去を行なう際に、ドレイン領域
を「ドレイン電極」として、ソース領域を「ドレイン電
極」として使用することが可能となり、書き込み　消去
の繰り返し回数を大幅に改善することが可能となる。

例えば、同一のゲート膜厚において、第２の従来例１本
発明の第１の実施例、第２の実施例での書き込み・消去
の繰り返し可能な回数は、それぞれ約１００回、約５０
００回７約１００００回となった。

また、過消去による誤データの読み出し、チャネル注入
書き込み時における寄生リーク電流におる書き込み不良
等も防止でき、高信頼性の不揮発性半導体記憶装置を安
定に製造することか可能になる。

【図面の簡単な説明】

第１図（ａ）は本発明の第１の実施例の平面模式図、第
１図（ｂ）、（ｃ）は第１図（ａ）のＹＹ′線、ｘｘ’
線における縦断面図、第２図（ａ）〜（ｄ）、第３図（
ａ）〜（ｄ）は本発明の第１の実施例の製造方法を示す
図であり第１図（ａ）のＹＹ″線、ｘｘ’線における主
要工程での縦断面図、第４図は本発明の第２の実施例の
縦断面図、第５図は本発明の第３の実施例の縦断面図、
第６図（ａ＞は第１の従来例の平面模式図、第６図（ｂ
）は第６図（ａ）のＹＹ’線における縦断面図、第７図
（ａ）は第２の従来例の平面模式図、第７図（ｂ）は第
７図（ａ）のＹＹ’線における縦断面図である。１０１．２０１，３０１，４０１，５０１・・・半導体
基板、１０２・・・フィールド絶縁膜、１０３．２０３，３０３，４０３，５０３・・・第１の
ゲート絶縁膜、１０４・・・窒化シリコン膜、１０５．１１５・・・多結晶シリコン膜、１０６．２０
６，３０６，４０６，５０６・・・浮遊ゲート電極、１
０７　、２０７　、３０７　、４０７　、５０７・・・
制御ゲート電極、１０８　、２０８　、３０８　、４０
８　、５０８・・・層間絶縁膜、１１１．２１１，３１
１，４１１，５１１・・・ドレイン領域、１１３．２１
３，３１３，４１３，５１３・・・第２のゲート絶縁膜
、１２１．２２１．３２１．４２１．５２１・・・ソー
ス領域、１２３．２２３，３２３，５２３・・・第３の
ゲート絶縁膜、１３１．４３１．５３１・・・チャネル
領域、１３３ａ・・・酸化シリコン膜、１３３ｂ・・・絶縁膜、３４３・・・第４のゲート絶縁膜。

Claims

【特許請求の範囲】１、半導体基板表面に形成された素子分離領域、ドレイ
ン領域、およびソース領域に囲まれたチャネル領域を有
する不揮発性半導体記憶装置において、相対する１対の枠が前記素子分離領域上に形成され、別
の相対する１対の粋が前記ドレイン領域と前記チャネル
領域との境界領域上、並びに前記ソース領域と前記チャ
ネル領域との境界領域上に、第１のゲート絶縁膜を介し
て形成される４角枠形状の浮遊ゲート電極を有し、前記浮遊ゲート電極表面上に第２のゲート絶縁膜を介し
て形成され、前記チャネル領域の所定部分上に第３のゲ
ート絶縁膜を介して形成される制御ゲート電極を有する
ことを特徴とする不揮発性半導体記憶装置。２、前記ソース領域と前記チャネル領域との境界領域、
並びに前記浮遊ゲート電極の間に存在する前記第１のゲ
ート絶縁膜の代りに、前記第１のゲート絶縁膜の膜厚よ
り厚い膜厚を有する第４のゲート絶縁膜が存在すること
を特徴とする請求項１記載の不揮発性半導体記憶装置。３、前記ドレイン領域の拡散層の深さが、前記ソース領
域の拡散層の深さより深いことを特徴とする請求項１記
載の不揮発性半導体記憶装置。