JPH04334062A - 薄膜メモリトランジスタ - Google Patents
薄膜メモリトランジスタInfo
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- JPH04334062A JPH04334062A JP3104350A JP10435091A JPH04334062A JP H04334062 A JPH04334062 A JP H04334062A JP 3104350 A JP3104350 A JP 3104350A JP 10435091 A JP10435091 A JP 10435091A JP H04334062 A JPH04334062 A JP H04334062A
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- memory transistor
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- gate electrode
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Links
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Landscapes
- Non-Volatile Memory (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体層の上・下両面に
それぞれ電荷捕獲機能を有する絶縁層を有する薄膜メモ
リトランジスタに関する。
それぞれ電荷捕獲機能を有する絶縁層を有する薄膜メモ
リトランジスタに関する。
【０００２】
【従来の技術】従来、単結晶半導体装置よりなるメモリ
トランジスタがある。即ち、図１０に示すように、シリ
コン基板１にはＰウエル２が形成され、このＰウエル２
にはｎ＋ 高濃度領域よりなるソース領域３及びドレイ
ン領域４が形成される。このソース領域３とドレイン領
域４間のＰウエル２上には酸化膜５及び窒化膜６が形成
され、この窒化膜６上にはゲート電極７が形成される。
トランジスタがある。即ち、図１０に示すように、シリ
コン基板１にはＰウエル２が形成され、このＰウエル２
にはｎ＋ 高濃度領域よりなるソース領域３及びドレイ
ン領域４が形成される。このソース領域３とドレイン領
域４間のＰウエル２上には酸化膜５及び窒化膜６が形成
され、この窒化膜６上にはゲート電極７が形成される。
【０００３】このような単結晶半導体装置よりなるメモ
リトランジスタに書込む場合には、図１０に示すように
、ゲート電極７に正電圧ＶＰ を印加すると共にソース
領域３及びドレイン領域４を接地する。即ち、ゲート電
極７がドレイン領域４に対して正電圧ＶＰ となるため
、Ｐウエル２から電子が酸化膜５をトンネルし、窒化膜
６中にトラップされる。しきい値電圧ＶＴ はプラス側
にシフトし「０」状態となる。この後、ゲート電極７を
電圧０とした時も窒化膜６中にトラップされ電子は保持
され、このメモリトランジスタのしきい値電圧ＶＴ が
ＶＴ ＞ＶＴ ｉｎｉｔｉａｌ に保たれる。
リトランジスタに書込む場合には、図１０に示すように
、ゲート電極７に正電圧ＶＰ を印加すると共にソース
領域３及びドレイン領域４を接地する。即ち、ゲート電
極７がドレイン領域４に対して正電圧ＶＰ となるため
、Ｐウエル２から電子が酸化膜５をトンネルし、窒化膜
６中にトラップされる。しきい値電圧ＶＴ はプラス側
にシフトし「０」状態となる。この後、ゲート電極７を
電圧０とした時も窒化膜６中にトラップされ電子は保持
され、このメモリトランジスタのしきい値電圧ＶＴ が
ＶＴ ＞ＶＴ ｉｎｉｔｉａｌ に保たれる。
【０００４】次に、消去の場合は図１１に示すように、
ソース領域３及びドレイン領域４に正電圧ＶＰ を印加
すると共にゲート電極７を接地する。即ち、ゲート電極
７がドレイン領域４に対して負電圧−ＶＰ となるため
、Ｐウエル２から正孔が酸化膜５をトンネルし、窒化膜
６中にトラップされる。しきい値電圧ＶＴ はマイナス
側にシフトし「１」状態となる。この後、ゲート電極７
を電圧０とした時も窒化膜６中にトラップされ正孔は保
持され、このメモリトランジスタのしきい値電圧ＶＴが
ＶＴ ＜ＶＴ ｉｎｉｔｉａｌ に保たれる。
ソース領域３及びドレイン領域４に正電圧ＶＰ を印加
すると共にゲート電極７を接地する。即ち、ゲート電極
７がドレイン領域４に対して負電圧−ＶＰ となるため
、Ｐウエル２から正孔が酸化膜５をトンネルし、窒化膜
６中にトラップされる。しきい値電圧ＶＴ はマイナス
側にシフトし「１」状態となる。この後、ゲート電極７
を電圧０とした時も窒化膜６中にトラップされ正孔は保
持され、このメモリトランジスタのしきい値電圧ＶＴが
ＶＴ ＜ＶＴ ｉｎｉｔｉａｌ に保たれる。
【０００５】
【発明が解決しようとする課題】このようなＭＮＯＳ型
メモリトランジスタの書込み電圧、消去電圧の低電圧化
のためにはゲート絶縁膜の薄膜化が不可欠であるが、次
の理由によりゲート絶縁膜の薄膜化には限界がある。
メモリトランジスタの書込み電圧、消去電圧の低電圧化
のためにはゲート絶縁膜の薄膜化が不可欠であるが、次
の理由によりゲート絶縁膜の薄膜化には限界がある。
【０００６】即ち、薄膜化した酸化膜５及び窒化膜６の
形成は再現性の問題等、プロセス上の不安定を招く虞が
充分にある。又、酸化膜５の膜厚は保持特性の面から下
限（２０オングストローム程度）が決まっている。窒化
膜６の方はキャリアのトラッピング距離という概念があ
り、ある一定以上の膜厚（１９０オングストローム程度
）がないとキャリアがＰウエル２からゲート電極７に突
き抜けてしまい、トラップの効率が極端に落ちると言わ
れている。本発明は上記の実情に鑑みてなされたもので
、書込み電圧、消去電圧の低電圧化が可能な薄膜メモリ
トランジスタを提供することを目的とする。
形成は再現性の問題等、プロセス上の不安定を招く虞が
充分にある。又、酸化膜５の膜厚は保持特性の面から下
限（２０オングストローム程度）が決まっている。窒化
膜６の方はキャリアのトラッピング距離という概念があ
り、ある一定以上の膜厚（１９０オングストローム程度
）がないとキャリアがＰウエル２からゲート電極７に突
き抜けてしまい、トラップの効率が極端に落ちると言わ
れている。本発明は上記の実情に鑑みてなされたもので
、書込み電圧、消去電圧の低電圧化が可能な薄膜メモリ
トランジスタを提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明は上記課題を解決
するために、半導体層の上・下両面に上・下部ゲート電
極を設け、半導体層上面と上部ゲート電極間および半導
体層下面と下部ゲート電極間それぞれに電荷捕獲機能を
有する絶縁層を設けたことを特徴とするものである。
するために、半導体層の上・下両面に上・下部ゲート電
極を設け、半導体層上面と上部ゲート電極間および半導
体層下面と下部ゲート電極間それぞれに電荷捕獲機能を
有する絶縁層を設けたことを特徴とするものである。
【０００８】
【作用】上記手段により、半導体層の上・下両面にそれ
ぞれ電荷捕獲機能を有する絶縁層を設けることにより、
半導体層の片面だけに電荷捕獲機能を有する絶縁層を設
けたものに比べ書込み電圧、消去電圧の低電圧化が可能
になる。
ぞれ電荷捕獲機能を有する絶縁層を設けることにより、
半導体層の片面だけに電荷捕獲機能を有する絶縁層を設
けたものに比べ書込み電圧、消去電圧の低電圧化が可能
になる。
【０００９】
【実施例】以下図面を参照して本発明の実施例を詳細に
説明する。
説明する。
【００１０】図１〜図６は本発明薄膜メモリトランジス
タの一実施例の製造工程を示す。即ち、図１に示すよう
に、絶縁基板１１上にはリンをドープしたポリシリコン
よりなる下部ゲート電極１２が形成される。この下部ゲ
ート電極１２の表面には図２に示すように例えばＳｉ３
Ｎ４ 等の窒化膜１３がＣＶＤにより２００オングスト
ローム程度堆積され、この窒化膜１３の表面を熱酸化す
ることによりトンネル酸化膜１４を２０オングストロー
ム程度形成して下部ゲート絶縁膜を形成する。次に図３
に示すように、前記酸化膜１４の表面にはポリシリコン
が数１００オングストローム以下の厚さに堆積されて半
導体層１５のデバイスエリアが形成される。前記半導体
層１５の表面略中央部分にはフォトレジスト１６が形成
され、このフォトレジスト１６をマスクにしてイオン注
入でリンをドープしてｎ＋ 高濃度領域よりなるソース
領域Ｓ及びドレイン領域Ｄが形成される。その後、フォ
トレジスト１６を除去して後、図４に示すように、半導
体層１５の表面を熱酸化することによりトンネル酸化膜
１７が２０オングストローム程度形成され、この酸化膜
１７の表面には例えばＳｉ３Ｎ４ 等の窒化膜１８がＣ
ＶＤにより２００オングストローム程度堆積されて上部
ゲート絶縁膜が形成される。次に、図５に示すように、
前記窒化膜１８の表面略中央部分にはリンをドープした
ポリシリコンよりなる上部ゲート電極１９が形成される
。その後、図６に示すように、前記上部ゲート電極１９
及び窒化膜１８の表面にはＳｉ Ｏ２ よりなる酸化膜
２０がＣＶＤにより堆積されて後、前記酸化膜２０、窒
化膜１８及び酸化膜１７を貫通しそれぞれソース領域Ｓ
及びドレイン領域Ｄまで達するコンタクトホールを形成
し、このコンタクトホール部分にスパッタによりアルム
ニウム配線を施してソース電極２１及びドレイン電極２
２を形成する。尚、前記下部ゲート電極１２及び上部ゲ
ート電極１９はソース領域Ｓ及びドレイン領域Ｄとの重
なりを大きくとって容量をもたせるように形成される。 以上の工程により完成したＭＮＯＳ型の薄膜メモリトラ
ンジスタの書込み、消去の概念図を図７及び図８に示す
。
タの一実施例の製造工程を示す。即ち、図１に示すよう
に、絶縁基板１１上にはリンをドープしたポリシリコン
よりなる下部ゲート電極１２が形成される。この下部ゲ
ート電極１２の表面には図２に示すように例えばＳｉ３
Ｎ４ 等の窒化膜１３がＣＶＤにより２００オングスト
ローム程度堆積され、この窒化膜１３の表面を熱酸化す
ることによりトンネル酸化膜１４を２０オングストロー
ム程度形成して下部ゲート絶縁膜を形成する。次に図３
に示すように、前記酸化膜１４の表面にはポリシリコン
が数１００オングストローム以下の厚さに堆積されて半
導体層１５のデバイスエリアが形成される。前記半導体
層１５の表面略中央部分にはフォトレジスト１６が形成
され、このフォトレジスト１６をマスクにしてイオン注
入でリンをドープしてｎ＋ 高濃度領域よりなるソース
領域Ｓ及びドレイン領域Ｄが形成される。その後、フォ
トレジスト１６を除去して後、図４に示すように、半導
体層１５の表面を熱酸化することによりトンネル酸化膜
１７が２０オングストローム程度形成され、この酸化膜
１７の表面には例えばＳｉ３Ｎ４ 等の窒化膜１８がＣ
ＶＤにより２００オングストローム程度堆積されて上部
ゲート絶縁膜が形成される。次に、図５に示すように、
前記窒化膜１８の表面略中央部分にはリンをドープした
ポリシリコンよりなる上部ゲート電極１９が形成される
。その後、図６に示すように、前記上部ゲート電極１９
及び窒化膜１８の表面にはＳｉ Ｏ２ よりなる酸化膜
２０がＣＶＤにより堆積されて後、前記酸化膜２０、窒
化膜１８及び酸化膜１７を貫通しそれぞれソース領域Ｓ
及びドレイン領域Ｄまで達するコンタクトホールを形成
し、このコンタクトホール部分にスパッタによりアルム
ニウム配線を施してソース電極２１及びドレイン電極２
２を形成する。尚、前記下部ゲート電極１２及び上部ゲ
ート電極１９はソース領域Ｓ及びドレイン領域Ｄとの重
なりを大きくとって容量をもたせるように形成される。 以上の工程により完成したＭＮＯＳ型の薄膜メモリトラ
ンジスタの書込み、消去の概念図を図７及び図８に示す
。
【００１１】即ち、図７に示すように、下部ゲート電極
１２，上部ゲート電極１９にそれぞれ正電圧ＶＰ を印
加すると共にソース電極２１及びドレイン電極２２を接
地する。即ち、下部ゲート電極１２，上部ゲート電極１
９がそれぞれドレイン領域Ｄに対して正電圧ＶＰ とな
るため、半導体層１５から電子がそれぞれトンネル酸化
膜１４，１７をトンネルし、窒化膜１３，１８中にそれ
ぞれトラップされる。窒化膜１３，１８中にそれぞれト
ラップされ電子の作用によりしきい値電圧ＶＴ はプラ
ス側にシフトし「０」状態となる。この後、下部ゲート
電極１２，上部ゲート電極１９をそれぞれ電圧０とした
時も窒化膜１３，１８中にそれぞれトラップされ電子は
保持され、この窒化膜１３，１８中にそれぞれ保持され
た電子の作用によりＭＮＯＳ型の薄膜メモリトランジス
タのしきい値電圧ＶＴ がＶＴ ＞ＶＴ ｉｎｉｔｉａ
ｌ に保たれる。
１２，上部ゲート電極１９にそれぞれ正電圧ＶＰ を印
加すると共にソース電極２１及びドレイン電極２２を接
地する。即ち、下部ゲート電極１２，上部ゲート電極１
９がそれぞれドレイン領域Ｄに対して正電圧ＶＰ とな
るため、半導体層１５から電子がそれぞれトンネル酸化
膜１４，１７をトンネルし、窒化膜１３，１８中にそれ
ぞれトラップされる。窒化膜１３，１８中にそれぞれト
ラップされ電子の作用によりしきい値電圧ＶＴ はプラ
ス側にシフトし「０」状態となる。この後、下部ゲート
電極１２，上部ゲート電極１９をそれぞれ電圧０とした
時も窒化膜１３，１８中にそれぞれトラップされ電子は
保持され、この窒化膜１３，１８中にそれぞれ保持され
た電子の作用によりＭＮＯＳ型の薄膜メモリトランジス
タのしきい値電圧ＶＴ がＶＴ ＞ＶＴ ｉｎｉｔｉａ
ｌ に保たれる。
【００１２】次に、消去の場合は図８に示すように、ソ
ース電極２１及びドレイン電極２２にそれぞれ正電圧Ｖ
Ｐ を印加すると共に下部ゲート電極１２，上部ゲート
電極１９を接地する。即ち、下部ゲート電極１２，上部
ゲート電極１９がそれぞれドレイン領域Ｄに対して負電
圧−ＶＰ となるため、半導体層１５から正孔がそれぞ
れトンネル酸化膜１４，１７をトンネルし、窒化膜１３
，１８中にそれぞれトラップされる。窒化膜１３，１８
中にそれぞれトラップされた正孔の作用によりしきい値
電圧ＶＴ はマイナス側にシフトし「１」状態となる。 この後、下部ゲート電極１２，上部ゲート電極１９をそ
れぞれ電圧０とした時も窒化膜１３，１８中にそれぞれ
トラップされた正孔は保持され、この窒化膜１３，１８
中にそれぞれ保持された正孔の作用によりＭＮＯＳ型の
薄膜メモリトランジスタのしきい値電圧ＶＴ がＶＴ
＜ＶＴ ｉｎｉｔｉａｌ に保たれる。
ース電極２１及びドレイン電極２２にそれぞれ正電圧Ｖ
Ｐ を印加すると共に下部ゲート電極１２，上部ゲート
電極１９を接地する。即ち、下部ゲート電極１２，上部
ゲート電極１９がそれぞれドレイン領域Ｄに対して負電
圧−ＶＰ となるため、半導体層１５から正孔がそれぞ
れトンネル酸化膜１４，１７をトンネルし、窒化膜１３
，１８中にそれぞれトラップされる。窒化膜１３，１８
中にそれぞれトラップされた正孔の作用によりしきい値
電圧ＶＴ はマイナス側にシフトし「１」状態となる。 この後、下部ゲート電極１２，上部ゲート電極１９をそ
れぞれ電圧０とした時も窒化膜１３，１８中にそれぞれ
トラップされた正孔は保持され、この窒化膜１３，１８
中にそれぞれ保持された正孔の作用によりＭＮＯＳ型の
薄膜メモリトランジスタのしきい値電圧ＶＴ がＶＴ
＜ＶＴ ｉｎｉｔｉａｌ に保たれる。
【００１３】図９は本発明の応用例を示し、図６のよう
に構成されたＭＮＯＳ型の薄膜メモリトランジスタのメ
モリ用トランジスタＭＴＲのソース領域Ｓ及びドレイン
領域Ｄにそれぞれ選択用トランジスタＳＴＲ１，ＳＴＲ
２が直列に接続されたＭＮＯＳ型の薄膜メモリトランジ
スタである。
に構成されたＭＮＯＳ型の薄膜メモリトランジスタのメ
モリ用トランジスタＭＴＲのソース領域Ｓ及びドレイン
領域Ｄにそれぞれ選択用トランジスタＳＴＲ１，ＳＴＲ
２が直列に接続されたＭＮＯＳ型の薄膜メモリトランジ
スタである。
【００１４】即ち、ｎ＋ 高濃度領域よりなるソース領
域Ｓ及びドレイン領域Ｄのそれぞれ外側の半導体層１５
にはそれぞれ対応したノンドープポリシリコン部２３１
、２３２を介してｎ＋ 高濃度領域よりなるソース領域
ＳＳ及びドレイン領域ＤＤが形成される。このソース領
域ＳＳ及びドレイン領域ＤＤのそれぞれノンドープポリ
シリコン部２３１、２３２側にはｎ− 低濃度領域２４
１，２４２，２４３，２４４が形成される。前記ｎ−
低濃度領域２４１と２４２間の上には厚さ数１０００オ
ングストローム程度のＳｉ Ｏ２ よりなるゲート絶縁
膜２５１を介してリンをドープしたポリシリコンよりな
る選択用トランジスタＳＴＲ１のゲート電極２６１が形
成される。前記ｎ− 低濃度領域２４３と２４４間の上
には厚さ数１０００オングストローム程度のＳｉ Ｏ２
よりなるゲート絶縁膜２５２を介してリンをドープし
たポリシリコンよりなる選択用トランジスタＳＴＲ２の
ゲート電極２６２が形成される。この場合、ｎ− 低濃
度領域２４１，２４２，２４３，２４４はゲート電極２
６１，２６２とセルフアラインで形成され、かつ容量を
十分小さくして無視できるように形成される。前記ソー
ス領域ＳＳにはアルミニウムよりなるソース電極２７１
が接続して形成され、前記ドレイン領域ＤＤにはアルミ
ニウムよりなるドレイン電極２７２が接続して形成され
る。
域Ｓ及びドレイン領域Ｄのそれぞれ外側の半導体層１５
にはそれぞれ対応したノンドープポリシリコン部２３１
、２３２を介してｎ＋ 高濃度領域よりなるソース領域
ＳＳ及びドレイン領域ＤＤが形成される。このソース領
域ＳＳ及びドレイン領域ＤＤのそれぞれノンドープポリ
シリコン部２３１、２３２側にはｎ− 低濃度領域２４
１，２４２，２４３，２４４が形成される。前記ｎ−
低濃度領域２４１と２４２間の上には厚さ数１０００オ
ングストローム程度のＳｉ Ｏ２ よりなるゲート絶縁
膜２５１を介してリンをドープしたポリシリコンよりな
る選択用トランジスタＳＴＲ１のゲート電極２６１が形
成される。前記ｎ− 低濃度領域２４３と２４４間の上
には厚さ数１０００オングストローム程度のＳｉ Ｏ２
よりなるゲート絶縁膜２５２を介してリンをドープし
たポリシリコンよりなる選択用トランジスタＳＴＲ２の
ゲート電極２６２が形成される。この場合、ｎ− 低濃
度領域２４１，２４２，２４３，２４４はゲート電極２
６１，２６２とセルフアラインで形成され、かつ容量を
十分小さくして無視できるように形成される。前記ソー
ス領域ＳＳにはアルミニウムよりなるソース電極２７１
が接続して形成され、前記ドレイン領域ＤＤにはアルミ
ニウムよりなるドレイン電極２７２が接続して形成され
る。
【００１５】
【発明の効果】以上述べたように本発明によれば、半導
体層の上・下両面にそれぞれ電荷捕獲機能を有する絶縁
層を設けることにより、半導体層の片面だけに電荷捕獲
機能を有する絶縁層を設けたものに比べ書込み電圧、消
去電圧の低電圧化が可能になる。又、同じ書込み電圧、
消去電圧で駆動する場合には、半導体層の上・下両面に
それぞれ電荷捕獲機能を有する絶縁層を設けたものは、
半導体層の片面だけに電荷捕獲機能を有する絶縁層を設
けたものに比べ長い電荷保持特性が得られる。
体層の上・下両面にそれぞれ電荷捕獲機能を有する絶縁
層を設けることにより、半導体層の片面だけに電荷捕獲
機能を有する絶縁層を設けたものに比べ書込み電圧、消
去電圧の低電圧化が可能になる。又、同じ書込み電圧、
消去電圧で駆動する場合には、半導体層の上・下両面に
それぞれ電荷捕獲機能を有する絶縁層を設けたものは、
半導体層の片面だけに電荷捕獲機能を有する絶縁層を設
けたものに比べ長い電荷保持特性が得られる。
【図１】本発明の一実施例の製造工程を示す断面図であ
る。
る。
【図２】本発明の一実施例の製造工程を示す断面図であ
る。
る。
【図３】本発明の一実施例の製造工程を示す断面図であ
る。
る。
【図４】本発明の一実施例の製造工程を示す断面図であ
る。
る。
【図５】本発明の一実施例の製造工程を示す断面図であ
る。
る。
【図６】本発明の一実施例を示す断面図である。
【図７】本発明の書込み状態を説明するための構成説明
図である。
図である。
【図８】本発明の消去状態を説明するための構成説明図
である。
である。
【図９】本発明の応用例を示す断面図である。
【図１０】従来のＭＮＯＳ型単結晶メモリトランジスタ
の書込み状態を説明するための構成説明図である。
の書込み状態を説明するための構成説明図である。
【図１１】従来のＭＮＯＳ型単結晶メモリトランジスタ
の消去状態を説明するための構成説明図である。
の消去状態を説明するための構成説明図である。
１１…絶縁基板、１２…下部ゲート電極、１３，１８…
窒化膜、１４，１７…トンネル酸化膜、１５…半導体層
、１９…上部ゲート電極、２０…酸化膜、２１…ソース
電極、２２…ドレイン電極。
窒化膜、１４，１７…トンネル酸化膜、１５…半導体層
、１９…上部ゲート電極、２０…酸化膜、２１…ソース
電極、２２…ドレイン電極。
Claims (5)
- 【請求項１】 半導体層の上・下両面に上・下部ゲー
ト電極を設け、半導体層上面と上部ゲート電極間および
半導体層下面と下部ゲート電極間それぞれに電荷捕獲機
能を有する絶縁層を設けたことを特徴とする薄膜メモリ
トランジスタ。 - 【請求項２】 メモリ用トランジスタのソース領域及
びドレイン領域にそれぞれ選択用トランジスタが直列に
接続されることを特徴とする請求項１記載の薄膜メモリ
トランジスタ。 - 【請求項３】 半導体層が厚さ数１００オングストロ
ーム以下のポリシリコンより形成されることを特徴とす
る請求項１記載の薄膜メモリトランジスタ。 - 【請求項４】 上・下の絶縁層は、それぞれ複数の層
からなり、その層構造は半導体層を中央にして上・下対
称に形成されていることを特徴とする請求項１記載の薄
膜メモリトランジスタ。 - 【請求項５】 上・下の絶縁層が、それぞれ窒化膜と
酸化膜からなることを特徴とする請求項４記載の薄膜メ
モリトランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3104350A JPH04334062A (ja) | 1991-05-09 | 1991-05-09 | 薄膜メモリトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3104350A JPH04334062A (ja) | 1991-05-09 | 1991-05-09 | 薄膜メモリトランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04334062A true JPH04334062A (ja) | 1992-11-20 |
Family
ID=14378437
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3104350A Pending JPH04334062A (ja) | 1991-05-09 | 1991-05-09 | 薄膜メモリトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04334062A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008042206A (ja) * | 2006-08-04 | 2008-02-21 | Samsung Electronics Co Ltd | メモリ素子及びその製造方法 |
| JP2010140997A (ja) * | 2008-12-10 | 2010-06-24 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
| JP5468612B2 (ja) * | 2009-09-01 | 2014-04-09 | シャープ株式会社 | 半導体装置、アクティブマトリクス基板、及び表示装置 |
-
1991
- 1991-05-09 JP JP3104350A patent/JPH04334062A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008042206A (ja) * | 2006-08-04 | 2008-02-21 | Samsung Electronics Co Ltd | メモリ素子及びその製造方法 |
| JP2010140997A (ja) * | 2008-12-10 | 2010-06-24 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
| US8841183B2 (en) | 2008-12-10 | 2014-09-23 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device and method for manufacturing the same |
| US8946021B2 (en) | 2008-12-10 | 2015-02-03 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device and method for manufacturing the same |
| US9219076B2 (en) | 2008-12-10 | 2015-12-22 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device and method for manufacturing the same |
| JP5468612B2 (ja) * | 2009-09-01 | 2014-04-09 | シャープ株式会社 | 半導体装置、アクティブマトリクス基板、及び表示装置 |
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