JPH04364786A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH04364786A JPH04364786A JP3140235A JP14023591A JPH04364786A JP H04364786 A JPH04364786 A JP H04364786A JP 3140235 A JP3140235 A JP 3140235A JP 14023591 A JP14023591 A JP 14023591A JP H04364786 A JPH04364786 A JP H04364786A
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- polysilicon
- floating gate
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Links
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Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特にフローティング電極を備えたプログラマブルな読出
専用メモリ（ＲＯＭ）に関する。
特にフローティング電極を備えたプログラマブルな読出
専用メモリ（ＲＯＭ）に関する。
【０００２】
【従来の技術】プログラマブルなＲＯＭの代表的なもの
として、ＥＰ−ＲＯＭ（Ｅｒａｓａｂｌｅ ａｎｄＰｒ
ｏｇｒａｍｍｍａｂｌｅ ＲＯＭ） がある。ＥＰ−Ｒ
ＯＭの従来のメモリセル構造を図５を参照して説明する
。
として、ＥＰ−ＲＯＭ（Ｅｒａｓａｂｌｅ ａｎｄＰｒ
ｏｇｒａｍｍｍａｂｌｅ ＲＯＭ） がある。ＥＰ−Ｒ
ＯＭの従来のメモリセル構造を図５を参照して説明する
。
【０００３】図５はメモリセルのチャネル方向の断面を
示しており、例えばシリコンの半導体基板１の表面にド
レイン電極２及びソース電極３がチャネル領域４を間に
介して形成される。チャネル４の上部にはゲート酸化膜
５を介して例えばポリシリコンのフローティングゲート
６が形成される。更に、フローティングゲート６の上に
はＯＮＯ（Ｏｘｉｄｅ−ＳｉＮ−Ｏｘｉｄｅ）積層絶縁
膜７を介して例えばポリシリコンのコントロールゲート
８が形成される。 ドレイン電極２、ソース電極３及びコントロールゲート
８は回路の配線に接続されるが、フローティングゲート
６の周囲は絶縁膜によって絶縁されている。
示しており、例えばシリコンの半導体基板１の表面にド
レイン電極２及びソース電極３がチャネル領域４を間に
介して形成される。チャネル４の上部にはゲート酸化膜
５を介して例えばポリシリコンのフローティングゲート
６が形成される。更に、フローティングゲート６の上に
はＯＮＯ（Ｏｘｉｄｅ−ＳｉＮ−Ｏｘｉｄｅ）積層絶縁
膜７を介して例えばポリシリコンのコントロールゲート
８が形成される。 ドレイン電極２、ソース電極３及びコントロールゲート
８は回路の配線に接続されるが、フローティングゲート
６の周囲は絶縁膜によって絶縁されている。
【０００４】図６は上記メモリセルのチャネルに直角な
方向の断面を示しており、図５と対応する部分には同一
符号を付している。メモリセルはフィールド酸化膜９に
よる素子分離領域によって隣接するメモリセルと分離さ
れている。
方向の断面を示しており、図５と対応する部分には同一
符号を付している。メモリセルはフィールド酸化膜９に
よる素子分離領域によって隣接するメモリセルと分離さ
れている。
【０００５】このようなセルに情報を書込むには、例え
ばドレイン電極２及びソース電極３間に８ボルト、コン
トロールゲート８に１２．５ボルトを印加する。すると
、ドレイン近傍のピンチオフ領域で加速された電子の一
部がホットエレクトロンとなり、これがフローティング
ゲート６に捕獲される。フローティングゲート６に電子
が捕獲されていると、コントロールゲート８で制御され
るトランジスタの閾値電圧が上昇する。この閾値変化分
の有無を情報の「０」と「１」に対応させる。
ばドレイン電極２及びソース電極３間に８ボルト、コン
トロールゲート８に１２．５ボルトを印加する。すると
、ドレイン近傍のピンチオフ領域で加速された電子の一
部がホットエレクトロンとなり、これがフローティング
ゲート６に捕獲される。フローティングゲート６に電子
が捕獲されていると、コントロールゲート８で制御され
るトランジスタの閾値電圧が上昇する。この閾値変化分
の有無を情報の「０」と「１」に対応させる。
【０００６】
【発明が解決しようとする課題】メモリを大容量とする
ためにはメモリセルの面積を小さくすることが不可欠で
ある。このため、図６に示されるチャネル領域の幅Ｗ及
びフィールド酸化膜９の幅Ｆを狭くすることが考えられ
る。しかし、チャネル領域の幅Ｗを狭くするとセル電流
が減少するため好ましくない。また、フローティングゲ
ートがフィールド酸化膜９とオーバーラップしている領
域の幅Ｆを狭くするとフローティングゲート６及びコン
トロール電極相互間のキャパシタンスＣ２が減少する。 すると、半導体基板１及びフローティングゲート６相互
間のキャパシタンスＣ１とフローティングゲート６及び
コントロール電極相互間のキャパシタンスＣ２とによる
キャパシタ結合によりフローティングゲート６に印加さ
れる電圧が減少し、ホットエレクトロンの取込みが減少
し、情報の書込能力が低下する。
ためにはメモリセルの面積を小さくすることが不可欠で
ある。このため、図６に示されるチャネル領域の幅Ｗ及
びフィールド酸化膜９の幅Ｆを狭くすることが考えられ
る。しかし、チャネル領域の幅Ｗを狭くするとセル電流
が減少するため好ましくない。また、フローティングゲ
ートがフィールド酸化膜９とオーバーラップしている領
域の幅Ｆを狭くするとフローティングゲート６及びコン
トロール電極相互間のキャパシタンスＣ２が減少する。 すると、半導体基板１及びフローティングゲート６相互
間のキャパシタンスＣ１とフローティングゲート６及び
コントロール電極相互間のキャパシタンスＣ２とによる
キャパシタ結合によりフローティングゲート６に印加さ
れる電圧が減少し、ホットエレクトロンの取込みが減少
し、情報の書込能力が低下する。
【０００７】よって、本発明は情報の書込能力の高い半
導体記憶装置を提供することを目的とする。
導体記憶装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】上記目的を達成するため
本発明の半導体記憶装置は、半導体基板の表面に形成さ
れたソース電極及びドレイン電極と、前記ソース電極及
び前記ドレイン電極相互間に形成されたチャネルと、前
記チャネル上に形成されて電極上面の表面積を電極下面
の表面積よりも大とすると共に電極全体が絶縁膜によっ
て絶縁されたフローティング電極と、前記フローティン
グ電極上に絶縁膜を介して形成されて書込または読出制
御電圧が印加されるコントロール電極とを備えることを
特徴とする。
本発明の半導体記憶装置は、半導体基板の表面に形成さ
れたソース電極及びドレイン電極と、前記ソース電極及
び前記ドレイン電極相互間に形成されたチャネルと、前
記チャネル上に形成されて電極上面の表面積を電極下面
の表面積よりも大とすると共に電極全体が絶縁膜によっ
て絶縁されたフローティング電極と、前記フローティン
グ電極上に絶縁膜を介して形成されて書込または読出制
御電圧が印加されるコントロール電極とを備えることを
特徴とする。
【０００９】
【作用】フローティング電極は、電極の上面の表面積が
下面の表面積よりも大となっている。このため、半導体
基板及びフローティング電極相互間のキャパシタンスよ
りもフローティング電極及びコントロール電極相互間の
キャパシタンスが大となり、容量結合によってフローテ
ィング電極に印加される電圧が増加する。
下面の表面積よりも大となっている。このため、半導体
基板及びフローティング電極相互間のキャパシタンスよ
りもフローティング電極及びコントロール電極相互間の
キャパシタンスが大となり、容量結合によってフローテ
ィング電極に印加される電圧が増加する。
【００１０】この結果、フローティング電極に電荷を引
き込む力が増し、メモリセルの面積を減少しても必要な
書込特性を確保することが可能となる。
き込む力が増し、メモリセルの面積を減少しても必要な
書込特性を確保することが可能となる。
【００１１】
【実施例】以下、本発明の実施例について図１を参照し
て説明する。図１はメモリセルのチャネル方向の断面を
示しており、図５と対応する部分には同一符号を付して
いる。
て説明する。図１はメモリセルのチャネル方向の断面を
示しており、図５と対応する部分には同一符号を付して
いる。
【００１２】半導体基板１の表面にドレイン電極２及び
ソース電極３がチャネル領域４を間に介して形成される
。チャネル４の上部にはゲート酸化膜５を介して例えば
ポリシリコンのフローティングゲート６が形成される。 フローティングゲート６の形状は、例えば電極の上面に
突起を設けることにより、電極の上面の表面積と下面の
表面積との差が大きくなるようになされている。フロー
ティングゲート６の上にはＯＮＯ積層絶縁膜７を介して
例えばポリシリコンのコントロールゲート８が形成され
る。ドレイン電極２、ソース電極３及びコントロールゲ
ート８は回路の配線に接続されるが、フローティングゲ
ート６の周囲は絶縁膜によって絶縁されている。
ソース電極３がチャネル領域４を間に介して形成される
。チャネル４の上部にはゲート酸化膜５を介して例えば
ポリシリコンのフローティングゲート６が形成される。 フローティングゲート６の形状は、例えば電極の上面に
突起を設けることにより、電極の上面の表面積と下面の
表面積との差が大きくなるようになされている。フロー
ティングゲート６の上にはＯＮＯ積層絶縁膜７を介して
例えばポリシリコンのコントロールゲート８が形成され
る。ドレイン電極２、ソース電極３及びコントロールゲ
ート８は回路の配線に接続されるが、フローティングゲ
ート６の周囲は絶縁膜によって絶縁されている。
【００１３】フローティングゲート６に突起を形成する
ことによりフローティングゲート６及びコントロールゲ
ート８相互間のキャパシタンスＣ２は、εｏを真空中の
誘電率、εｓ を絶縁膜の誘電率、Ａを面積、Ｔｏｘ（
Ａ）を膜厚とすると、Ｃ２＝εｏ ・εｓ ・Ａ／Ｔｏ
ｘ （Ａ） で表される。
ことによりフローティングゲート６及びコントロールゲ
ート８相互間のキャパシタンスＣ２は、εｏを真空中の
誘電率、εｓ を絶縁膜の誘電率、Ａを面積、Ｔｏｘ（
Ａ）を膜厚とすると、Ｃ２＝εｏ ・εｓ ・Ａ／Ｔｏ
ｘ （Ａ） で表される。
【００１４】例えば、フローティングゲート６に図２（
Ａ）に示す形状の突起、すなわち、チャネル方向の長さ
が０．８μｍの電極面に、底面の長さ０．３μｍ、高さ
０．４μｍの突起を形成すると、従来に比して１．７５
倍のキャパシタンスを得ることができる。
Ａ）に示す形状の突起、すなわち、チャネル方向の長さ
が０．８μｍの電極面に、底面の長さ０．３μｍ、高さ
０．４μｍの突起を形成すると、従来に比して１．７５
倍のキャパシタンスを得ることができる。
【００１５】フローティングゲート６に印加される電圧
ＶＦ は、半導体基板１及びフローティングゲート６相
互間のキャパシタンスをＣ１、フローティングゲート６
及びコントロール電極相互間のキャパシタンスをＣ２、
ソース電極３及びコントロールゲート８間に印加される
電圧をＶボルトとすると、ＶＦ ＝Ｃ２・Ｖ／（Ｃ１＋
Ｃ２）として示される。
ＶＦ は、半導体基板１及びフローティングゲート６相
互間のキャパシタンスをＣ１、フローティングゲート６
及びコントロール電極相互間のキャパシタンスをＣ２、
ソース電極３及びコントロールゲート８間に印加される
電圧をＶボルトとすると、ＶＦ ＝Ｃ２・Ｖ／（Ｃ１＋
Ｃ２）として示される。
【００１６】よって、フローティングゲート６の上面の
表面積を増加するとキャパシタＣ２が増加し、フローテ
ィングゲート６への印加電圧ＶＦ も増加して電荷の引
込みが強くなる。別言すると、フローティングゲート６
の上面に突起を設けることにより、結合比Ｃ２／（Ｃ１
＋Ｃ２）を大とすることが可能となり、メモリセルへの
書込特性が向上する。
表面積を増加するとキャパシタＣ２が増加し、フローテ
ィングゲート６への印加電圧ＶＦ も増加して電荷の引
込みが強くなる。別言すると、フローティングゲート６
の上面に突起を設けることにより、結合比Ｃ２／（Ｃ１
＋Ｃ２）を大とすることが可能となり、メモリセルへの
書込特性が向上する。
【００１７】次に、図３（Ａ）〜（Ｅ）を参照して突起
を有するフローティング電極の形成プロセスを説明する
。同図において図１と対応する部分には同一符号を付し
ている。
を有するフローティング電極の形成プロセスを説明する
。同図において図１と対応する部分には同一符号を付し
ている。
【００１８】まず、シリコン基板１上にはソース・ドレ
イン・ゲート領域（活性領域）１４が既に公知方法によ
って形成されているものとする。このシリコン基板１上
にゲート酸化膜５を熱酸化により形成し、更に、ポリシ
リコンをＣＶＤ法によって堆積して第１のポリシリコン
膜６を形成する。このポリシリコン６にリン拡散を行っ
てフローティング電極として機能させる（図３（Ａ））
。ポリシリコン膜６の上にシリコン酸化膜１０をＣＶＤ
法によって堆積する。シリコン酸化膜１０はフローティ
ング電極に形成する突起の高さに応じた膜厚となるよう
に堆積する。このシリコン酸化膜１０にフォトレジスト
１１を塗布し、パターンの露光を行い、例えば４つのメ
モリセルについての平面図を表す図４（Ａ）において斜
線によって示されるようなレジストパターンを形成する
。このレジストパターンをマスクとして、例えば反応性
イオンエッチング（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｔ
ｉｎｇ） を用いた異方性エッチングによりパターニン
グを行い、シリコン基板１のチャネル領域及びソース電
極領域上のシリコン酸化膜１０を開孔する（図３（Ｂ）
）。フォトレジスト１１を化学処理によって除去し、第
２のポリシリコン１２を堆積する。このポリシリコン１
２にはリンをドーピングする。第１、第２のポリシリコ
ンへのリンのドーピングは、堆積の際に同時に行なうの
が望ましいが、リン拡散を用いてもよい。（図３（Ｃ）
）。例えば反応性イオンエッチングを用いた異方性エッ
チングによりエッチバックを行い、シリコン酸化膜１０
の側壁部分１３以外に堆積したポリシリコン１２を取り
除く（図３（Ｄ））。これによって、ポリシリコン６に
ポリシリコン１２による突起１５が形成される。
イン・ゲート領域（活性領域）１４が既に公知方法によ
って形成されているものとする。このシリコン基板１上
にゲート酸化膜５を熱酸化により形成し、更に、ポリシ
リコンをＣＶＤ法によって堆積して第１のポリシリコン
膜６を形成する。このポリシリコン６にリン拡散を行っ
てフローティング電極として機能させる（図３（Ａ））
。ポリシリコン膜６の上にシリコン酸化膜１０をＣＶＤ
法によって堆積する。シリコン酸化膜１０はフローティ
ング電極に形成する突起の高さに応じた膜厚となるよう
に堆積する。このシリコン酸化膜１０にフォトレジスト
１１を塗布し、パターンの露光を行い、例えば４つのメ
モリセルについての平面図を表す図４（Ａ）において斜
線によって示されるようなレジストパターンを形成する
。このレジストパターンをマスクとして、例えば反応性
イオンエッチング（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｔ
ｉｎｇ） を用いた異方性エッチングによりパターニン
グを行い、シリコン基板１のチャネル領域及びソース電
極領域上のシリコン酸化膜１０を開孔する（図３（Ｂ）
）。フォトレジスト１１を化学処理によって除去し、第
２のポリシリコン１２を堆積する。このポリシリコン１
２にはリンをドーピングする。第１、第２のポリシリコ
ンへのリンのドーピングは、堆積の際に同時に行なうの
が望ましいが、リン拡散を用いてもよい。（図３（Ｃ）
）。例えば反応性イオンエッチングを用いた異方性エッ
チングによりエッチバックを行い、シリコン酸化膜１０
の側壁部分１３以外に堆積したポリシリコン１２を取り
除く（図３（Ｄ））。これによって、ポリシリコン６に
ポリシリコン１２による突起１５が形成される。
【００１９】次に、シリコン酸化膜１０を弗化アンモニ
ウム液でエッチングして除去する。メモリセルのチャネ
ル同士に挟まれた領域のポリシリコン６を除去するべく
レジスト１１を塗布してパターンを露光し、図４（Ｂ）
に示す該当領域が開口したレジストパターンを形成して
反応性イオンエッチングにより該当領域のポリシリコン
６を除去する。
ウム液でエッチングして除去する。メモリセルのチャネ
ル同士に挟まれた領域のポリシリコン６を除去するべく
レジスト１１を塗布してパターンを露光し、図４（Ｂ）
に示す該当領域が開口したレジストパターンを形成して
反応性イオンエッチングにより該当領域のポリシリコン
６を除去する。
【００２０】次に、レジストを除去してポリシリコン６
上にＯＮＯ積層絶縁膜７を形成し、この上にコントロー
ルゲートとなる第３のポリシリコンまたはシリサイド８
を形成する（図３（Ｅ））。
上にＯＮＯ積層絶縁膜７を形成し、この上にコントロー
ルゲートとなる第３のポリシリコンまたはシリサイド８
を形成する（図３（Ｅ））。
【００２１】レジストを塗布し、パターン露光を行い、
図４（Ｃ）に示されるコントロールゲートとなるべき部
分をマスクするレジストパターンを得て、反応性イオン
エッチングを行う。このエッチングでは、コントロール
ゲートとなる第３のポリシリコンまたはシリサイド８、
ＯＮＯ積層絶縁膜７、フローティングゲートとなるポリ
シリコン６、ゲート酸化膜５を連続的に加工する。その
後、レジストを除去すると、ゲート酸化膜５を介してチ
ャネル上に突起１５の形成されたフローティングゲート
６が得られる（図４（Ｃ））。
図４（Ｃ）に示されるコントロールゲートとなるべき部
分をマスクするレジストパターンを得て、反応性イオン
エッチングを行う。このエッチングでは、コントロール
ゲートとなる第３のポリシリコンまたはシリサイド８、
ＯＮＯ積層絶縁膜７、フローティングゲートとなるポリ
シリコン６、ゲート酸化膜５を連続的に加工する。その
後、レジストを除去すると、ゲート酸化膜５を介してチ
ャネル上に突起１５の形成されたフローティングゲート
６が得られる（図４（Ｃ））。
【００２２】なお、フローティング電極の形状は上記実
施例に限られるものではなく、例えば図２（Ｂ）に示さ
れるような電極上面に複数の突起を有する形状等、電極
上面の表面積を下面よりも増加した種々の形状が適用可
能であり、必要なキャパシタンスとプロセスコスト等か
ら当該形状を選定することが出来る。
施例に限られるものではなく、例えば図２（Ｂ）に示さ
れるような電極上面に複数の突起を有する形状等、電極
上面の表面積を下面よりも増加した種々の形状が適用可
能であり、必要なキャパシタンスとプロセスコスト等か
ら当該形状を選定することが出来る。
【００２３】また、本発明は紫外線等を用いて記憶情報
を消去するＥＰ−ＲＯＭの他、消去ゲートを設けて電気
的に記憶情報を消去するＦｌａｓｈ Ｅ２ＰＲＯＭの
メモリセルにも適用することが出来る。
を消去するＥＰ−ＲＯＭの他、消去ゲートを設けて電気
的に記憶情報を消去するＦｌａｓｈ Ｅ２ＰＲＯＭの
メモリセルにも適用することが出来る。
【００２４】
【発明の効果】以上説明したように本発明の半導体記憶
装置は、情報を保持するためのフローティング電極の上
面の表面積を下面よりも十分に大きくした構造としてい
るので、コントロールゲート及びフローティングゲート
相互間のキャパシタンスが大となり、結合比が増してフ
ローティング電極へのホットエレクトロンの引込みが強
くなる。従って、微細のメモリセルにおける書込特性を
向上させることが可能となる。また、コントロールゲー
ト及びフローティングゲート間の絶縁膜の必要な膜厚を
確保することも容易となる。
装置は、情報を保持するためのフローティング電極の上
面の表面積を下面よりも十分に大きくした構造としてい
るので、コントロールゲート及びフローティングゲート
相互間のキャパシタンスが大となり、結合比が増してフ
ローティング電極へのホットエレクトロンの引込みが強
くなる。従って、微細のメモリセルにおける書込特性を
向上させることが可能となる。また、コントロールゲー
ト及びフローティングゲート間の絶縁膜の必要な膜厚を
確保することも容易となる。
【図１】本発明の半導体記憶装置のメモリセルを示す断
面図。
面図。
【図２】メモリセルのフローティングゲートの形状例を
示す図。
示す図。
【図３】本発明の半導体記憶装置の製造プロセスを示す
工程図。
工程図。
【図４】製造プロセスにおいて使用するレジストパター
ンを示す平面図。
ンを示す平面図。
【図５】従来のＥＰ−ＲＯＭのメモリセルのチャンネル
方向における断面図。
方向における断面図。
【図６】従来のＥＰ−ＲＯＭのメモリセルのチャンネル
方向と直角な方向における断面図。
方向と直角な方向における断面図。
１ 半導体（シリコン）基板
２ ドレイン電極
３ ソース電極
４ チャネル
５ ゲート酸化膜
６ フローティングゲート
７ ＯＮＯ積層絶縁膜
８ コントロールゲート
９ フィールド酸化膜
１０ シリコン酸化膜
１１ フォトレジスト
Claims (2)
- 【請求項１】半導体基板の表面に形成されたソース電極
及びドレイン電極と、前記ソース電極及び前記ドレイン
電極相互間に形成されたチャネルと、前記チャネル上に
形成されて電極上面の表面積を電極下面の表面積よりも
大とすると共に電極全体が絶縁膜によって絶縁されたフ
ローティング電極と、前記フローティング電極上に絶縁
膜を介して形成されて書込または読出制御電圧が印加さ
れるコントロール電極と、を備えることを特徴とする半
導体記憶装置。 - 【請求項２】前記フローティング電極は、電極上面に突
起が形成されていることを特徴とする請求項１記載の半
導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3140235A JPH04364786A (ja) | 1991-06-12 | 1991-06-12 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3140235A JPH04364786A (ja) | 1991-06-12 | 1991-06-12 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04364786A true JPH04364786A (ja) | 1992-12-17 |
Family
ID=15264056
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3140235A Pending JPH04364786A (ja) | 1991-06-12 | 1991-06-12 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04364786A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09186257A (ja) * | 1995-12-26 | 1997-07-15 | Lg Semicon Co Ltd | 不揮発性メモリセル及びその製造方法 |
| JP2004111891A (ja) * | 2002-09-19 | 2004-04-08 | Anam Semiconductor Inc | スプリットゲートフラッシュメモリセル及びその製造方法 |
| WO2016194211A1 (ja) * | 2015-06-04 | 2016-12-08 | 株式会社 東芝 | 半導体記憶装置及びその製造方法 |
-
1991
- 1991-06-12 JP JP3140235A patent/JPH04364786A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09186257A (ja) * | 1995-12-26 | 1997-07-15 | Lg Semicon Co Ltd | 不揮発性メモリセル及びその製造方法 |
| JP2004111891A (ja) * | 2002-09-19 | 2004-04-08 | Anam Semiconductor Inc | スプリットゲートフラッシュメモリセル及びその製造方法 |
| WO2016194211A1 (ja) * | 2015-06-04 | 2016-12-08 | 株式会社 東芝 | 半導体記憶装置及びその製造方法 |
| US11018148B2 (en) | 2015-06-04 | 2021-05-25 | Toshiba Memory Corporation | Semiconductor memory device and method for manufacturing same |
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