KR19990088032A - 장치의분리구조에서채널컷확산영역을갖는반도체장치 - Google Patents

장치의분리구조에서채널컷확산영역을갖는반도체장치 Download PDF

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Abstract

본 발명의 플래시 기억 장치는 필드 산화막 하부에 채널 컷 확산(diffusion) 영역을 포함하며, 상기 채널 컷 확산 영역은 부유 게이트 전극을 형성하는 폴리실리콘 패턴과 인접 부유 게이트 전극을 형성하는 인접 폴리실리콘 패턴 간에 형성된 갭에 상응하여 형성되고, 상기 부유 게이트 전극은 상기 갭을 획정하는 가장자리면에 측벽 패턴을 가지며, 인접 부유 게이트 전극도 역시 반대측에서 상기 갭을 획정하는 가장자리면에 측벽 패턴을 갖는다.

Description

장치의 분리 구조에서 채널 컷 확산 영역을 갖는 반도체 장치{SEMICONDUCTOR DEVICE HAVING A CHANNEL-CUT DIFFUSION REGION IN A DEVICE ISOLATION STRUCTURE}
본 발명은 일반적으로 반도체 장치에 관한 것이며, 특히 장치의 분리를 위한 필드 산화막을 가진 반도체 장치에 관한 것이다.
공통 반도체 기판 상에 복수의 반도체 장치가 집적된 반도체 집적 회로에서는, 일반적으로 반도체 장치가 기판 상에 형성된 필드 산화막에 의해 서로 분리된다. 종래의 필드 산화막은 일반적으로 수백㎛의 두께로 LOCOS 방법에 의해 형성되면서 최근에는 소위 준마이크론(submicron) 또는 준준마이크론(quArter-micron)이라 불리우는 장치는 장치의 소형화의 결과로 필드 산화막의 두께의 감소를 요구한다. 반면에 상기 필드 산화막의 두께의 감소는 필드 산화막 하부의 영역을 통한 캐리어(cArrier)의 전달이 효과적으로 억제되지 않을 수 있다는 문제점을 발생시킨다. 이 문제가 발생하면 원하는 장치의 분리가 성취 않될 수도 있다. 이 문제는 고전압이 제어 전극으로 인가되는 플래시 메모리 또는 EPROM에서 특히 현저하다.
상기점을 고려하여, 종래의 고도로 소형화된 반도체 집적 회로에서는 필드 산화막 바로 아래의 반도체 기판내에 캐리어를 중화시키기 위한 채널 컷 도핑 영역을 형성한다. 상기 채널 컷 도핑 영역은 적절한 불순물 원소의 이온 주입 방법에 의해 형성된다.
도 1a ~ 1d, 도 2a ~ 2d, 도 3a ~ 3d와 도 4a ~ 4d는 장치의 분리를 위한 필드 산화막을 가진 종래의 플래시 메모리(10)의 제조 방법을 나타낸다. 여기에서 도 1a,2a,3a,4a는 평면도에서의 플래시 메모리(10)를 나타내고, 도 1b,2b,3b,4b는 평면도에서의 선 A-A'를 따라 취해진 단면을 나타낸다. 더우기, 도 1c,2c,3c,4c는 선 B-B'를 따라 취해진 단면도를 나타내고 도 1d,2d,3d,4d는 선 C-C'를 따라 취해진 단면도를 나타낸다.
도 1a ~ 1d를 참조하면, p형 실리콘 기판(11)위는 열 산화막(12)이 대략 두께 25㎚를 가진 패드 산화막으로써 형성되고, 열 산화막(12) 상에는 SiN막(13)이 대략 두께 170㎚로 침착된다. SiN막(13)은 평행 띠형상으로 패턴하여 SiN막(13)을 마스크로 사용하면서 실리콘 기판(11)을 열 산화 한다. 그 에의해 도 1a에서 나타낸 바와 같이 서로 평행하게 연장하는 복수의 필드 산화 패턴(14)이 형성된다.
그다음 도 2a ~ 2d의 단계에서 SiN막(13)과 열 산화막(12)을 제거후 실리콘 기판(11)의 표면을 노출하면 실리콘 기판(11) 상에 두께 10㎚를 갖는 터널링(tunneling) 산화막(15)이 형성된다. 그다음, 그렇게 얻어진 구조 상에 대략 두께 150㎚를 갖는 폴리실리콘막을 침착한 다음, 패턴 방법을 행하여 도 2a에서 나타낸 바와 같은 부유 게이트 전극 패턴(16)을 형성 한다. 여기에서 부유 게이트 전극 패턴(16)은 한쌍의 필드 산화 패턴(14)에 의해 측방으로 획정되어 있는 것을 볼 수 있다. 그렇게 형성된 부유 게이트 전극 패턴(16)이 전술한 바와 같이 한쌍의 필드 산화 패턴(14) 간에 필드 산화 패턴(14)의 연장선 방향으로 연장한다는 점을 유의해야 하고, 여기에서 부유 게이트 전극 패턴(16)은 필드 산화 패턴(14)의 연부를 피복한다. 그 때문에 서로 대향하는 한쌍의 부유 게이트 전극 패턴(16) 간에 갭이 형성된다.
그다음 도 2a ~ 2d의 단계에서, 부유 게이트 전극 패턴(16)을 자체 정렬 마스크로써 사용하면서 필드 산화 패턴(14)을 통해 불순물 원소의 이온 주입 방법을 행하여 인접 부유 게이트 전극 패턴(16) 간의 갭과 상응하는 필드 산화 패턴(14)의 바로 아래에 있는 실리콘 기판(11)내에 채널 컷 방산 영역(11A)을 형성한다. 불순물 원소는 채널 컷 방산 영역(11A)이 필드 산화 패턴(14)의 하부에 있는 캐리어 통로를 차단하도록 선택된다. 플래시 메모리(10)의 메모리 셀 트랜지스터로서 N 채널 트랜지스터를 형성하는 대표적인 예에서는, 채널 컷 방산 영역(11A)이 1 ~ 10 x 1013cm-2의 도즈(dose)로 40 ~ 60 keV의 가속 에너지의 조건 하에서 기판(11)으로 도통되는 B+의 이온 주입 방법에 의해 형성된다.
그다음, 도 3a ~ 3d의 단계에서, ONO라는 구조를 가진 층간 절연막(17)이 균등하게 도 2a ~ 2d의 구조 상에 침착된 다음, 각각 대략 두께 150㎚와 200㎚를 가진 폴리실리콘층 WSi층의 절층 구조를 가진 도전층이 층간 절연막(17) 상에 더 침착된다. 여기서 층간 절연막(17)은 두께 8 ~ 10㎚를 가진 SiO2층, 두께 10 ~ 12㎚를 가진 SiN층 및 두께 3㎚를 가진 SiO2층의 절층 구조라는 점이 유의되어야 한다.
그렇게 형성된 도전 패턴(18)과 그 밑에 있는 층간 절연막(17)은 그 아래 있는 부유 게이트 전극 패턴(16)과 함께 패터닝되어 필드 산화 패턴(14)의 연장선 방향에서 연장하는 플래시 메모리(10)의 게이트 전극 구조를 형성한다. 게이트 전극 구조는 부유 게이트 전극 패턴(16)으로 형성된 부유 게이트 전극(이후부터 참조 번호 16으로 지정됨)과 도전체층(18)으로 형성된 제어 게이트 전극(이후부터 참조 번호 18로 지정됨)을 포함하며, 부유 게이트 전극은 터널링 산화막(15)에 의해 실리콘 기판(11)으로부터 분리되며, 제어 게이트 전극은 층간 절연막(17)에 의해 부유 게이트 전극(16)으로부터 절연된다.
그다음 도 4a ~ 4d의 단계에서, 실리콘 기판(11)내에 메모리 셀 트랜지스터의 소스와 드레인(drain) 영역을 형성하기 위해 제어 게이트 전극(18)을 마스크로써 사용하여 실리콘 기판(11)에 As와 같은 불순물 원소의 이온 주입 방법을 실행한다. 이온 주입 방법의 결과로 도 4d의 단면도에서 나타낸 바와 같이 기판(11)에 n+형의 확산 영역 11A ~ 11C이 형성된 것을 볼 수 있다. 또한, 부유 게이트 전극(16),층간 절연막(17) 및 제어 게이트 전극(18)을 포함하는 게이트 전극 구조의 양 측벽에 측벽 산화막(19)이 제공된다. 확산 영역 11a ~ 11C은 1 ~ 5 X 1015cm-2의 도즈(dose)로 40 ~ 60 keV의 가속 에너지의 조건 하에 있는 As+의 이온 주입 방법에 의해 형성 될 수 있다.
상기 구조의 플래시 메모리(10)에서 필드 산화막(14) 바로 아래에 있는 실리콘 기판(11)에 형성된 P+형의 채널 컷 확산 영역(11A)은 n형 케리어 즉, 전자를 중성화하고, 극히 얇은 필드 산화 패턴(14)에 의해 특징되어지는 고도의 소형화된 플래시 메모리의 경우에서조차 효과적인 장치의 분리가 보장된다. 플래시 메모리(10)를 형성하는 상기 방법은 채널 컷 확산 영역(11A)을 형성하는 이온 주입 방법에서 별도의 마스크가 필요 없다는 점과 플래시 메모리의 제조 방법에서의 복잡성이 증가되는 것을 피할 수 있다는 점을 장점으로 가진다.
도 4a ~ 4d의 종래 플래시 메모리(10)에서는 채널 컷 확산 영역(11A)이 N+형 확산 영역 (11A,11B,11C)에 비교적 근접하여 형성된다는 점을 유의해야 한다. 도 4a의 평면도를 참조하기 바란다. 그 때문에 플래시 메모리(10)의 소스 영역 또는 드레인 영역용으로 사용되는 상기 N+형 확산 영역 (11A,11B,11C) 중 어느곳에서나 쉽게 절연파괴가 발생할 수 있는 상당한 위험이 있다. 도 11a에서 간략히 하기위해 확산 영역 (11A)의 도시를 생략하였다. 플래시 메모리 또는 EPROM에서는 상기 확산 영역이 데이터를 기입 또는 소거할때 고전압을 인가받는다. 그러므로 확산 영역 (11A,11B,11C)에 대한 절연파괴 전압을 증가 시키는 것이 중요하다.
상기 확산 영역 (11A,11B,11C)의 절연파괴 전압은 채널 컷 확산 영역(11A)으로부터 이들 확산 영역으로의 거리가 증가할때 확실하게 증가한다. 반면에 상기 방법은 메모리 셀 크기를 증가 시키고 장치의 소형화의 요구에 역행한다.
대안으로 인접 부유 게이트 전극 패턴(16)들 간의 갭이 최소화되도록 도 2a ~ 2d의 단계에서 부유 게이트 전극 패턴(16)의 패턴 작업을 수행하는 방법이 있다. 하지만 상기 방법에서는 포토리토그래픽(photolithogrAphic) 방법을 위해 상당한 고 해상도가 요구되고 식각 잔류물 문제에 취약점이 있다.
따라서 본 발명의 일반 목적은 상기 문제점들이 제거된 새롭고 유용한 반도체 장치와 그 제조 방법을 제공하는 것이다.
본 발명의 다른 보다 구체적인 목적은 필드 산화막 하에 채널 컷 확산 영역을 가지며, 채널 컷 확산 영역의 부근에 있는 반도체 장치의 확산 영역의 절연파괴 전압이 상당히 향상된 반도체 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 기판,상기 기판 상에서 활성 영역을 획정하기 위해 상기 기판 상에 형성되는 필드 산화막, 상기 활성 영역을 피복(cover)하는 터널링 절연막, 상기 터널링 절연막 상에서 형성되는 게이트 구조 및 상기 게이트 구조의 양 측면에 있는 상기 기판의 상기 활성 영역에 형성되는 제 1 도전형을 갖는 한쌍의 확산 영역을 포함하며,
상기 게이트 구조는 상기 터널링 절연막 상에 형성된 부유 게이트 전극,상기 부유 게이트 전극을 피복하는 층간 절연막, 상기 제어 전극과 부유 게이트 전극 간에 상기 층간 절연막을 끼우도록 상기 층간 절연막 상에서 형성되는 제어 전극을 포함하며,
상기 부유 게이트 전극은 상기 활성 영역을 통해 상기 필드 산화막으로 연장하고, 상기 부유 게이트 전극은 상기 필드 산화막 상에 위치한 단면을 가지며,
상기 부유 게이트 전극은 상기 단면 상에서 측벽 패턴을 가지며, 상기 측벽패턴은 상기 단면으로부터 측면으로 연장하고 그것의 단부에서 선단을 가지며,
상기 기판은 상기 측벽 패턴의 단부와 상응하는 제 2 도전형을 갖는 채널 컷 확산 영역을 더 포함하는 반도체 장치를 제공 하는 것이다.
본 발명의 기타 목적과 추가의 특징들은 첨부된 도면들과 연계하여 설명되는 하부 상세 설명으로부터 명백하게 이해 될 수 있다.
도 1a ~ 1d는 각각 종래의 플래시 메모리의 제조 단계를 나타내는 평면도 및 다양한 단면도.
도 2a ~ 2d는 각각 도 1a ~ 1d의 제조 단계를 따르는 종래 플래시 메모리의 제조 단계를 나타내는 평면도 및 다양한 단면도.
도 3a ~ 3d는 각각 도 2a ~ 2d의 제조 단계를 따르는 종래 플래시 메모리의 제조 단계를 나타내는 평면도 및 다양한 단면도.
도 4a ~ 4d는 각각 도 3a ~ 3d의 제조 단계를 따르는 종래 플래시 메모리의 제조 단계를 나타내는 평면도 및 다양한 단면도.
도 5a ~ 5d는 각각 본 발명의 제 1 실시예를 따르는 플래시 메모리의 제조 단계를 나타내는 평면도 및 다양한 단면도.
도 6a ~ 6d는 각각 도 5a ~ 5d의 제조 단계를 따르는 제 1 실시예의 플래시 메모리의 제조 단계를 나타내는 평면도 및 다양한 단면도.
도 7a ~ 7d는 각각 도 6a ~ 6d의 제조 단계를 따르는 제 1 실시예의 플래시 메모리의 제조 단계를 나타내는 평면도 및 다양한 단면도.
도 8a ~ 8d는 각각 도 7a ~ 7d의 제조 단계를 따르는 제 1 실시예의 플래시 메모리의 제조 단계를 나타내는 평면도 및 다양한 단면도.
도 9a ~ 9d는 각각 도 8a ~ 8d의 제조 단계를 따르는 제 1 실시예의 플래시 메모리의 제조 단계를 나타내는 평면도 및 다양한 단면도.
도 10a ~ 10d는 각각 도 9a ~ 9d의 제조 단계를 따르는 제 1 실시예의 플래시 메모리의 제조 단계를 나타내는 평면도 및 다양한 단면도.
도 11은 제 1 실시예의 플래시 메모리의 완성 상태의 구성을 나타내는 도면.
도 12a 및 12b는 본 발명의 제 1 실시예에서 사용되는 측벽 패턴의 형성 방법을 설명하는 도면.
도 13은 제 1 실시예에서 사용되는 도전 패턴을 위한 경사 단면의 형성 방법을 설명하는 도면.
도 14는 본 발명의 제 2 실시예에 의한 DRAM의 제조 방법을 나타내는 평면도.
도 15는 도 14의 제조 방법을 따르는 제 2 실시예의 DRAM의 제조 방법을 나타내는 평면도.
도 16는 도 15의 제조 방법을 따르는 제 2 실시예의 DRAM의 제조 방법을 나타내는 평면도.
도 17은 도 16의 제조 단계를 설명하는 도면.
도 18은 제 2 실시예의 DRAM의 완성 상태의 구성을 나타내는 도면.
(제 1 실시예)
도 5a ~ 5d, 도 6a ~ 6d, 도 7a ~ 7d, 도 8a ~ 8d, 도 9a ~ 9d와 도 10a ~ 10d는 본 발명의 제 1 실시예를 따른 플래시 메모리(20)의 제조 방법을 나타내고, 여기에서 도 5a,6a,7a,8a,9a,10a는 평면을 나타내고, 도 5b,6b,7b,8b,9b,10b는 평면도에 나타난 선 A-A'을 따라 취해진 단면도를 나타내고, 도 5c,6c,7c,8c,9c,10c는 평면도에 나타난 선 B-B'을 따라 취해진 단면도를 나타내고, 도 5d,6d,7d,8d,9d,10d는 평면도에 나타난 선 C-C'을 따라 취해진 단면도를 나타낸다. 도면에서 상기 기술된 부분들에 상응하는 부분들은 같은 참조 번호를 지정하고 그들의 설명은 생략된다.
도면들을 참조하면, 도 5a ~ 5d와 도 6a ~ 6d의 방법 단계는 상기 설명된 도 1a ~ 1d와 도 2a ~ 2d의 방법 단계와 실질상 동일하고, 필드 산화 패턴(14)는 평행띠 형태로 실리콘 기판(11) 상에 형성된다. 게다가, 폴리실리콘 패턴(16) 역시 필드 산화 패턴(14)에 평행하게 연장하는 평행띠로 형성된다. 종래의 공정 단계와 유사하게 각각의 폴리실리콘 패턴(16)은 필드 산화 패턴(14)에 평행하게 연장하는 단면을 가지며, 상기 단면은 면들 간에 개재하는 갭을 가진 필드 산화 패턴(14) 상의 인접 폴리실리콘 패턴(16)의 단면을 향한다. 반면에 본 실시예에서 이온 주입 방법은 도 2a ~ 2d의 단계에 반하여 도 6a ~ 6d의 상태에서는 수행되지 않는다.
도 7a ~ 7d의 단계에서, 측벽 패턴(16A)은 폴리실리콘 패턴(16)의 상기 단면 상에 형성된다. 추후에 상세히 설명되는 바와 같이 측벽 패턴(16A)은 폴리실리콘층의 침착 공정후에 에치 백 방법에 의해 형성된다.
그다음, 도 8a ~ 8d의 단계에서, 폴리실리콘 패턴(16)과 폴리실리콘 측벽 패턴(16A)은 자체 정렬 마스크로써 사용되고 1 ~ 10 x 1013cm-2의 도즈(dose)로 40 ~ 60 keV의 가속 에너지의 조건 하에서 상기 자체 정렬 마스크를 통해 B+의 이온 주입 방법이 실행된다. 그러므로 이온 주입 방법의 실행 결과로서 채널 컷 확산 영역(11B)이 종래의 채널 컷 확산 영역(11A)과 상응하는 기판(11)에 형성되며, 여기에서 B+의 이온 주입 방법에서 측벽 패턴(16a)이 마스크로써 사용되기 때문에 채널 컷 확산 영역(11B)은 채널 컷 확산 영역(11A)에 비하여 감소된 폭을 갖는다는 점을 유의 해야한다.
그다음, 도 8a ~ 8d의 단계에서, 층간 절연막(17)은 상기와 유사하게 도 8a ~ 8d의 구조 상에서 형성되,고 폴리실리콘층과 WSi층의 적층된 구조를 가지는 도전체층(18)은 층간 절연막(17) 상에 침착된다. 그다음, 도전체층(18) 및 층간 절연막(17)과 상기 층간 절연막(17)하부의 추가 실리콘층은 필드 산화 패턴(14)의 연장 방향에 일반적으로 직교하는 방향으로 연장하는 게이트 구조를 형성하기 위해 패턴되며, 여기에서 폴리실리콘층(16)이 패턴 방법 이후에 다른 부유 게이트 전극으로부터 분리된 부유 게이트 전극을 형성한다는 점에 유의해야 한다. 반면에 도전체층(18)은 다수의 부유 게이트 전극을 통해 연장하는 제어 전극을 형성한다.
그다음, 도 10a ~ 10d의 단계에서, 위에서 형성된 게이트 구조가 자체 정렬 마스크용으로 사용되어 As+의 이온 주입 방법이 1 ~ 5 x 1013cm-2의 도즈(dose)로 40 ~ 60 keV의 가속 에너지의 조건 하에서 실리콘 기판(11)에 실행된다. 이온 주입 방법의 결과로서 모두 n+형인 확산 영역 (11A,11B,11C)가 게이트 구조에 인접하여 형성된다. 또한, 측벽 산화막(19)이 각 게이트 구조 상에 형성된다.
도 10a ~ 10d의 구조는 도 11에서 나타낸 바와 같이 층간 절연막(21)에 의해 피복되고, 층간 절연막(21)에 형성된 각각의 접촉 구멍을 통해 확산 영역 (11A,11B,11C)과 저항 접촉 상태로 층간 절연막(21) 상에 저항 전극(22)이 제공된다.
상기 설명된 바와 같이 채널 컷 확산 영역(11b)을 형성하기 위한 이온 주입 방법은 폴리실리콘 패턴(16)의 단면 상에서 폴리실리콘 측벽 패턴(16A)을 마스크로써 사용하여 실행된다. 그때문에 채널 컷 확산 영역(11b)의 폭은 상당히 감소되어 드레인 절연파괴 전압의 감소 문제는 플래시 메모리(20)에서 추가의 소형화가 이루어지는 경우일지라도 성공적으로 회피된다.
도 10b에서 나타난 바와 같이 층간 절연막(21)은 폴리실리콘 측벽 패턴(16A)의 경사면을 피복하고, 제어 전극(18)은 또한 폴리실리콘 측벽 패턴(16A)을 피복하는 층간 절연막(17)의 일부분 위에도 연속하여 층간 절연막(17)을 피복한다. 그때문에 제어 전극(18)과 부유 게이트 전극(16) 간의 결합용량은 폴리실리콘 측벽 패턴(16A)의 면적에 상응하는 양만큼 증가된다.
본 실시예의 도 6a ~ 6d의 단계에서, 본 실시예의 경우에서는 측벽 패턴(16A)에 의해 상호 인접한 폴리실리콘 패턴(16)의 갭이 협소해지므로 도 2a ~ 2d의 종래 패턴 방법에 비교하여 폴리실리콘 패턴(16)이 덜 엄격한 규칙을 가지고 패턴될 수 있다는 점을 유의해야 한다. 그때문에 반도체 장치의 산출량이 상당히 향상된다.
더우기, 폴리실리콘 측벽 패턴(16A)의 경사면 상에 층간절연막(17)이 침착된다는 사실에서 층간 절연막(17)의 불완전한 패턴의 결과로 기인된 잔류물 형성 문제점은 폴리실리콘 패턴(16)의 수직 단면을 피복하는 층간 절연막(17)의 경우와 비교해서 효과적으로 감소되고, 게이트 구조를 패터닝하기 위한 도 9a ~ 9d의 단계에서의 잔류물 형성 문제점은 성공적으로 제거된다. 이것과 관련하여 폴리실리콘 패턴(16)은 잔류물의 남김 없이 완벽하게 패턴되므로 인접 부유 게이트 전극들(16) 간의 회로 단락 문제는 효과적으로 제거된다. 더우기, 부유 게이트 전극(16)과 제어 전극(18) 간의 폴리실리콘 잔류물에 의해 발생되는 누전 문제가 제거된다.
도 9b ~ 10b의 단면에서 나타난 바와 같이, 측벽 패턴(16A)은 층간 절연막(17)위에, 제어 전극을 구성하는 도전체층(18)의 단상 피복률을 상당히 향상시킨다. 도전체층(18)의 향상된 단상 피복률의 결과로 도전체층(18)의 두께는 상호 인접한 한쌍의 게이트 전극 패턴(16) 간의 갭부분에서 실질적으로 일정하게 유지된다. 그때문에 측벽 패턴(16A)에 상응하는 도전체층(18)의 표면 상에 오목부가 형성된다.
도 12a ~ 12b는 측벽 패턴(16A)의 형성 방법을 나타낸다.
도 12a를 참조하면, 도 6b의 구조 상에서 폴리실리콘층(16B)가 균등하게 침착된다음 기판(11)의 주면에 직교하여 실행하는 건식 식각 방법에 의해 실행되는 에치 백 방법이 실행된다. 도 12b에서 나타낸 바와 같이 필드 산화 패턴(14)이 노출될때까지 에치 백 방법을 지속하므로써 폴리실리콘 패턴(16)의 상기 단면을 피복하도록 측벽 패턴(16A)이 획득된다.
본 실시예에서 폴리실리콘층(16B) 대신에 SiO2막을 사용할 수도 있다. 이 경우에서도 역시 플래시 메모리(20)의 드레인 절연파괴 특성이 채널 컷 확산 영역(11B)의 폭을 협소하게 함으로써 개선된다. 반면에 측벽 패턴(16A)이 SiO2로 구성되면 이 수정안에서는 상기 설명된 커플링 커패시턴스의 향상 효과가 성취 되지 않는다. 반면에 이 수정안에서 제어 전극(18)의 향상된 단상 피복률의 장점은 계속 유지된다.
본 실시예에서 도 8a ~ 8d의 이온 주입 방법에서의 폴리실리콘 패턴(16)들 간에 형성된 갭을 협소화 하는 것은 결코 측벽 패턴(16A)의 형성을 제한하지 않는다. 도 13에서 나타낸 바와 같이 부유 게이트 전극(16)은 기판(11)의 주면에 대하여 경사 단면(16C)을 갖도록 패턴될 수 있다. 상기 경사 단면(16C)의 형성은 산소 유량을 통상 보다 크게 설정함으로써 Cl2와 O2의 혼합 가스를 식각 가스로써 사용하는 드라이 식각 방법에 의해 성취된다. 대안으로 식각실 내부 압력이 보통보다 높게 설정될 수 있다.
(제 2 실시예)
도 14 ~ 17은 본 발명의 제 2 실시예를 따른 DRAM(30)의 제조 방법을 나타낸다.
도 14를 참조하면, 실리콘 기판(31)은 그위에 필드 산화막(14)의 위치에 격자 패턴을 갖는 필드 산화막(34)을 가지며, 게이트 산화막(32)은 필드 산화 패턴(34)에 의해 획정된 활성 영역의 표면을 피복한다. 게이트 산화막(32)은 도 17이나 도 18에서 나타나 있고 도 14에서는 나타나 있지 않는다.
그다음, 도 15의 단계에서, 폴리실리콘층(36)은 필드 산화 패턴(34)을 피복도록 실리콘 기판(31) 상에 침착되고, 그렇게 침착된 폴리실리콘층(36)은 순차로 패턴되어, 참조 번호 35로 지정되는 다수의 폴리실리콘 패턴을 형성하며, 여기에서 폴리실리콘 패턴(36)은 폴리실리콘 패턴(16)과 마찬가지로 서로 평행하게 연장한다. 그때문에 폴리실리콘 패턴(36)의 단면은 필드 산화 패턴(24) 상의 인접 폴리실리콘 패턴(36)의 해당 단면을 향하고, 각 단면은 그위에 상기 실시예의 폴리실리콘 측벽 패턴(16A)에 상응하는 폴리실리콘 측벽 패턴(36A)을 갖는다.
그다음, 도 16의 단계에서, 상기 실시예의 채널 컷 영역(11B)에 상응하는 기판(31)에 P+형 채널 컷 확산 영역(31B)을 형성하기 위해 폴리실리콘 패턴(36)과 측벽 패턴(36A)을 사용하는 동안 B+의 이온 주입 방법이 실행된다.
도 16의 단계에서, 이전 실시예의 도전체층(18)에 상응하는 도전체층(38)이 도17에서 나타낸 바와 같이 폴리실리콘 패턴(36) 상에 균일하게 침착된다음 뒤를이어 도전체층(38)과 그 밑에 있는 폴리실리콘 패턴(36)의 패턴 방법에 의해 도 16에서 나타낸 바와 같이 폴리실리콘 패턴(26)의 연장선 방향에 일반적으로 직교하여 연장하는 복수의 워드 라인 패턴 WL를 형성한다.
도 16의 단계에서 상기 단어 선 패턴 WL을 자체 정렬 마스크로 사용하여 As+또는 P+의 이온 주입 방법을 실리콘 기판(21)에 실행한다. 그때문에 확산 영역 S와 D가 각각의 상기 단어 선 패턴 WL과 인접하여 형성된다.
도 17은 선 A-A'을 따라 취해진 단면도에서 도 16의 구조를 나타낸다.
도 17을 참조하면, 폴리실리콘 패턴(36)은 활성 영역중 하나에 각각 상응하는 복수의 패턴 구획으로 구획되며, 여기에서 폴리실리콘 패턴 구획(36)과 인접 폴리실리콘 패턴 구획(36)은 기판(21)위로 연속해서 연장하는 워드 라인 패턴 WL을 형성하는 도전체층(38)에 의해 서로 전기적으로 연결된다.
도 16과 17의 구조 상에 층간 절연막을 침착시키고 또한 공지된 방법에 따라 비트 라인 패턴과 메모리 셀 커패시터를 형성함으로써 도 18에서의 DRAM 구조가 획득된다. 여기에서 도 18은 도 16의 선 B-B'를 따라 취해진 단면에서의 DRAM 구조를 나타낸다는 점을 유의 해야한다.
도 18을 참조하면, 기판(31)은 그 위에 필드 산화 패턴(34)과 게이트 산화막(32)을 가지며, 단어 선 패턴 WL은 도 18의 면에 일반적으로 직교하는 방향으로 게이트 산화막(32)과 필드 산화 패턴(34)을 통해 연장한다. 게다가 확산 영역 S와 D가 기판(31)에서 형성된다.
각 단어 선 패턴 WL은 상기 폴리실리콘 패턴 구획(36)과 연속적인 도전 패턴(38)의 침착물을 포함하고, 선 패턴 WL은 CVD-SiO2막(31)에 의해 피복된다. 그리고 BPSG막(32)은 CVD-SiO2막(31)을 피복한다.
BPSG막(32)은 평탄화된 상면을 가지며 확산 영역 D를 노출하는 접촉 구멍으로 형성된다. 접촉 구멍은 DRAM의 비트 라인 패턴 BL을 구성하는 전극 패턴을 포함한다.
BPSG막(32)은 비트 선 패턴 BL을 피복하는 다른 BPSG막(33)에 의해 피복되고, BPSG막(33)은 그 밑에 있는 BPSG막(32)을 통해 확산 영역 S를 노출하는 접촉 구멍으로 형성된다. 그때문에 상기 메모리 셀 커패시터 C는 확산 영역 S와 접촉상태로 BPSG막(33) 상에 형성된다. 메모리 셀 커페시터 C는 확산 영역 S와 접촉하는 폴리실리콘 축적 전극(34), 대향 전극(36) 및 ONO 구조를 가지고 삽입되는 커페시터 절연막(35)을 포함한다는 점을 유의해야 한다.
본 실시예의 DRAM에서는, 채널 컷 확산 영역(31b)이 워드 라인 WL의 방향으로 연장하는 격자형 필드 산화 패턴(24)의 부분 아래에 형성될 수 없다. 반면에 단어 선 패턴 WL에 직교하여 연장하는 격자형 필드 산화 패턴(24)의 부분 아래에는 채널 컷 확산 영역(31b)을 형성할 수 있다. 채널 컷 확산 영역(31b)이 있기 때문에 DRAM의 드레인 절연파괴 특성을 희생 않고도 필드 산화 패턴(24)의 폭 W1(도 14참조)을 감소시킬 수 있다. 더우기 필드 산화 패턴(24)의 폭 W2은 비록 폭 W1이하로 감소시킬 수 없지만 상당히 감소시킬 수 있다.
본 발명은 지금까지 설명된 실시예로 제한되지 않고 본 발명의 범위로부터 벗어나지 않는 범위내에서 다양한 변화와 수정을 할 수 있다.
본 발명에 의하면 게이트 전극 또는 부유 게이트 전극이 형성되는 도전 패턴을 마스크로써 사용하여 필드 산화막을 통해 이온 주입 방법을 실행함으로써 필드 산화막 밑에 반도체 장치의 극히 좁은 영역에 있는 채널 컷 확산 영역을 형성할 수 있게 되었다. 도전 패턴은 그것의 단면 상에 이온 주입 방법을 실행하는 마스크 개구를 협소하게 하기 위해 측벽 패턴을 갖는다. 상기 측벽 패턴은 반도체 장치의 제조 방법을 복잡하게 하지 않게 하면서 자체 정렬 방법에 의해 형성될 수 있다. 마스크 개구부를 협소하게 하기 위한 측벽 패턴을 사용함으로써 도전 패턴의 패터닝 방법이 현격하게 용이해진다.
부유 게이트 전극을 가진 EPROM 또는 플래시 메모리에서 본 발명을 사용함으로써, 장치의 소형화의 결과로 발생하는 경향이 있는 드레인 절연파괴의 문제점이 효과적으로 제거된다. 게다가 측벽 패턴의 사용은 부유 게이트 전극과 제어 전극 간의 커플링 커페시던스가 증가하는 추가의 장점을 제공한다. 측벽 패턴이 일반적으로 경사면을 가지므로 상기 측벽 패턴을 피복하는 층간 절연막이 식각이 않된 패턴없이 완전하게 건식 식각 방법에 의해 제거된다. 더우기, 층간 절연막 상에서 제공되는 제어 전극의 단상 피복률(step coverAge)이 측벽 패턴의 존재로 인해 향상된다.

Claims (15)

  1. 기판,
    상기 기판 상에 활성 영역을 획정하기 위해 상기 기판에 형성되는 필드 산화막,
    상기 활성 영역을 피복하는 게이트 절연막,
    상기 게이트 절연막 상에 형성되는 게이트 전극,
    상기 기판의 상기 활성 영역에서 상기 게이트 전극의 양 측면에 형성되는 제1 도전형을 갖는 한쌍의 확산 영역을 포함하며;
    상기 게이트 전극은 상기 활성 영역을 넘어 상기 필드 산화막으로 연장하고,상기 필드 산화막 상에 위치하는 단면을 가지며,
    상기 게이트 전극은 상기 단면 상에 측벽 패턴을 더 가지고, 상기 측벽 패턴은 상기 단면으로부터 측방으로 연장하고 그의 단부에 선단을 가지며,
    상기 기판은 상기 측벽 패턴의 단부에 상응하는 제 2 도전형을 가지는 채널 컷 확산 영역을 더 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제 1항에 있어서, 상기 게이트 전극의 상기 단면은 상기 필드 산화막상의 인접 게이트 전극의 상응하는 단면에 대향하며, 상기 인접 게이트 전극은 상기 필드 산화막을 가로 지르는 인접 활성 영역에 형성되며, 상기 인접 게이트 전극의 상기 단면은 상기 게이트 전극의 상기 단면 상의 상기 측벽 패턴에 대향하는 인접 측벽을 가지며, 상기 채널 컷 확산 영역은 상기 게이트 전극의 상기 스페이서 패턴과 상기 인접 게이트 전극의 상기 인접 스페이서 패턴 간에 형성되는 것을 특징으로 하는 반도체 장치.
  3. 제 2 항에 있어서, 상기 측벽 패턴과 상기 인접 측벽 패턴을 포함하여 상기 게이트 전극과 상기 인접 게이트 전극을 피복하는 층간 절연막과; 상기 게이트 전극과 상기 인접 게이트 전극을 연속으로 피복하지만 상기 층간 절연막에 의해 그로부터 분리되는 제어 전극을 더 포함하는 것을 특징으로 하는 반도체 장치.
  4. 제 1항에 있어서, 상기 측벽 패턴이 상기 기판의 주면에 대하여 경사면을 갖는 것을 특징으로 하는 반도체 장치.
  5. 제 1항에 있어서, 상기 게이트 전극의 상기 단면이 상기 기판의 주면과 거의 수직으로 교차하는 것을 특징으로 하는 반도체 장치.
  6. 제 1항에 있어서, 상기 게이트 전극과 상기 측벽 패턴이 폴리실리콘으로 형성되는 것을 특징으로 하는 반도체 장치.
  7. 제 1항에 있어서, 상기 측벽 패턴이 절연재로 형성되는 것을 특징으로 하는 반도체 장치.
  8. 기판,
    상기 기판 상에 활성 영역을 획정하기 위해 상기 기판에 형성되는 필드 산화막,
    상기 활성 영역을 피복하는 터널링 절연막,
    상기 터널링 절연막 상에서 형성되는 게이트 구조,
    상기 기판의 상기 활성 영역에서 상기 게이트 구조의 양 측면에 형성되는 제1 도전형을 갖는 한쌍의 확산 영역을 포함하며;
    상기 게이트 구조는 상기 터널링 절연막 상에 형성되는 부유 게이트 전극과 상기 부유 게이트 전극을 피복하는 층간 절연막과, 제어 전극과 상기 부유 게이트 전극 간에 상기 층간 절연막을 개재하도록 상기 층간 절연막 상에 형성되는 제어 전극을 포함하며,
    상기 부유 게이트 전극은 상기 활성 영역을 넘어 상기 필드 산화막으로 연장하며, 상기 필드 산화막 상에 위치한 경사 단면을 갖되 상기 경사 단면의 하부는 상기 경사 단면의 상부를 넘어 측방으로 돌출하며,
    상기 기판은 상기 경사면의 단부에 상응하는 제 2 도전형을 갖는 채널 컷 확산 영역을 더 포함하는 것을 특징으로 하는 반도체 장치.
  9. 기판,
    상기 기판 상에 활성 영역을 획정하기 위해 상기 기판에 형성되는 필드 산화막,
    상기 활성 영역을 피복하는 게이트 절연막,
    상기 게이트 절연막 상에 형성되는 게이트 구조,
    상기 기판의 상기 활성 영역에서 상기 게이트 구조의 양 측면에 형성되는 제1 도전형을 갖는 한쌍의 확산 영역을 포함하며;
    상기 게이트 구조는 상기 게이트 절연막 상에 형성되는 게이트 전극과 상기 게이트 전극 상에 형성되는 게이트 연결 전극을 포함하며,
    상기 게이트 전극은 상기 활성 영역을 넘어 상기 산화막으로 연장하며, 상기 필드 산화막 상에 위치한 단면을 가지며 또한 상기 필드 산화막에 의해 분리된 인접 활성 영역으로부터 상기 필드 산화막으로 연장하는 다른 게이트 전극의 상응하는 단면에 대향하며,
    상기 게이트 전극의 상기 단면은 그위에 측벽 패턴을 갖되, 상기 측벽 패턴은 상기 단면으로부터 측방으로 연장하며,
    상기 다른 게이트 전극의 상기 단면은 그위에 다른 측벽 패턴을 갖되, 상기 다른 측벽 패턴은 상기 단면으로부터 측방으로 연장하며,
    상기 기판은 상기 측벽 패턴의 단부와 상기 다른 측벽 패턴의 단부 간에 형성되는 갭에 상응하는 제 2 도전형을 갖는 채널 컷 확산 영역을 더 포함하며,
    상기 게이트 연결 전극은 상기 게이트 전극으로부터 상기 다른 게이트 전극으로 연장하는 것을 특징으로 하는 반도체 장치.
  10. 제 9항에 있어서, 상기 확산 영역들중 하나와 접촉하는 커패시터를 더 포함하는 것을 특징으로 하는 반도체 장치.
  11. 기판 상에 복수의 필드 절연 패턴을 형성하되, 상기 각각의 필드 절연 패턴이 제 1 방향으로 연장되도록 형성하는 단계,
    상기 기판 상에서 상기 복수의 필드 절연 패턴들 간에 획정되는 활성 영역상에 터널링 절연막을 형성하는 단계,
    상기 활성 영역을 피복하는 상기 터널링 절연막과 상기 복수의 필드 절연 패턴을 피복하기 위해 상기 기판 상에 도전체층을 형성하는 단계,
    상기 도전체층을 패턴하여 상기 복수의 활성 영역 중 하나에 상응하여 상기 제 1 방향으로 각각 연장하는 복수의 도전 패턴을 형성하되, 각 도전 패턴은 상기 필드 산화막 상에 위치하여 상기 제 1 방향으로 연장하는 단면을 가지며 또한 상기 단면이 상기 필드 산화막을 가로질러 위치하는 인접 활성 영역에 상응하는 다른 도전 패턴의 단면에 갭을 두고 대향하도록 형성하는 단계,
    폴리실리콘 패턴마다 상기 단면 상에 측벽 패턴을 형성하되, 상기 측벽 패턴이 상기 단면으로부터 돌출하도록 형성하는 단계,
    상기 복수의 도전 패턴과 상기 측벽 패턴을 마스크로서 사용하여 제 1 도전형의 불순물 원소를 이온 주입 방법에 의해 상기 필드 산화 패턴을 통해 상기 기판내로 도입하는 단계,
    상기 복수의 도전 패턴 및 상기 측벽 패턴을 피복하도록 상기 기판 상에 층간 절연막을 침착하는 단계,
    상기 층간 절연막 상에 전체적으로 균일한 두께를 가진 도전체층을 침착하는 단계,
    상기 도전체층, 상기 층간 절연막 및 나아가 상기 층간 절연막 아래의 상기 도전 패턴을 패턴하여 복수의 게이트 전극 구조를 형성하되, 상기 각각의 게이트 전극 구조가 상기 제 1 방향과 다른 제 2 방향으로 연장함으로써 상기 도전 패턴으로부터 패턴되는 부유 게이트 전극과 상기 도전체층으로부터 패턴되는 제어 전극을 포함하고, 상기 복수의 활성 영역을 넘어 상기 제 2 방향으로 연장하며 상기 부유 게이트 전극이 상기 활성 영역중 하나에 상응하여 제공되고 또한 다른 상기 부유 게이트 전극으로부터 분리되도록 형성하는 단계, 및
    상기 게이트 전극 구조를 마스크로서 사용하여 제 2 도전형의 불순물 원소를 이온 주입 방법에 의해 상기 복수의 활성 영역 각각 내의 상기 기판내로 도입하여 상기 기판내에 확산 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제 11항에 있어서, 상기 측벽 패턴 형성 단계는 상기 단면을 포함하는 상기 복수의 도전 패턴을 피복하고 또한 상기 갭을 채우도록 도전체층을 침착하는 단계와, 상기 필드 절연 패턴이 상기 갭에서 노출될 때까지 상기 도전체층에 에치 백 방법을 적용하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제 11항에 있어서, 상기 측벽 패턴 형성 단계는 상기 단면을 포함하는 상기 복수의 도전 패턴을 피복하고 또한 상기 갭을 채우도록 절연층을 침착하는 단계와 상기 필드 절연 패턴이 상기 갭에서 노출될 때까지 상기 절연층에 에치 백 방법을 적용하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 기판 상에 복수의 필드 절연 패턴을 형성하되, 상기 각각의 필드 절연 패턴이 제 1 방향으로 연장되도록 형성하는 단계,
    상기 기판 상에서 상기 복수의 필드 절연 패턴들 간에 획정되는 활성 영역상에 터널링 절연막을 형성하는 단계,
    상기 활성 영역을 피복하는 상기 터널링 절연막과 상기 복수의 필드 절연 패턴을 피복하기 위해 상기 기판 상에 도전체층을 형성하는 단계,
    상기 도전체층을 패턴하여 상기 복수의 활성 영역 중 하나에 상응하여 상기 제 1 방향으로 각각 연장하는 복수의 도전 패턴을 형성하되, 각 도전 패턴은 상기 필드 산화막 상에 위치하며 제 1 방향으로 연장하는 단면을 가지며 또한 상기 단면이 상기 필드 산화막을 가로질러 위치하는 인접 활성 영역에 상응하는 다른 도전 패턴의 단면에 갭을 두고 대향하도록 형성하는 단계,
    상기 복수의 도전 패턴을 마스크로서 사용하는여 제 1 도전형의 불순물 원소를 이온 주입 공정에 의해 상기 필드 산화 패턴을 통해 상기 기판내로 도입하는 단계,
    상기 복수의 도전 패턴 및 상기 측벽 패턴을 피복하도록 상기 기판 상에 층간 절연막을 침착하는 단계,
    상기 층간 절연막 상에 전체적으로 균일한 두께를 가진 도전체층을 침착하는 단계,
    상기 도전체층, 상기 층간 절연막 및 상기 층간 절연막 아래의 상기 도전 패턴을 패턴하여 복수의 게이트 전극 구조를 형성하되, 상기 각각의 게이트 전극 구조가 상기 제 1 방향과 다른 제 2 방향으로 연장함으로써 상기 도전 패턴으로부터 패턴되는 부유 게이트 전극과 상기 도전체층으로부터 패턴되는 제어 전극을 포함하고 상기 복수의 활성 영역을 넘어 상기 제 2 방향으로 연장하며, 상기 부유 게이트 전극이 상기 활성 영역중 하나에 상응하여 제공되고 또한 다른 상기 부유 게이트 전극으로부터 분리되도록 형성하는 단계, 및 상기 게이트 전극 구조를 마스크로서 사용하여 제 2 도전형의 불순물 원소를 이온 주입 방법에 의해 상기 복수의 활성 영역 각각 내의 상기 기판내로 도입하여 상기 기판내에 확산 영역을 형성하는 단계를 포함하며,
    상기 복수의 도전 패턴을 형성하도록 상기 도전체층을 패턴하는 상기 단계는 상기 단면이 상기 복수의 도전 패턴 각각 내의 상부를 넘어 돌출하는 하부를 갖도록 실행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 기판 상에 복수의 필드 절연 패턴을 형성하되, 상기 각각의 필드 절연 패턴이 제 1 방향으로 연장되도록 형성하는 단계,
    상기 기판 상에서 상기 복수의 필드 절연 패턴들 간에 획정되는 상기 활성 영역상에 게이트 절연막을 형성하는 단계,
    상기 활성 영역을 피복하는 상기 게이트 절연막과 상기 복수의 필드 절연 패턴을 피복 하기 위해 상기 기판 상에 도전체층을 형성하는 단계,
    상기 도전체층을 패턴하여 상기 복수의 활성 영역 중 하나에 상응하여 상기 제 1 방향으로 각각 연장하는 복수의 도전 패턴을 형성하되, 각 도전 패턴은 상기 필드 산화막 상에 위치하며 상기 제 1 방향으로 연장하는 단면을 가지며 또한 상기 단면이 상기 필드 산화막을 가로질러 위치하는 인접 활성 영역에 상응하는 다른 도전 패턴의 단면에 갭을 두고 대향하도록 형성하는 단계,
    폴리실리콘 패턴마다 상기 단면 상에 측벽 패턴을 형성하되, 상기 측벽 패턴이 상기 단면으로부터 돌출하도록 형성하는 단계,
    상기 복수의 도전 패턴과 상기 측벽 패턴을 마스크로서 사용하여 제 1 도전형의 불순물 원소를 이온 주입 방법에 의해 상기 필드 산화 패턴을 통해 상기 기판내로 도입하는 단계,
    상기 도전 패턴을 피복하기 위해 상기 도전 패턴 상에 전체적으로 균일한 두께로 도전체층을 침착하는 단계,
    상기 도전체층과 상기 도전체층 아래의 상기 도전 패턴을 패턴하여 복수의 게이트 전극구조를 형성하되, 상기 게이트 전극 구조가 상기 제 1 방향과 다른 제 2 방향으로 연장함으로써 상기 도전 패턴으로부터 패턴되는 게이트 전극과 상기 도전체층으로부터 패턴되는 게이트 연결 전극을 포함하고 상기 복수의 활성 영역을 넘어 상기 제 2 방향으로 연장하며, 상기 게이트 전극이 상기 활성 영역들중 하나에 상응하여 제공되고 또한 다른 상기 게이트 전극으로부터 분리되도록 형성하는 단계, 및
    상기 게이트 전극 구조를 마스크로서 사용하여 제 2 도전형의 불순물 원소를 이온 주입 방법에 의해 상기 복수의 활성 영역 각각 내의 상기 기판내로 도입하여 상기 기판내에 확산 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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