KR100269509B1 - 분리게이트플레쉬메모리셀 제조방법 - Google Patents

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KR100269509B1 KR1019980020636A KR19980020636A KR100269509B1 KR 100269509 B1 KR100269509 B1 KR 100269509B1 KR 1019980020636 A KR1019980020636 A KR 1019980020636A KR 19980020636 A KR19980020636 A KR 19980020636A KR 100269509 B1 KR100269509 B1 KR 100269509B1
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게니치 오야마
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가네꼬 히사시
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Abstract

소스 및 드레인 확산지역들(6 및 9), 부동게이트절연필름(2), 부동게이트전극(3), 제어게이트절연필름(4), 및 제어게이트전극(10)을 구비한 분리게이트플레쉬메모리셀 제조 방법에서, 이 방법은 부동게이트절연필름(2) 및 부동게이트전극(3)을 반도체기판(1)의 선택된 영역 위에 잇따라 형성하는 단계; 부동게이트전극(3)의 측벽과 접촉하게 되는 측벽부분을 갖는 제어게이트절연필름(4)을 부동게이트전극(3) 위 및 반도체기판(1)의 나머지 영역 위에 형성하는 단계; 제 1도핑제(dopant)의 이온주입을 행하여 반도체기판(1)의 나머지 영역의 제 1부분 위에 소스확산지역(6)을 형성하는 단계; 제어게이트절연필름(4)의 측벽부분과 접촉하게 되는 측벽전극(8)을 형성하는 단계; 제 2도핑제의 이온주입을 행하여, 반도체기판(1)의 나머지영역의 제 2부분 위에, 측벽전극(8)에 대하여 자가정렬된 드레인확산층(9)을 형성하는 단계; 및 제어게이트전극(10)을 제어게이트절연필름(4) 위 및 측벽전극(8) 위에 형성하는 단계를 포함한다.

Description

분리게이트플레쉬메모리셀 제조방법
본 발명은 불휘발성 반도체메모리의 분리게이트플레쉬메모리셀을 제조하는 방법에 관한 것이다.
불휘발성 반도체메모리로는, 정보 또는 데이터를 소거 및 쓰기할 수 있는 EPROM(Erasable Programmable Read Only Memory) 및 플레쉬메모리가 알려졌다. 이러한 불휘발성 반도체메모리는 다음의 방식으로 제조된다. 실리콘기판 위에, 게이트산화물필름, 전자들을 축적하기 위한 부동게이트(floating gate)전극층, 전극간절연필름, 및 각 메모리셀을 위한 워드라인(word line)을 형성하는 제어게이트전극층이 증착되며 무늬넣어져(patterned) 부동게이트 및 그 위에 쌓아올려진 제어게이트를 포함하는 층으로 된 구조의 게이트전극을 형성한다. 그런 다음, 소스(source) 및 드레인(drain) 확산층들과 채널지역(channel region)이 형성된다. 그런 이후에, 각 전극을 안내하는 금속배선패턴(metal wiring pattern)이 형성된다.
각 메모리셀이 부동게이트 및 그 위에 쌓아올려진 제어게이트를 포함하는 층으로 된 구조의 게이트전극을 갖는 플레쉬메모리의 경우에는, 데이터 소거에 의한 과도소거(overerasure)의 문제가 있다. 명확하게는, 플레쉬메모리에서 데이터를 소거하기 위하여, 부동게이트에 축적된 전자들은 수천 또는 그 이상의 메모리셀들에서 동시에 제거된다. 이런 상황에서, 부동게이트로부터 제거된 전자들의 양은 개별 메모리셀들 사이에서 변동(fluctuation)한다. 그 결과, 문턱전압은 1V 정도의 변화범위를 넘게 개별 메모리셀들 사이에서 변동한다.
이것을 고려하여, 플레쉬메모리에서의 데이터의 소거는 일반적으로 문턱값이 낮아지도록 행해진다. 그러나, 문턱전압이 변동하면, 특정 메모리셀은 고갈(depletion)트렌지스터특성을 나타내어 그 문턱전압이 0V 보다는 크지 않게 된다. 이러한 고갈트렌지스터특성을 나타내는 특정 메모리셀의 존재하에서, 전류는 특정 메모리셀이 읽혀지지 않는 경우에서조차 특정 메모리셀에 연결된 특정 비트라인을 통해 연속적으로 흐른다. 이것은 이 특정 메모리셀에 연결된 다른 메모리셀들에서 데이터를 읽는 것을 불가능하게 만든다.
전술한 불리점을 제거하기 위하여, 분리게이트구조를 갖는 분리게이트메모리셀을 만드는 것이 제안된다. 분리게이트메모리셀은, 채널지역의 일부분만이 부동게이트전극으로 덮어지는 반면 이 채널지역의 나머지 부분은 제어게이트전극으로 덮어진다는 점에서, 통상의 층 구조의 게이트전극을 갖는 메모리셀과는 다르다. 부동게이트전극에서의 전자들이 부동게이트전극 바로 안쪽의 문턱전압이 0V 보다 높지 않게 되도록 과도하게 제거되는 경우에서조차, 제어게이트전극 바로 안쪽의 문턱전압은 설계자에 의해 설계된 기설정된 문턱전압으로부터 변화하지는 않는다. 그러므로, 분리게이트메모리셀의 전체 특성은 고갈트렌지스터특성이 아니다.
분리게이트메모리셀은, 예를 들면, 반도체기기, 반도체기기 제조방법, 분리게이트트렌지스터, 분리게이트트렌지스터 제조방법, 및 불휘발성 반도체메모리에 관련된 일본출원공개번호 293566/1996에서 개시되었다.
일반적으로, 분리게이트메모리셀은 특정한 메모리셀이 소망된 것으로 선택되어질 수 있도록 워드라인들 및 비트라인들이 서로 수직하게 교차하는 레이아웃(layout)을 갖는 메모리셀배열(array)로 배치된다. 제조공정에서, 비트라인들인 알루미늄배선패턴들은 워드라인들인 제어게이트전극폴리실리콘패턴들을 수직하게 가로지르도록 배치된다. 그러므로, 각 메모리셀의 소스/드레인확산층 및 각 알루미늄배선패턴 사이의 전기적인 연결을 위한 접촉홀(contact hole)을 형성하는 것이 필요하다. 이것은, 메모리셀에 의해 점유된 메모리셀영역(memory cell area)이 가외의(extra) 영역이 접촉홀을 위해 요구되기 때문에 증가된다는 것을 의미한다. 그러므로, 메모리셀영역을 감소시키는 것은 어렵다.
전술한 문제를 해결하기 위하여, 소스/드레인확산층을 비트라인들로 사용하는 것이 제안되었다. 그러나, 제어게이트전극폴리실리콘패턴을 수직하게 가로지르도록 요구된 소스/드레인확산층은 일반적으로 게이트전극의 형성 이전에 형성된다. 그러므로, 소스/드레인확산층은 제어게이트전극폴리실리콘패턴에 대하여 자가정렬(self-aligned)되어지게 배치되지 않는다. 그 결과, 메모리셀특성은 패턴배치에서의 정확도에 의존하여 폭넓게 변동한다.
본 발명의 목적은 메모리셀에 의해 점유된 메모리셀영역을 실질적으로 감소시킬 수 있으며 메모리셀특성에서의 변동을 억제할 수 있는 분리게이트플레쉬메모리셀의 제조방법을 제공함에 있다.
도 1a 내지 1d는 기존의 분리게이트(split-gate)플레쉬메모리셀 제조방법을 설명하기 위한 측단면도들로서, 부동(floating)게이트폴리실리콘패턴형성단계, 포토레지스트형성단계, 소스확산층형성단계, 및 비트라인(bit-line)알루미늄배선(wiring)패턴형성단계에 각각 대응하며; 그리고
도 2a 내지 2e는 본 발명의 일 실시예에 따른 분리게이트플레쉬메모리셀 제조방법을 설명하기 위한 측단면도들로서, 부동게이트폴리실리콘패턴형성단계, 제 1확산층형성단계, 측벽(sidewall)폴리실리콘필름형성단계, 제 2확산층형성단계, 및 제어게이트전극폴리실리콘필름형성단계에 각각 대응한다.
본 발명에 따라서, 소스 및 드레인 확산지역들, 부동게이트절연필름, 부동게이트전극, 제어게이트절연필름, 및 제어게이트전극을 포함하는 분리게이트메모리셀의 제조방법이 제공된다. 이 방법은 부동게이트절연필름 및 부동게이트전극을 반도체기판의 선택된 영역 위에 잇따라 형성하는 제 1단계; 부동게이트전극의 측벽(side wall)과 접촉하게 되는 측벽부분을 갖는 제어게이트절연필름을 부동게이트전극 위 및 반도체기판의 나머지 영역 위에 형성하는 제 2단계; 제 1도핑제(dopant)의 이온주입(ion implantation))을 행하여 반도체기판의 나머지 영역의 제 1부분 위에 소스확산지역을 형성하는 제 3단계; 제어게이트절연필름의 측벽부분과 접촉하게 되는 측벽전극을 형성하는 제 4단계; 제 2도핑제의 이온주입을 행하여, 반도체기판의 나머지영역의 제 2부분 위에, 측벽전극에 대하여 자가정렬된 드레인확산층을 형성하는 제 5단계; 및 제어게이트전극을 제어게이트절연필름 위 및 측벽전극 위에 형성하는 제 6단계를 포함한다.
본 발명의 이해를 용이하게 하기 위하여, 분리게이트플레쉬메모리셀을 제조하는 기존의 방법을 먼저 도 1a 내지 1d를 참조하여 설명한다.
도 1a를 참조하여, 부동게이트전극폴리실리콘패턴형성단계를 설명한다. 기기절연을 위한 절연필름(미도시)이 그 위에 형성된 실리콘기판(21) 위에, 터널(tunnel)게이트산화물필름(22)이 열적산화작용(thermal oxidation)에 의해 100옹스트롬 두께로 형성된다. 터널게이트산화물필름(22) 위에는, 부동게이트전극폴리실리콘박막(23)이 CVD(Chemical Vapor Deposition)에 의해 1500옹스트롬 두께로 형성된다. 그런 이후에, 부동게이트전극폴리실리콘박막(23)은 사진석판술(photolitho- graphy) 및 폴리실리콘건식에칭에 의해 무늬넣어져 부동게이트전극폴리실리콘패턴이 얻어진다.
다음으로 도 1b를 참조하여, 포토레지스트패턴형성단계를 설명한다. 알려진 선택적인 에칭기법에 의해 부동게이트전극폴리실리콘박막(23) 아래의 부분을 제외한 터널게이트산화물필름(22)은 제거된다. 실리콘기판(21) 위에 형성된 터널게이트산화물필름(22) 및 부동게이트전극폴리실리콘박막(23) 위에는, 절연필름인 실리콘산화물필름(24)과 제어게이트전극폴리실리콘필름(27)이 각각 100옹스트롬 및 1500옹스트롬의 두께로 잇따라 형성된다. 그런 이후에, 1미크론 두께의 스트라이프(stripe) 모양으로 된 포토레지스트패턴(25)이 형성되어 부동게이트전극폴리실리콘필름(23)의 일부뿐만 아니라 부동게이트전극폴리실리콘필름(23)이 없는 영역의 일부를 덮게된다.
도 1c로 가서, 소스확산층형성단계를 설명한다. 포토레지스트패턴(25)을 마스크로 사용하여, 제어게이트전극폴리실리콘필름(27)은 건식에칭에 의해 스트라이프패턴으로 무늬 넣어져 제어게이트전극폴리실리콘패턴(30)이 형성된다. 그런 다음, 포토레지스트패턴(25)이 제거된 이후에, 비소(As)가 도핑제로 주입되어 소스 및 드레인확산층들(26 및 29)이 형성된다.
도 1d를 참조하여, 비트라인알루미늄배선패턴형성단계를 설명한다. 절연필름은 전체 표면 위에 형성되어, 실리콘기판(21) 위에 형성된 패턴들을 덮는다. 접촉홀(31)은 메모리셀의 드레인(drain)확산층(29)을 안내(lead)하도록 절연필름에 형성된다. 그런 이후에, 5000옹스트롬 두께의 비트라인알루미늄배선패턴(32)이, 결국에는 메모리셀배열의 워드라인들로 소용되는 스트립모양의 제어게이트전극폴리실리콘패턴(30)을 수직하게 교차하도록 형성된다.
일반적으로, 분리게이트메모리셀은 특정한 메모리셀이 소망된 것으로 선택될 수 있도록 워드라인들 및 비트라인들이 서로 수직하게 교차하는 레이아웃을 갖는 메모리셀배열로 배치된다. 제조공정에서, 비트라인들인 알루미늄배선패턴들은 워드라인들인 제어게이트전극폴리실리콘패턴들을 수직하게 가로지르도록 배치된다. 그러므로, 각 메모리셀의 드레인확산층 및 각 알루미늄배선패턴 사이의 전기적인 연결을 위한 접촉홀을 형성하는 것이 필요하다. 이것은 메모리셀에 의해 점유된 메모리셀영역이, 접촉홀을 위해 가외의(extra) 영역이 요구되기 때문에, 증가되는 것을 의미한다. 그러므로 메모리셀영역을 감소시키는 것이 어렵다.
전술한 문제를 피하기 위하여, 드레인확산층(29)을 비트라인들로 사용하는 것이 제안되었다. 그러나, 제어게이트전극폴리실리콘패턴(30)을 수직하게 가로지르게 요구된 드레인확산층(29)은 일반적으로 게이트전극의 형성 이전에 형성된다. 그러므로, 드레인확산층(29)은 제어게이트전극폴리실리콘패턴(30)에 대하여 자가정렬되게 배치되지는 않는다. 그 결과, 메모리셀특성은 패턴배치에서의 정확도에 의존하여 광범위하게 변동한다.
지금부터는 도 2a 내지 2e를 참조하여 본 발명의 일 실시예에 따른 분리게이트플레쉬메모리셀을 제조하는 방법에 관련하여 설명한다. 이 실시예에서, 반도체필름, 게이트산화물필름, 절연필름, 및 반도체기판은, 실리콘필름, 실리콘산화물필름, 실리콘산화물필름, 및 실리콘기판을 각각 포함한다.
먼저 도 2a를 참조하여, 부동게이트전극폴리실리콘패턴형성단계를 설명한다. 실리콘기판(1)에는 LOCOS(Local Oxidation of Silicon)분리에 의해 형성된 기기절연지역이 제공된다. 실리콘기판(1) 위에는, 터널게이트산화물필름(2)이 기기지역(device region)에서의 열적산화에 의해 100옹스트롬의 두께로 형성된다. 그런 이후에, 부동게이트전극폴리실리콘필름(3)이 CVD에 의해 2000옹스트롬의 두께로 형성된다. 그런 다음, 부동게이트전극폴리실리콘필름(3)은 사진석판술 및 폴리실리콘건식에칭에 의해 스트라이프패턴으로 무늬 넣어져 부동게이트전극폴리실리콘패턴이 얻어진다.
다음으로 도 2b를 참조하여, 제 1확산층형성단계를 설명한다. 부동게이트전극폴리실리콘필름(3) 아래의 부분을 제외한 터널게이트산화물필름(2)은 알려진 선택적인 에칭기법에 의해 제거된다. 실리콘기판(1) 상의 부동게이트전극 및 제어게이트전극 사이의 절연필름 때문에 그리고 분리게이트영역에서의 게이트절연필름 때문에, 180옹스트롬 두께의 실리콘산화물필름(4)은 열적산화에 의해 형성된다. 그런 다음, 포토레지스트패턴(5)이 드레인확산층지역 및 이것에 인접하는 부동게이트전극폴리실리콘필름(3)의 일부 위에 형성된다. 포토레지스트패턴(5)을 마스크로 사용하여, 비소이온주입이 행해져 소스확산층(6)이 형성된다.
도 2c를 참조하여, 측벽폴리실리콘박막형성단계를 설명한다. 포토레지스트패턴(5)이 제거된 이후에, 폴리실리콘필름(7)은 2000옹스트롬의 두께로 증착되며 이방성(anisotropic)건식에칭된다. 따라서, 측벽폴리실리콘박막(8)은 부동게이트전극폴리실리콘필름(3)의 측벽 상에 형성된다.
도 2d를 참조하여, 제 2확산층형성단계를 설명한다. 부동게이트전극폴리실리콘필름(3) 및 측벽폴리실리콘박막(8)을 마스크로 사용하여, 비소이온주입은 수행되어 드레인확산층(9)이 형성된다.
도 2e를 참조하여, 제어게이트전극폴리실리콘필름형성단계를 설명한다. 제어게이트전극폴리실리콘필름(10)은 측벽폴리실리콘박막(8)에 전기적으로 연결되어 지게 실리콘기판(1) 위에 형성된다.
게다가, 제어게이트전극패턴형성단계 때문에, 제어게이트전극폴리실리콘필름(10) 및 측벽폴리실리콘박막(8)은 사진석판술 및 폴리실리콘건식에칭에 의해 부동게이트전극폴리실리콘필름(3)에 수직한 스트라이프패턴으로 무늬 넣어져 워드라인들로 소용되는 제어게이트전극패턴을 얻는다.
끝으로, 부동게이트전극형성단계 때문에, 실리콘산화물필름(4) 및 부동게이트전극폴리실리콘필름(3)은, 제어게이트전극패턴을 마스크로 사용하여, 각각 실리콘산화물건식에칭 및 폴리실리콘건식에칭 되어진다. 따라서, 부동게이트전극폴리실리콘필름(3)은 부동게이트전극을 얻도록 무늬넣어진다.
전술한 방법으로, 드레인확산층(9)은 비트라인들로 사용되어, 메모리셀의 드레인전극을 안내하는 접촉홀이 요구되어지지 않는다. 그러므로, 메모리셀에 의해 점유된 메모리셀영역은 감소된다. 게다가, 소스확산층(6) 및 드레인확산층(9)은 부동게이트전극폴리실리콘패턴에 대하여 자가정렬되어지게 형성된다. 이것은 메모리셀특성에서의 변동을 억제할 수 있게 한다.
앞서의 실시예에서, 소스확산층(6) 및 드레인확산층(9)은 반대로 위치시킬 수 있다.
소스확산층(6) 및 드레인확산층(9)이 반대로 위치된 경우에는, 전술한 공정은 다음의 방식으로 변형된다. 명확하게는, 제 1확산층형성단계에서, 이온주입은 포토레지스트패턴(5)에 의해 마스크된 실리콘기판(1) 위에 소스확산층지역을 지닌 드레인확산층(9)을 형성하도록 행해진다. 제 2확산층형성단계에서, 이온주입은 부동게이트전극폴리실리콘필름(3)을 지닌 소스확산층(6) 및 마스크로 사용되는 측벽폴리실리콘박막(8)을 형성하도록 수행된다.
전술한 방법의 사용에 의해, 일제히 메모리셀에서의 소스확산층(6) 및 드레인확산층(9) 또는 소스/드레인확산층이 부동게이트 및 분리영역에서의 제어전극인 측벽폴리실리콘박막(8)에 대하여 자가정렬되어지게 형성되는 경우, 소스라인들인 확산층배선패턴들 및 워드라인인 제어게이트패턴에 수직하는 비트라인들이 형성된다. 그러므로, 비트라인들 및 드레인확산층을 연결하는데 접촉홀이 요구되지 않게 된다.
그러므로, 메모리셀에 의해 점유되는 메모리셀영역이 실질적으로(substantially) 감소 가능하며 메모리셀특성에서의 변동이 억제가능하다.

Claims (12)

  1. 소스 및 드레인확산지역들(6 및 9), 부동게이트절연필름(2), 부동게이트전극(3), 제어게이트절연필름(4), 및 제어게이트전극(10)을 포함하는 분리게이트플레쉬메모리셀을 제조하는 방법에 있어서,
    상기 부동게이트절연필름(2) 및 상기 부동게이트전극(3)을 반도체기판(1)의 선택된 영역 위에 잇따라 형성하는 제 1단계;
    상기 부동게이트전극(3)의 측벽과 접촉하게 되는 측벽부분을 갖는 상기 제어게이트절연필름(4)을, 상기 부동게이트전극(3) 위 및 상기 반도체기판(1)의 나머지 영역 위에 형성하는 제 2단계;
    제 1도핑제의 이온주입을 행하여 상기 소스확산지역(6)을 반도체기판(1)의 상기 나머지 영역의 제 1부분 위에 형성하는 제 3단계;
    제어게이트절연필름(4)의 상기 측벽부분과 접촉하게 되는 측벽전극(8)을 형성하는 제 4단계;
    제 2도핑제의 이온주입을 행하여, 반도체기판(1)의 상기 나머지영역의 제 2부분 위에, 상기 측벽전극(8)에 대하여 자가정렬된 상기 드레인확산층(9)을 형성하는 제 5단계; 및
    상기 제어게이트전극(10)을 상기 제어게이트절연필름(4) 위 및 상기 측벽전극(8) 위에 형성하는 제 6단계를 포함하는 방법.
  2. 제 1항에 있어서, 상기 부동게이트전극(3), 상기 측벽전극(8), 및 상기 제어게이트전극(10)의 각각은 폴리실리콘(polysilicon)필름으로 된 방법.
  3. 제 1항에 있어서, 상기 제 1단계는,
    상기 부동게이트절연필름(2)을 상기 반도체기판(1) 위에 형성하는 단계;
    상기 부동게이트전극(3)을 상기 게이트절연필름(2) 위에 선택적으로 형성하는 단계; 및
    상기 부동게이트전극(3) 아래의 부분을 제외한 상기 부동게이트절연필름(2)을 제거하는 단계를 포함하는 방법.
  4. 제 1항에 있어서, 상기 제 3단계는,
    상기 제 1도핑제의 이온주입을 행하여 상기 소스확산지역(6)을 포토레지스트패턴(5)에 의해 마스크된 상기 반도체기판(1)의 나머지 영역의 상기 제 2부분을 지닌 상기 반도체기판(1)의 나머지 영역의 상기 제 1부분 위에 형성하는 단계를 포함하는 방법.
  5. 제 1항에 있어서, 상기 제 4단계는,
    폴리실리콘필름(7)을 상기 제어게이트절연필름(4) 위에 증착하는 단계; 및
    제어게이트절연필름(4)의 상기 측벽부분과 접촉하게되는 상기 폴리실리콘필름(7)의 부분이 상기 측벽전극(8)으로 남게되도록 상기 폴리실리콘필름(7)을 이방성에칭(anisotropic-etching)하는 단계를 포함하는 방법.
  6. 제 1항에 있어서, 상기 제 5단계는,
    상기 제 2도핑제의 이온주입을 행하여 상기 드레인확산지역(9)을 마스크의 일부로 사용되는 상기 측벽전극(8)을 지닌 상기 반도체기판(1)의 나머지 영역의 상기 제 2부분 위에 형성하는 단계를 포함하는 방법.
  7. 소스 및 드레인 확산지역들, 부동게이트절연필름(2), 부동게이트전극(3), 제어게이트절연필름(4), 및 제어게이트전극(10)을 포함하는 분리게이트플레쉬메모리셀을 제조하는 방법에 있어서,
    상기 부동게이트절연필름(2) 및 상기 부동게이트전극(3)을 반도체기판(1)의 선택된 영역 위에 잇따라 형성하는 제 1단계;
    상기 부동게이트전극(3)의 측벽과 접촉하게되는 측벽부분을 갖는 상기 제어게이트절연필름(4)을 상기 부동게이트전극(3) 위 및 상기 반도체기판(1)의 나머지 영역 위에 형성하는 제 2단계;
    제 1도핑제의 이온주입을 행하여 상기 소스확산지역 및 상기 드레인확산지역 중의 하나를 반도체기판(1)의 상기 나머지 영역의 제 1부분 위에 형성하는 제 3단계;
    제어게이트절연필름(4)의 상기 측벽부분과 접촉하게되는 측벽전극(8)을 형성하는 제 4단계;
    제 2도핑제의 이온주입을 행하여, 반도체기판(1)의 상기 나머지 영역의 제 2부분 위에, 상기 측벽전극(8)에 대하여 자가정렬된 상기 소스 및 상기 드레인 확산지역들 중의 다른 하나를 형성하는 제 5단계; 및
    상기 제어게이트전극(10)을 상기 제어게이트절연필름(4) 위 및 상기 측벽전극(8) 위에 형성하는 제 6단계를 포함하는 방법.
  8. 제 7항에 있어서, 상기 부동게이트전극(3), 상기 측벽전극(8), 상기 제어게이트전극(10)의 각각은 폴리실리콘필름으로 된 방법.
  9. 제 7항에 있어서, 상기 제 1단계는,
    상기 부동게이트절연필름(2)을 상기 반도체기판(1) 위에 형성하는 단계;
    상기 부동게이트전극(3)을 상기 게이트절연필름(2) 위에 선택적으로 형성하는 단계; 및
    상기 부동게이트전극(3) 아래의 부분을 제외한 상기 부동게이트절연필름(2)을 제거하는 단계를 포함하는 방법.
  10. 제 7항에 있어서, 상기 제 3단계는,
    상기 제 1도핑제의 이온주입을 행하여 소스확산지역 및 드레인확산지역 중의 상기 하나를 포토레지스트패턴(5)에 의해 마스크된 상기 반도체기판(1)의 나머지 영역의 상기 제 2부분을 지닌 상기 반도체기판(1)의 나머지 영역의 상기 제 1부분 위에 형성하는 단계를 포함하는 방법.
  11. 제 7항에 있어서, 상기 제 4단계는,
    폴리실리콘필름(7)을 상기 제어게이트절연필름(4) 위에 증착하는 단계; 및
    제어게이트절연필름(4)의 상기 측벽부분과 접촉하게되는 상기 폴리실리콘필름(7)의 부분이 상기 측벽전극(8)으로 남게되도록 상기 폴리실리콘필름(7)을 이방성에칭하는 단계를 포함하는 방법.
  12. 제 7항에 있어서, 상기 제 5단계는,
    상기 제 2도핑제의 이온주입을 행하여, 소스확산지역 및 드레인확산지역 중의 상기 다른 하나를, 마스크의 일부로 사용되는 상기 측벽전극(8)을 지닌 상기 반도체기판(1)의 나머지 영역의 상기 제 2부분 위에 형성하는 단계를 포함하는 방법.
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