JPH10335498A - スプリットゲート型フラッシュメモリセルの製造方法 - Google Patents

スプリットゲート型フラッシュメモリセルの製造方法

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JPH10335498A
JPH10335498A JP9146784A JP14678497A JPH10335498A JP H10335498 A JPH10335498 A JP H10335498A JP 9146784 A JP9146784 A JP 9146784A JP 14678497 A JP14678497 A JP 14678497A JP H10335498 A JPH10335498 A JP H10335498A
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forming
polysilicon
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floating gate
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Abstract

(57)【要約】 【課題】 メモリセルにおける占有面積の縮小化及び特
性のばらつきの抑制を計り得るスプリットゲート型フラ
ッシュメモリセルの製造方法を提供すること。 【解決手段】 ここでの製造工程では、第１の拡散層形
成工程や第２の拡散層形成工程によって、メモリセルに
おけるソース拡散層６及びドレイン拡散層９を浮遊ゲー
ト電極用ポリシリコンパターン形成工程及びポリシリコ
ンサイドウォール形成工程を経て形成された浮遊ゲート
及びスプリット領域の制御ゲート電極になるポリシリコ
ンサイドウォール８に対して自己整合的に形成すると同
時に、ワード線に該当する制御ゲートパータンに直交す
るソース線・ビット線として用いられる拡散層配線を形
成するため、ビット線及びドレイン拡散層を接続するた
めのコンタクトホールを不要化できる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、主として不揮発性
半導体記憶装置等のスプリットゲート型フラッシュメモ
リセルの製造方法に関する。
【０００２】
【従来の技術】従来、不揮発性半導体記憶装置としては
情報の消去及び書き込みが可能なＥＰＲＯＭ，フラッシ
ュメモリ等が知られている。これらの不揮発性半導体記
憶装置を製造する場合、シリコン基板面にゲート酸化
膜，電荷蓄積を目的とした浮遊ゲート電極層，電極間絶
縁膜，各メモリセルのワード線となる制御ゲート電極層
を形成し、積層構造のゲート電極に加工した後、ソース
・ドレイン拡散層及びチャネル領域を形成し、その後に
各電極への金属配線を形成している。
【０００３】しかしながら、このような浮遊ゲートと制
御ゲートとを積層したタイプの積層ゲートを有するフラ
ッシュメモリセルでは、データの消去時に過剰消去が問
題となる。これはフラッシュメモリセルでデータを消去
する場合、一般に数千個以上のメモリセルで同時に浮遊
ゲート中の電子を引き抜く動作を実施するため、浮遊ゲ
ートから引き抜かれる電子の量が各メモリセルでばらつ
くことにより、メモリセルの閾値電圧が１Ｖ前後の幅で
ばらついてしまうことに起因する。
【０００４】そこで、フラッシュメモリセルのデータ消
去は一般に閾値電圧が低くなるように実施するが、この
閾値電圧がばらつくと閾値電圧が０Ｖ以下のデプレーシ
ョン型トランジスタ特性を示すメモリセルも発生する。
このようにデプレーション型トランジスタ特性を示すメ
モリセルが存在すると、そのメモリセルを読み出さない
場合でも、このメモリセルに接続されているビット線に
は常に電流が流れる状態になり、このビット線に接続さ
れている他のメモリセルのデータの読み出しができなく
なる。
【０００５】このような困難な状況を解決するため、一
つの方法としてスプリット型構造のメモリセル（スプリ
ット型メモリセル）が提案されている。このスプリット
型メモリセルは、一般の積層構造ゲート電極を持ったメ
モリセルとは異なり、浮遊ゲート電極がチャネル領域の
一部のみを覆い、チャネル領域のその他の部分を制御ゲ
ート電極が覆っている構造を有している。こうしたスプ
リット型メモリセルではデータ消去後に、浮遊ゲート電
極中の電子が引き抜かれ過ぎて浮遊ゲート電極直下の閾
値電圧が０Ｖ以下になったとしても、制御ゲート電極直
下の閾値電圧が設計者により設計した閾値電圧から変動
しないため、両者を足し合わせたスプリット型メモリセ
ルの特性はデプレーション型トランジスタ特性にならな
いようになっている。
【０００６】このスプリット型メモリセルを製造する場
合、図２（ａ）〜（ｄ）に示されるような各工程を実施
している。
【０００７】即ち、先ず図２（ａ）に示されるように、
浮遊ゲート電極用ポリシリコンパターン形成工程とし
て、素子分離用の絶縁膜を形成したシリコン基板２１上
に膜厚１００Ａのトンネルゲート酸化膜２２を熱酸化法
で形成し、このトンネルゲート酸化膜２２上に膜厚１５
００Ａの浮遊ゲート電極用ポリシリコン薄膜２３をＣＶ
Ｄ法を用いて形成した後、この浮遊ゲート電極用ポリシ
リコン薄膜２３をフォトリソグラフィー技術とポリシリ
コンのドライエッチング技術とを用いて浮遊ゲート電極
用ポリシリコンパターンとして加工する。
【０００８】次に、図２（ｂ）に示されるように、フォ
トレジストパターン形成工程として、シリコン基板２１
上のトンネルゲート酸化膜２２及び浮遊ゲート電極用ポ
リシリコン薄膜２３の表面に絶縁膜として膜厚１００Ａ
のシリコン酸化膜２４，膜厚１５００Ａの制御ゲート電
極用ポリシリコン膜２７を順次形成した後、制御ゲート
パターンを加工するために浮遊ゲート電極用ポリシリコ
ン薄膜２３の一部を覆い、且つ同時に浮遊ゲート電極用
ポリシリコン２３が無い部分も覆うように膜厚１μｍの
ストライプ状のフォトレジストパターン２５をパターン
形成する。
【０００９】更に、図２（ｃ）に示されるように、ソー
ス拡散層形成工程として、フォトレジストパターン２５
をマスクにして、制御ゲート電極用ポリシリコン膜２７
をドライエッチング技術によりストライプ状に加工して
制御ゲート電極用ポリコンパターン３０を形成してから
フォトレジストを除去した後、不純物として砒素を注入
してソース・ドレイン拡散層２６，２９を形成する。
【００１０】引き続き、図２（ｄ）に示されるように、
ビット専用アルミ配線形成工程として、シリコン基板２
１上のこれらのパターンを覆うように絶縁膜を全面に形
成し、メモリセルのソース・ドレイン拡散層２９へのコ
ンタクトホール３１を形成した後、最終的にメモリセル
アレイのワード線に該当するストライプ状の制御ゲート
電極用ポリシリコンパターン３０に直交する形に膜厚５
０００Ａのビット専用アルミ配線３２を形成する。
【００１１】因みに、このようなスプリットゲート型メ
モリセルに関連する周知技術としては、例えば特開平８
−２９３５６６号公報に開示された半導体装置、半導体
装置の製造方法、スプリットゲート型トランジスタ、ス
プリットゲート型トランジスタの製造方法、不揮発性半
導体メモリが挙げられる。
【００１２】
【発明が解決しようとする課題】上述したスプリット型
メモリセルの場合、一般にメモリセルアレイのレイアウ
トにおいて、特定のメモリセルが任意に選択できるよう
にワード線とビット線とを互いに直交するように配置す
るが、その製造工程ではビット線用アルミ配線をワード
線に該当する制御ゲート電極用ポリシリコンパターンに
直交して配置すべく、メモメリセルのソース・ドレイン
拡散層とアルミ配線との電気的接続を実現するためのコ
ンタクトホールを形成する必要があるため、メモリセル
の占有面積としてコンタクトホールの面積が余分に必要
になり、メモリ占有面積の縮小化が困難になるという問
題がある。
【００１３】そこで、これを回避するために、図２
（ｃ）に示されるソース・ドレイン拡散層２９をビット
線に用いることも考えられるが、一般に制御ゲート電極
用ポリシリコンパターン３０と直交する必要があるソー
ス・ドレイン拡散層２９はゲート電極加工前に形成して
しまうため、制御ゲート電極用ポリシリコンパターン３
０と自己整合的にソース・ドレイン拡散層２９が配置さ
れることがなく、これによってパターン配置の加工制度
によってメモリセル特性が大幅にばらつくという問題を
抱えている。
【００１４】本発明は、このような問題点を解決すべく
なされたもので、その技術的課題は、メモリセル占有面
積を充分に縮小できると共に、メモリセル特性のばらつ
きを抑制し得るスプリットゲート型フラッシュメモリセ
ルの製造方法を提供することにある。
【００１５】
【課題を解決するための手段】本発明によれば、半導体
基板表面に形成される制御ゲート及び浮遊ゲートに対し
てソース・ドレイン拡散層を自己整合的に形成するため
の不純物注入時のマスクパターンとしてストライプ状に
加工された浮遊ゲート電極用ポリシリコン膜及び該浮遊
ゲート電極用ポリシリコン膜の側壁に形成するポリシリ
コン薄膜から成るポリシリコンサイドウォールを利用す
ることにより、該ソース・ドレイン拡散層の形成と同時
に、ワード線に該当する該制御ゲートのパターンに直交
するソース線・ビット線として用いられる拡散層配線を
形成するスプリットゲート型フラッシュメモリセルの製
造方法が得られる。
【００１６】一方、本発明によれば、絶縁膜を形成した
半導体基板上の素子領域にゲート絶縁膜を形成してから
浮遊ゲート電極用ポリシリコン膜を形成した後、該浮遊
ゲート電極用ポリシリコン膜をストライプ状に加工する
浮遊ゲート電極用ポリシリコンパターン形成工程と、半
導体基板上のドレイン拡散層を形成する領域をフォトレ
ジストパターンでマスクにしてソース拡散層形成用の不
純物イオン注入を行ってソース拡散層を形成する第１の
拡散層形成工程と、フォトレジストパターンを除去して
からポリシリコン膜を堆積し、該ポリシリコン膜を異方
性ドライエッチングすることで浮遊ゲート電極用ポリシ
リコン膜の側壁にポリシリコン薄膜から成るポリシリコ
ンサイドウォールを形成するポリシリコンサイドウォー
ル形成工程と、浮遊ゲート電極用ポリシリコン膜とポリ
シリコンサイドウォールとをマスクにしてドレイン拡散
層形成用の不純物イオン注入を行ってドレイン拡散層を
形成する第２の拡散層形成工程と、半導体基板上の表面
にポリシリコンサイドウォールと電気的に接続されるよ
うに制御ゲート電極用ポリシリコン膜を形成する制御ゲ
ート電極用ポリシリコン膜形成工程と、制御ゲート電極
用ポリシリコン膜を浮遊ゲート電極用ポリシリコン膜と
直交するパターンに加工してワード線に該当する制御ゲ
ート電極パターンとする制御ゲート電極パターン形成工
程とを有するスプリットゲート型フラッシュメモリセル
の製造方法が得られる。
【００１７】他方、本発明によれば、絶縁膜を形成した
半導体基板上の素子領域にゲート絶縁膜を形成してから
浮遊ゲート電極用ポリシリコン膜を形成した後、該浮遊
ゲート電極用ポリシリコン膜をストライプ状に加工する
浮遊ゲート電極用ポリシリコンパターン形成工程と、半
導体基板上のソース拡散層を形成する領域をフォトレジ
ストパターンでマスクにしてドレイン拡散層形成用の不
純物イオン注入を行ってドレイン拡散層を形成する第１
の拡散層形成工程と、フォトレジストパターンを除去し
てからポリシリコン膜を堆積し、該ポリシリコン膜を異
方性ドライエッチングすることで浮遊ゲート電極用ポリ
シリコン膜の側壁にポリシリコン薄膜から成るポリシリ
コンサイドウォールを形成するポリシリコンサイドウォ
ール形成工程と、浮遊ゲート電極用ポリシリコン膜とポ
リシリコンサイドウォールとをマスクにしてソース拡散
層形成用の不純物イオン注入を行ってソース拡散層を形
成する第２の拡散層形成工程と、半導体基板上の表面に
ポリシリコンサイドウォールと電気的に接続されるよう
に制御ゲート電極用ポリシリコン膜を形成する制御ゲー
ト電極用ポリシリコン膜形成工程と、制御ゲート電極用
ポリシリコン膜を浮遊ゲート電極用ポリシリコン膜と直
交するパターンに加工してワード線に該当する制御ゲー
ト電極パターンとする制御ゲート電極パターン形成工程
とを有するスプリットゲート型フラッシュメモリセルの
製造方法が得られる。
【００１８】又、本発明によれば、上記何れかのスプリ
ットゲート型フラッシュメモリセルの製造方法におい
て、更に、制御ゲート電極パターンをマスクにして浮遊
ゲート電極用ポリシリコン膜を浮遊ゲート電極として加
工する浮遊ゲート電極形成工程を有するスプリットゲー
ト型フラッシュメモリセルの製造方法が得られる。
【００１９】
【発明の実施の形態】以下に実施例を挙げ、本発明のス
プリットゲート型フラッシュメモリセルの製造方法につ
いて、図面を参照して詳細に説明する。
【００２０】図１は、本発明の一実施例に係るスプリッ
トゲート型フラッシュメモリセルの製造工程を説明する
ために示した工程別の側面断面図に関するもので、同図
（ａ）は浮遊ゲート電極用ポリシリコンパターン形成工
程に関するもの，同図（ｂ）は第１の拡散層形成工程に
関するもの，同図（ｃ）はポリシリコンサイドウォール
形成工程に関するもの，同図（ｄ）は第２の拡散層形成
工程に関するもの，同図（ｅ）は制御ゲート電極用ポリ
シリコン膜形成工程に関するものである。但し、ここで
製造するメモリセルの素材に関しては、半導体膜として
シリコン膜，ゲート酸化膜としてシリコン酸化膜，絶縁
膜としてシリコン酸化膜，半導体基板としてシリコン基
板を用いるものとする。
【００２１】先ず図１（ａ）に示されるように、浮遊ゲ
ート電極用ポリシリコンパターン形成工程として、ＬＯ
ＣＯＳ分離法により素子分離領域を形成したシリコン基
板１上の素子領域に膜厚１００Ａのトンネルゲート酸化
膜２を熱酸化法により形成してからＣＶＤ法により膜厚
２０００Ａの浮遊ゲート電極用ポリシリコン膜３を形成
した後、この浮遊ゲート電極用ポリシリコン膜３をフォ
トリングラフィー技術とポリシリコン用ドライエッチン
グ技術とによりストライプ状に浮遊ゲート電極用ポリシ
リコンパターンとして加工する。
【００２２】次に、図１（ｂ）に示されるように、第１
の拡散層形成工程として、シリコン基板１上の浮遊ゲー
ト電極及び制御ゲート電極間の絶縁膜とスプリットゲー
ト部のゲート絶縁膜との両方に該当する膜厚１８０Ａの
シリコン酸化膜４を熱酸化法で形成した後、拡散層を形
成する領域及びそれに隣接する浮遊ゲート電極用ポリシ
リコン膜３の表面をフォトレジストパターン５でマスク
した状態で砒素のイオン注入を行ってソース拡散層６を
形成する。
【００２３】更に、図１（ｃ）に示されるように、ポリ
シリコンサイドウォール形成工程として、フォトレジス
トパターン５を除去してから膜厚２０００Ａのポリシリ
コン膜７を堆積し、ポリシリコン膜７を異方性ドライエ
ッチングすることで浮遊ゲート電極用ポリシリコン膜３
の側壁にポリシリコン薄膜から成るポリシリコンサイド
ウォール８を形成する。
【００２４】引き続き、図１（ｄ）に示されるように、
第２の拡散層形成工程として、浮遊ゲート電極用ポリシ
リコン膜３とポリシリコンサイドウォール８とをマスク
にして砒素のイオン注入を行ってドレイン拡散層９を形
成する。
【００２５】この後は図１（ｅ）に示されるように、制
御ゲート電極用ポリシリコン膜形成工程として、シリコ
ン基板１上の表面にポリシリコンサイドウォール８と電
気的に接続されるように制御ゲート電極用ポリシリコン
膜１０を形成する。
【００２６】更に、制御ゲート電極パターン形成工程と
して、制御ゲート電極用ポリシリコン膜１０とポリシリ
コンサイドウォール８とをフォトリソグラフィーとポリ
シリコン用ドライエッチングとでストライプ状の浮遊ゲ
ート電極用ポリシリコン膜３と直交するパターンに加工
し、これをワード線に該当する制御ゲート電極パターン
とする。
【００２７】最後に、浮遊ゲート電極形成工程として、
制御ゲート電極パターンをマスクにしてシリコン酸化膜
４及び浮遊ゲート電極用ポリシリコン膜３をそれぞれシ
リコン酸化膜及びシリコン膜用ドライエッチングを行う
ことで、浮遊ゲート電極用ポリシリコン膜３を浮遊ゲー
ト電極として加工する。
【００２８】このような製造工程に従えば、ドレイン拡
散層９をビット配線として使用することでメモリセルの
ドレイン電極へのコンタクトホールを不要化できるため
にメモリセルの占有面積が縮小され、ソース層６及びド
レイン拡散層９を浮遊ゲート電極用ポリシリコンパター
ンに自己整合的に形成するためにメモリセル特性のばら
つきを抑制できるという特性向上が計られる。
【００２９】尚、上述した一実施例の製造工程におい
て、ソース拡散層６とドレイン拡散層９とを置換した形
態としたり、或いはソース拡散層６及びドレイン拡散層
９をそれぞれソース・ドレイン拡散層としてフラッシュ
メモリセルを製造した場合にも同等な構成とすることが
できる。
【００３０】即ち、ソース拡散層６とドレイン拡散層９
とを置換した形態では、上述した第１の拡散層形成工程
でシリコン基板１上のソース拡散層６を形成する領域を
フォトレジストパターン５でマスクにしてドレイン拡散
層９形成用の不純物イオン注入を行ってドレイン拡散層
９を形成すると共に、第２の拡散層形成工程で浮遊ゲー
ト電極用ポリシリコン膜３とポリシリコンサイドウォー
ル８とをマスクにしてソース拡散層６形成用の不純物イ
オン注入を行ってソース拡散層６を形成するようにすれ
ば良い。
【００３１】又、浮遊ゲート及び制御ゲートに対してソ
ース・ドレイン拡散層を自己整合的に形成する場合、不
純物注入時のマスクパターンとしてストライプ状に加工
された浮遊ゲート電極用ポリシリコン膜３及びこの側壁
のポリシリコンサイドウォール８を利用することによ
り、ソース・ドレイン拡散層の形成と同時に、ワード線
に該当する制御ゲートのパターンに直交するソース線・
ビット線として用いられる拡散層配線を形成するように
すれば良い。
【００３２】こうしたスプリットゲート型フラッシュメ
モリセルの製造方法を採用すれば、メモリセルにおける
ソース拡散層６及びドレイン拡散層９，或いはソース・
ドレイン拡散層を浮遊ゲート及びスプリット領域の制御
ゲート電極になるポリシリコンサイドウォール８に対し
て自己整合的に形成すると同時に、ワード線に該当する
制御ゲートパータンに直交するソース線・ビット線とし
て用いられる拡散層配線を形成することになるため、ビ
ット線及びドレイン拡散層を接続するためのコンタクト
ホールを不要化できる。この結果、メモリセルの占有面
積を充分に縮小できる。
【００３３】
【発明の効果】以上に述べた通り、本発明のスプリット
ゲート型フラッシュメモリセルによれば、メモリセルに
おけるソース拡散層及びドレイン拡散層やソース・ドレ
イン拡散層を浮遊ゲート及びスプリット領域の制御ゲー
ト電極になるポリシリコンサイドウォールに対して自己
整合的に形成すると同時に、ワード線に該当する制御ゲ
ートパータンに直交するソース線・ビット線として用い
られる拡散層配線を形成することになるため、ビット線
及びドレイン拡散層を接続するためのコンタクトホール
を不要化でき、メモリセルの占有面積を充分に縮小でき
るようになる上、メモリセル特性のばらつきを抑制でき
るようになる。
【図面の簡単な説明】
【図１】本発明の一実施例に係るスプリットゲート型フ
ラッシュメモリセルの製造工程を説明するために示した
工程別の側面断面図に関するもので、（ａ）は浮遊ゲー
ト電極用ポリシリコンパターン形成工程に関するもの，
（ｂ）は第１の拡散層形成工程に関するもの，（ｃ）は
ポリシリコンサイドウォール形成工程に関するもの，
（ｄ）は第２の拡散層形成工程に関するもの，（ｅ）は
制御ゲート電極用ポリシリコン膜形成工程に関するもの
である。
【図２】従来のスプリット型メモリセルの製造工程を説
明するために示した工程別の側面断面図に関するもの
で、（ａ）は浮遊ゲート電極用ポリシリコンパターン形
成工程に関するもの，（ｂ）はフォトレジストパターン
形成工程に関するもの，（ｃ）はソース拡散層形成工程
に関するもの，（ｄ）はビット専用アルミ配線形成工程
に関するものである。
【符号の説明】
１，２１ シリコン基板 ２，２２ トンネルゲート酸化膜 ３，２３ 浮遊ゲート電極用ポリシリコン薄膜 ４，２４ シリコン酸化膜 ５，２５ フォトレジストパターン ６ ソース拡散層 ７ ポリシリコン層 ８ ポリシリコンサイドウォール ９ ドレイン拡散層 １０，２７ 制御ゲート電極用ポリシリコン膜 ２６，２９ ソース・ドレイン拡散層 ３０ 制御ゲート電極用ポリシリコンパターン ３１ コンタクトホール

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板表面に形成される制御ゲート
    及び浮遊ゲートに対してソース・ドレイン拡散層を自己
    整合的に形成するための不純物注入時のマスクパターン
    としてストライプ状に加工された浮遊ゲート電極用ポリ
    シリコン膜及び該浮遊ゲート電極用ポリシリコン膜の側
    壁に形成するポリシリコン薄膜から成るポリシリコンサ
    イドウォールを利用することにより、該ソース・ドレイ
    ン拡散層の形成と同時、ワード線に該当する該制御ゲー
    トのパターンに直交するソース線・ビット線として用い
    られる拡散層配線を形成することを特徴とするスプリッ
    トゲート型フラッシュメモリセルの製造方法。
  2. 【請求項２】 絶縁膜を形成した半導体基板上の素子領
    域にゲート絶縁膜を形成してから浮遊ゲート電極用ポリ
    シリコン膜を形成した後、該浮遊ゲート電極用ポリシリ
    コン膜をストライプ状に加工する浮遊ゲート電極用ポリ
    シリコンパターン形成工程と、前記半導体基板上のドレ
    イン拡散層を形成する領域をフォトレジストパターンで
    マスクにしてソース拡散層形成用の不純物イオン注入を
    行ってソース拡散層を形成する第１の拡散層形成工程
    と、フォトレジストパターンを除去してからポリシリコ
    ン膜を堆積し、該ポリシリコン膜を異方性ドライエッチ
    ングすることで前記浮遊ゲート電極用ポリシリコン膜の
    側壁にポリシリコン薄膜から成るポリシリコンサイドウ
    ォールを形成するポリシリコンサイドウォール形成工程
    と、前記浮遊ゲート電極用ポリシリコン膜と前記ポリシ
    リコンサイドウォールとをマスクにしてドレイン拡散層
    形成用の不純物イオン注入を行ってドレイン拡散層を形
    成する第２の拡散層形成工程と、前記半導体基板上の表
    面に前記ポリシリコンサイドウォールと電気的に接続さ
    れるように制御ゲート電極用ポリシリコン膜を形成する
    制御ゲート電極用ポリシリコン膜形成工程と、前記制御
    ゲート電極用ポリシリコン膜を浮遊ゲート電極用ポリシ
    リコン膜と直交するパターンに加工してワード線に該当
    する制御ゲート電極パターンとする制御ゲート電極パタ
    ーン形成工程とを有することを特徴とするスプリットゲ
    ート型フラッシュメモリセルの製造方法。
  3. 【請求項３】 絶縁膜を形成した半導体基板上の素子領
    域にゲート絶縁膜を形成してから浮遊ゲート電極用ポリ
    シリコン膜を形成した後、該浮遊ゲート電極用ポリシリ
    コン膜をストライプ状に加工する浮遊ゲート電極用ポリ
    シリコンパターン形成工程と、前記半導体基板上のソー
    ス拡散層を形成する領域をフォトレジストパターンでマ
    スクにしてドレイン拡散層形成用の不純物イオン注入を
    行ってドレイン拡散層を形成する第１の拡散層形成工程
    と、フォトレジストパターンを除去してからポリシリコ
    ン膜を堆積し、該ポリシリコン膜を異方性ドライエッチ
    ングすることで前記浮遊ゲート電極用ポリシリコン膜の
    側壁にポリシリコン薄膜から成るポリシリコンサイドウ
    ォールを形成するポリシリコンサイドウォール形成工程
    と、前記浮遊ゲート電極用ポリシリコン膜と前記ポリシ
    リコンサイドウォールとをマスクにしてソース拡散層形
    成用の不純物イオン注入を行ってソース拡散層を形成す
    る第２の拡散層形成工程と、前記半導体基板上の表面に
    前記ポリシリコンサイドウォールと電気的に接続される
    ように制御ゲート電極用ポリシリコン膜を形成する制御
    ゲート電極用ポリシリコン膜形成工程と、前記制御ゲー
    ト電極用ポリシリコン膜を浮遊ゲート電極用ポリシリコ
    ン膜と直交するパターンに加工してワード線に該当する
    制御ゲート電極パターンとする制御ゲート電極パターン
    形成工程とを有することを特徴とするスプリットゲート
    型フラッシュメモリセルの製造方法。
  4. 【請求項４】 請求項２又は３記載のスプリットゲート
    型フラッシュメモリセルの製造方法において、更に、前
    記制御ゲート電極パターンをマスクにして前記浮遊ゲー
    ト電極用ポリシリコン膜を浮遊ゲート電極として加工す
    る浮遊ゲート電極形成工程を有することを特徴とするス
    プリットゲート型フラッシュメモリセルの製造方法。
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