JPH10335498A - スプリットゲート型フラッシュメモリセルの製造方法 - Google Patents
スプリットゲート型フラッシュメモリセルの製造方法Info
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- JPH10335498A JPH10335498A JP9146784A JP14678497A JPH10335498A JP H10335498 A JPH10335498 A JP H10335498A JP 9146784 A JP9146784 A JP 9146784A JP 14678497 A JP14678497 A JP 14678497A JP H10335498 A JPH10335498 A JP H10335498A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【課題】 メモリセルにおける占有面積の縮小化及び特
性のばらつきの抑制を計り得るスプリットゲート型フラ
ッシュメモリセルの製造方法を提供すること。 【解決手段】 ここでの製造工程では、第1の拡散層形
成工程や第2の拡散層形成工程によって、メモリセルに
おけるソース拡散層6及びドレイン拡散層9を浮遊ゲー
ト電極用ポリシリコンパターン形成工程及びポリシリコ
ンサイドウォール形成工程を経て形成された浮遊ゲート
及びスプリット領域の制御ゲート電極になるポリシリコ
ンサイドウォール8に対して自己整合的に形成すると同
時に、ワード線に該当する制御ゲートパータンに直交す
るソース線・ビット線として用いられる拡散層配線を形
成するため、ビット線及びドレイン拡散層を接続するた
めのコンタクトホールを不要化できる。
性のばらつきの抑制を計り得るスプリットゲート型フラ
ッシュメモリセルの製造方法を提供すること。 【解決手段】 ここでの製造工程では、第1の拡散層形
成工程や第2の拡散層形成工程によって、メモリセルに
おけるソース拡散層6及びドレイン拡散層9を浮遊ゲー
ト電極用ポリシリコンパターン形成工程及びポリシリコ
ンサイドウォール形成工程を経て形成された浮遊ゲート
及びスプリット領域の制御ゲート電極になるポリシリコ
ンサイドウォール8に対して自己整合的に形成すると同
時に、ワード線に該当する制御ゲートパータンに直交す
るソース線・ビット線として用いられる拡散層配線を形
成するため、ビット線及びドレイン拡散層を接続するた
めのコンタクトホールを不要化できる。
Description
【0001】
【発明の属する技術分野】本発明は、主として不揮発性
半導体記憶装置等のスプリットゲート型フラッシュメモ
リセルの製造方法に関する。
半導体記憶装置等のスプリットゲート型フラッシュメモ
リセルの製造方法に関する。
【0002】
【従来の技術】従来、不揮発性半導体記憶装置としては
情報の消去及び書き込みが可能なEPROM,フラッシ
ュメモリ等が知られている。これらの不揮発性半導体記
憶装置を製造する場合、シリコン基板面にゲート酸化
膜,電荷蓄積を目的とした浮遊ゲート電極層,電極間絶
縁膜,各メモリセルのワード線となる制御ゲート電極層
を形成し、積層構造のゲート電極に加工した後、ソース
・ドレイン拡散層及びチャネル領域を形成し、その後に
各電極への金属配線を形成している。
情報の消去及び書き込みが可能なEPROM,フラッシ
ュメモリ等が知られている。これらの不揮発性半導体記
憶装置を製造する場合、シリコン基板面にゲート酸化
膜,電荷蓄積を目的とした浮遊ゲート電極層,電極間絶
縁膜,各メモリセルのワード線となる制御ゲート電極層
を形成し、積層構造のゲート電極に加工した後、ソース
・ドレイン拡散層及びチャネル領域を形成し、その後に
各電極への金属配線を形成している。
【0003】しかしながら、このような浮遊ゲートと制
御ゲートとを積層したタイプの積層ゲートを有するフラ
ッシュメモリセルでは、データの消去時に過剰消去が問
題となる。これはフラッシュメモリセルでデータを消去
する場合、一般に数千個以上のメモリセルで同時に浮遊
ゲート中の電子を引き抜く動作を実施するため、浮遊ゲ
ートから引き抜かれる電子の量が各メモリセルでばらつ
くことにより、メモリセルの閾値電圧が1V前後の幅で
ばらついてしまうことに起因する。
御ゲートとを積層したタイプの積層ゲートを有するフラ
ッシュメモリセルでは、データの消去時に過剰消去が問
題となる。これはフラッシュメモリセルでデータを消去
する場合、一般に数千個以上のメモリセルで同時に浮遊
ゲート中の電子を引き抜く動作を実施するため、浮遊ゲ
ートから引き抜かれる電子の量が各メモリセルでばらつ
くことにより、メモリセルの閾値電圧が1V前後の幅で
ばらついてしまうことに起因する。
【0004】そこで、フラッシュメモリセルのデータ消
去は一般に閾値電圧が低くなるように実施するが、この
閾値電圧がばらつくと閾値電圧が0V以下のデプレーシ
ョン型トランジスタ特性を示すメモリセルも発生する。
このようにデプレーション型トランジスタ特性を示すメ
モリセルが存在すると、そのメモリセルを読み出さない
場合でも、このメモリセルに接続されているビット線に
は常に電流が流れる状態になり、このビット線に接続さ
れている他のメモリセルのデータの読み出しができなく
なる。
去は一般に閾値電圧が低くなるように実施するが、この
閾値電圧がばらつくと閾値電圧が0V以下のデプレーシ
ョン型トランジスタ特性を示すメモリセルも発生する。
このようにデプレーション型トランジスタ特性を示すメ
モリセルが存在すると、そのメモリセルを読み出さない
場合でも、このメモリセルに接続されているビット線に
は常に電流が流れる状態になり、このビット線に接続さ
れている他のメモリセルのデータの読み出しができなく
なる。
【0005】このような困難な状況を解決するため、一
つの方法としてスプリット型構造のメモリセル(スプリ
ット型メモリセル)が提案されている。このスプリット
型メモリセルは、一般の積層構造ゲート電極を持ったメ
モリセルとは異なり、浮遊ゲート電極がチャネル領域の
一部のみを覆い、チャネル領域のその他の部分を制御ゲ
ート電極が覆っている構造を有している。こうしたスプ
リット型メモリセルではデータ消去後に、浮遊ゲート電
極中の電子が引き抜かれ過ぎて浮遊ゲート電極直下の閾
値電圧が0V以下になったとしても、制御ゲート電極直
下の閾値電圧が設計者により設計した閾値電圧から変動
しないため、両者を足し合わせたスプリット型メモリセ
ルの特性はデプレーション型トランジスタ特性にならな
いようになっている。
つの方法としてスプリット型構造のメモリセル(スプリ
ット型メモリセル)が提案されている。このスプリット
型メモリセルは、一般の積層構造ゲート電極を持ったメ
モリセルとは異なり、浮遊ゲート電極がチャネル領域の
一部のみを覆い、チャネル領域のその他の部分を制御ゲ
ート電極が覆っている構造を有している。こうしたスプ
リット型メモリセルではデータ消去後に、浮遊ゲート電
極中の電子が引き抜かれ過ぎて浮遊ゲート電極直下の閾
値電圧が0V以下になったとしても、制御ゲート電極直
下の閾値電圧が設計者により設計した閾値電圧から変動
しないため、両者を足し合わせたスプリット型メモリセ
ルの特性はデプレーション型トランジスタ特性にならな
いようになっている。
【0006】このスプリット型メモリセルを製造する場
合、図2(a)〜(d)に示されるような各工程を実施
している。
合、図2(a)〜(d)に示されるような各工程を実施
している。
【0007】即ち、先ず図2(a)に示されるように、
浮遊ゲート電極用ポリシリコンパターン形成工程とし
て、素子分離用の絶縁膜を形成したシリコン基板21上
に膜厚100Aのトンネルゲート酸化膜22を熱酸化法
で形成し、このトンネルゲート酸化膜22上に膜厚15
00Aの浮遊ゲート電極用ポリシリコン薄膜23をCV
D法を用いて形成した後、この浮遊ゲート電極用ポリシ
リコン薄膜23をフォトリソグラフィー技術とポリシリ
コンのドライエッチング技術とを用いて浮遊ゲート電極
用ポリシリコンパターンとして加工する。
浮遊ゲート電極用ポリシリコンパターン形成工程とし
て、素子分離用の絶縁膜を形成したシリコン基板21上
に膜厚100Aのトンネルゲート酸化膜22を熱酸化法
で形成し、このトンネルゲート酸化膜22上に膜厚15
00Aの浮遊ゲート電極用ポリシリコン薄膜23をCV
D法を用いて形成した後、この浮遊ゲート電極用ポリシ
リコン薄膜23をフォトリソグラフィー技術とポリシリ
コンのドライエッチング技術とを用いて浮遊ゲート電極
用ポリシリコンパターンとして加工する。
【0008】次に、図2(b)に示されるように、フォ
トレジストパターン形成工程として、シリコン基板21
上のトンネルゲート酸化膜22及び浮遊ゲート電極用ポ
リシリコン薄膜23の表面に絶縁膜として膜厚100A
のシリコン酸化膜24,膜厚1500Aの制御ゲート電
極用ポリシリコン膜27を順次形成した後、制御ゲート
パターンを加工するために浮遊ゲート電極用ポリシリコ
ン薄膜23の一部を覆い、且つ同時に浮遊ゲート電極用
ポリシリコン23が無い部分も覆うように膜厚1μmの
ストライプ状のフォトレジストパターン25をパターン
形成する。
トレジストパターン形成工程として、シリコン基板21
上のトンネルゲート酸化膜22及び浮遊ゲート電極用ポ
リシリコン薄膜23の表面に絶縁膜として膜厚100A
のシリコン酸化膜24,膜厚1500Aの制御ゲート電
極用ポリシリコン膜27を順次形成した後、制御ゲート
パターンを加工するために浮遊ゲート電極用ポリシリコ
ン薄膜23の一部を覆い、且つ同時に浮遊ゲート電極用
ポリシリコン23が無い部分も覆うように膜厚1μmの
ストライプ状のフォトレジストパターン25をパターン
形成する。
【0009】更に、図2(c)に示されるように、ソー
ス拡散層形成工程として、フォトレジストパターン25
をマスクにして、制御ゲート電極用ポリシリコン膜27
をドライエッチング技術によりストライプ状に加工して
制御ゲート電極用ポリコンパターン30を形成してから
フォトレジストを除去した後、不純物として砒素を注入
してソース・ドレイン拡散層26,29を形成する。
ス拡散層形成工程として、フォトレジストパターン25
をマスクにして、制御ゲート電極用ポリシリコン膜27
をドライエッチング技術によりストライプ状に加工して
制御ゲート電極用ポリコンパターン30を形成してから
フォトレジストを除去した後、不純物として砒素を注入
してソース・ドレイン拡散層26,29を形成する。
【0010】引き続き、図2(d)に示されるように、
ビット専用アルミ配線形成工程として、シリコン基板2
1上のこれらのパターンを覆うように絶縁膜を全面に形
成し、メモリセルのソース・ドレイン拡散層29へのコ
ンタクトホール31を形成した後、最終的にメモリセル
アレイのワード線に該当するストライプ状の制御ゲート
電極用ポリシリコンパターン30に直交する形に膜厚5
000Aのビット専用アルミ配線32を形成する。
ビット専用アルミ配線形成工程として、シリコン基板2
1上のこれらのパターンを覆うように絶縁膜を全面に形
成し、メモリセルのソース・ドレイン拡散層29へのコ
ンタクトホール31を形成した後、最終的にメモリセル
アレイのワード線に該当するストライプ状の制御ゲート
電極用ポリシリコンパターン30に直交する形に膜厚5
000Aのビット専用アルミ配線32を形成する。
【0011】因みに、このようなスプリットゲート型メ
モリセルに関連する周知技術としては、例えば特開平8
−293566号公報に開示された半導体装置、半導体
装置の製造方法、スプリットゲート型トランジスタ、ス
プリットゲート型トランジスタの製造方法、不揮発性半
導体メモリが挙げられる。
モリセルに関連する周知技術としては、例えば特開平8
−293566号公報に開示された半導体装置、半導体
装置の製造方法、スプリットゲート型トランジスタ、ス
プリットゲート型トランジスタの製造方法、不揮発性半
導体メモリが挙げられる。
【0012】
【発明が解決しようとする課題】上述したスプリット型
メモリセルの場合、一般にメモリセルアレイのレイアウ
トにおいて、特定のメモリセルが任意に選択できるよう
にワード線とビット線とを互いに直交するように配置す
るが、その製造工程ではビット線用アルミ配線をワード
線に該当する制御ゲート電極用ポリシリコンパターンに
直交して配置すべく、メモメリセルのソース・ドレイン
拡散層とアルミ配線との電気的接続を実現するためのコ
ンタクトホールを形成する必要があるため、メモリセル
の占有面積としてコンタクトホールの面積が余分に必要
になり、メモリ占有面積の縮小化が困難になるという問
題がある。
メモリセルの場合、一般にメモリセルアレイのレイアウ
トにおいて、特定のメモリセルが任意に選択できるよう
にワード線とビット線とを互いに直交するように配置す
るが、その製造工程ではビット線用アルミ配線をワード
線に該当する制御ゲート電極用ポリシリコンパターンに
直交して配置すべく、メモメリセルのソース・ドレイン
拡散層とアルミ配線との電気的接続を実現するためのコ
ンタクトホールを形成する必要があるため、メモリセル
の占有面積としてコンタクトホールの面積が余分に必要
になり、メモリ占有面積の縮小化が困難になるという問
題がある。
【0013】そこで、これを回避するために、図2
(c)に示されるソース・ドレイン拡散層29をビット
線に用いることも考えられるが、一般に制御ゲート電極
用ポリシリコンパターン30と直交する必要があるソー
ス・ドレイン拡散層29はゲート電極加工前に形成して
しまうため、制御ゲート電極用ポリシリコンパターン3
0と自己整合的にソース・ドレイン拡散層29が配置さ
れることがなく、これによってパターン配置の加工制度
によってメモリセル特性が大幅にばらつくという問題を
抱えている。
(c)に示されるソース・ドレイン拡散層29をビット
線に用いることも考えられるが、一般に制御ゲート電極
用ポリシリコンパターン30と直交する必要があるソー
ス・ドレイン拡散層29はゲート電極加工前に形成して
しまうため、制御ゲート電極用ポリシリコンパターン3
0と自己整合的にソース・ドレイン拡散層29が配置さ
れることがなく、これによってパターン配置の加工制度
によってメモリセル特性が大幅にばらつくという問題を
抱えている。
【0014】本発明は、このような問題点を解決すべく
なされたもので、その技術的課題は、メモリセル占有面
積を充分に縮小できると共に、メモリセル特性のばらつ
きを抑制し得るスプリットゲート型フラッシュメモリセ
ルの製造方法を提供することにある。
なされたもので、その技術的課題は、メモリセル占有面
積を充分に縮小できると共に、メモリセル特性のばらつ
きを抑制し得るスプリットゲート型フラッシュメモリセ
ルの製造方法を提供することにある。
【0015】
【課題を解決するための手段】本発明によれば、半導体
基板表面に形成される制御ゲート及び浮遊ゲートに対し
てソース・ドレイン拡散層を自己整合的に形成するため
の不純物注入時のマスクパターンとしてストライプ状に
加工された浮遊ゲート電極用ポリシリコン膜及び該浮遊
ゲート電極用ポリシリコン膜の側壁に形成するポリシリ
コン薄膜から成るポリシリコンサイドウォールを利用す
ることにより、該ソース・ドレイン拡散層の形成と同時
に、ワード線に該当する該制御ゲートのパターンに直交
するソース線・ビット線として用いられる拡散層配線を
形成するスプリットゲート型フラッシュメモリセルの製
造方法が得られる。
基板表面に形成される制御ゲート及び浮遊ゲートに対し
てソース・ドレイン拡散層を自己整合的に形成するため
の不純物注入時のマスクパターンとしてストライプ状に
加工された浮遊ゲート電極用ポリシリコン膜及び該浮遊
ゲート電極用ポリシリコン膜の側壁に形成するポリシリ
コン薄膜から成るポリシリコンサイドウォールを利用す
ることにより、該ソース・ドレイン拡散層の形成と同時
に、ワード線に該当する該制御ゲートのパターンに直交
するソース線・ビット線として用いられる拡散層配線を
形成するスプリットゲート型フラッシュメモリセルの製
造方法が得られる。
【0016】一方、本発明によれば、絶縁膜を形成した
半導体基板上の素子領域にゲート絶縁膜を形成してから
浮遊ゲート電極用ポリシリコン膜を形成した後、該浮遊
ゲート電極用ポリシリコン膜をストライプ状に加工する
浮遊ゲート電極用ポリシリコンパターン形成工程と、半
導体基板上のドレイン拡散層を形成する領域をフォトレ
ジストパターンでマスクにしてソース拡散層形成用の不
純物イオン注入を行ってソース拡散層を形成する第1の
拡散層形成工程と、フォトレジストパターンを除去して
からポリシリコン膜を堆積し、該ポリシリコン膜を異方
性ドライエッチングすることで浮遊ゲート電極用ポリシ
リコン膜の側壁にポリシリコン薄膜から成るポリシリコ
ンサイドウォールを形成するポリシリコンサイドウォー
ル形成工程と、浮遊ゲート電極用ポリシリコン膜とポリ
シリコンサイドウォールとをマスクにしてドレイン拡散
層形成用の不純物イオン注入を行ってドレイン拡散層を
形成する第2の拡散層形成工程と、半導体基板上の表面
にポリシリコンサイドウォールと電気的に接続されるよ
うに制御ゲート電極用ポリシリコン膜を形成する制御ゲ
ート電極用ポリシリコン膜形成工程と、制御ゲート電極
用ポリシリコン膜を浮遊ゲート電極用ポリシリコン膜と
直交するパターンに加工してワード線に該当する制御ゲ
ート電極パターンとする制御ゲート電極パターン形成工
程とを有するスプリットゲート型フラッシュメモリセル
の製造方法が得られる。
半導体基板上の素子領域にゲート絶縁膜を形成してから
浮遊ゲート電極用ポリシリコン膜を形成した後、該浮遊
ゲート電極用ポリシリコン膜をストライプ状に加工する
浮遊ゲート電極用ポリシリコンパターン形成工程と、半
導体基板上のドレイン拡散層を形成する領域をフォトレ
ジストパターンでマスクにしてソース拡散層形成用の不
純物イオン注入を行ってソース拡散層を形成する第1の
拡散層形成工程と、フォトレジストパターンを除去して
からポリシリコン膜を堆積し、該ポリシリコン膜を異方
性ドライエッチングすることで浮遊ゲート電極用ポリシ
リコン膜の側壁にポリシリコン薄膜から成るポリシリコ
ンサイドウォールを形成するポリシリコンサイドウォー
ル形成工程と、浮遊ゲート電極用ポリシリコン膜とポリ
シリコンサイドウォールとをマスクにしてドレイン拡散
層形成用の不純物イオン注入を行ってドレイン拡散層を
形成する第2の拡散層形成工程と、半導体基板上の表面
にポリシリコンサイドウォールと電気的に接続されるよ
うに制御ゲート電極用ポリシリコン膜を形成する制御ゲ
ート電極用ポリシリコン膜形成工程と、制御ゲート電極
用ポリシリコン膜を浮遊ゲート電極用ポリシリコン膜と
直交するパターンに加工してワード線に該当する制御ゲ
ート電極パターンとする制御ゲート電極パターン形成工
程とを有するスプリットゲート型フラッシュメモリセル
の製造方法が得られる。
【0017】他方、本発明によれば、絶縁膜を形成した
半導体基板上の素子領域にゲート絶縁膜を形成してから
浮遊ゲート電極用ポリシリコン膜を形成した後、該浮遊
ゲート電極用ポリシリコン膜をストライプ状に加工する
浮遊ゲート電極用ポリシリコンパターン形成工程と、半
導体基板上のソース拡散層を形成する領域をフォトレジ
ストパターンでマスクにしてドレイン拡散層形成用の不
純物イオン注入を行ってドレイン拡散層を形成する第1
の拡散層形成工程と、フォトレジストパターンを除去し
てからポリシリコン膜を堆積し、該ポリシリコン膜を異
方性ドライエッチングすることで浮遊ゲート電極用ポリ
シリコン膜の側壁にポリシリコン薄膜から成るポリシリ
コンサイドウォールを形成するポリシリコンサイドウォ
ール形成工程と、浮遊ゲート電極用ポリシリコン膜とポ
リシリコンサイドウォールとをマスクにしてソース拡散
層形成用の不純物イオン注入を行ってソース拡散層を形
成する第2の拡散層形成工程と、半導体基板上の表面に
ポリシリコンサイドウォールと電気的に接続されるよう
に制御ゲート電極用ポリシリコン膜を形成する制御ゲー
ト電極用ポリシリコン膜形成工程と、制御ゲート電極用
ポリシリコン膜を浮遊ゲート電極用ポリシリコン膜と直
交するパターンに加工してワード線に該当する制御ゲー
ト電極パターンとする制御ゲート電極パターン形成工程
とを有するスプリットゲート型フラッシュメモリセルの
製造方法が得られる。
半導体基板上の素子領域にゲート絶縁膜を形成してから
浮遊ゲート電極用ポリシリコン膜を形成した後、該浮遊
ゲート電極用ポリシリコン膜をストライプ状に加工する
浮遊ゲート電極用ポリシリコンパターン形成工程と、半
導体基板上のソース拡散層を形成する領域をフォトレジ
ストパターンでマスクにしてドレイン拡散層形成用の不
純物イオン注入を行ってドレイン拡散層を形成する第1
の拡散層形成工程と、フォトレジストパターンを除去し
てからポリシリコン膜を堆積し、該ポリシリコン膜を異
方性ドライエッチングすることで浮遊ゲート電極用ポリ
シリコン膜の側壁にポリシリコン薄膜から成るポリシリ
コンサイドウォールを形成するポリシリコンサイドウォ
ール形成工程と、浮遊ゲート電極用ポリシリコン膜とポ
リシリコンサイドウォールとをマスクにしてソース拡散
層形成用の不純物イオン注入を行ってソース拡散層を形
成する第2の拡散層形成工程と、半導体基板上の表面に
ポリシリコンサイドウォールと電気的に接続されるよう
に制御ゲート電極用ポリシリコン膜を形成する制御ゲー
ト電極用ポリシリコン膜形成工程と、制御ゲート電極用
ポリシリコン膜を浮遊ゲート電極用ポリシリコン膜と直
交するパターンに加工してワード線に該当する制御ゲー
ト電極パターンとする制御ゲート電極パターン形成工程
とを有するスプリットゲート型フラッシュメモリセルの
製造方法が得られる。
【0018】又、本発明によれば、上記何れかのスプリ
ットゲート型フラッシュメモリセルの製造方法におい
て、更に、制御ゲート電極パターンをマスクにして浮遊
ゲート電極用ポリシリコン膜を浮遊ゲート電極として加
工する浮遊ゲート電極形成工程を有するスプリットゲー
ト型フラッシュメモリセルの製造方法が得られる。
ットゲート型フラッシュメモリセルの製造方法におい
て、更に、制御ゲート電極パターンをマスクにして浮遊
ゲート電極用ポリシリコン膜を浮遊ゲート電極として加
工する浮遊ゲート電極形成工程を有するスプリットゲー
ト型フラッシュメモリセルの製造方法が得られる。
【0019】
【発明の実施の形態】以下に実施例を挙げ、本発明のス
プリットゲート型フラッシュメモリセルの製造方法につ
いて、図面を参照して詳細に説明する。
プリットゲート型フラッシュメモリセルの製造方法につ
いて、図面を参照して詳細に説明する。
【0020】図1は、本発明の一実施例に係るスプリッ
トゲート型フラッシュメモリセルの製造工程を説明する
ために示した工程別の側面断面図に関するもので、同図
(a)は浮遊ゲート電極用ポリシリコンパターン形成工
程に関するもの,同図(b)は第1の拡散層形成工程に
関するもの,同図(c)はポリシリコンサイドウォール
形成工程に関するもの,同図(d)は第2の拡散層形成
工程に関するもの,同図(e)は制御ゲート電極用ポリ
シリコン膜形成工程に関するものである。但し、ここで
製造するメモリセルの素材に関しては、半導体膜として
シリコン膜,ゲート酸化膜としてシリコン酸化膜,絶縁
膜としてシリコン酸化膜,半導体基板としてシリコン基
板を用いるものとする。
トゲート型フラッシュメモリセルの製造工程を説明する
ために示した工程別の側面断面図に関するもので、同図
(a)は浮遊ゲート電極用ポリシリコンパターン形成工
程に関するもの,同図(b)は第1の拡散層形成工程に
関するもの,同図(c)はポリシリコンサイドウォール
形成工程に関するもの,同図(d)は第2の拡散層形成
工程に関するもの,同図(e)は制御ゲート電極用ポリ
シリコン膜形成工程に関するものである。但し、ここで
製造するメモリセルの素材に関しては、半導体膜として
シリコン膜,ゲート酸化膜としてシリコン酸化膜,絶縁
膜としてシリコン酸化膜,半導体基板としてシリコン基
板を用いるものとする。
【0021】先ず図1(a)に示されるように、浮遊ゲ
ート電極用ポリシリコンパターン形成工程として、LO
COS分離法により素子分離領域を形成したシリコン基
板1上の素子領域に膜厚100Aのトンネルゲート酸化
膜2を熱酸化法により形成してからCVD法により膜厚
2000Aの浮遊ゲート電極用ポリシリコン膜3を形成
した後、この浮遊ゲート電極用ポリシリコン膜3をフォ
トリングラフィー技術とポリシリコン用ドライエッチン
グ技術とによりストライプ状に浮遊ゲート電極用ポリシ
リコンパターンとして加工する。
ート電極用ポリシリコンパターン形成工程として、LO
COS分離法により素子分離領域を形成したシリコン基
板1上の素子領域に膜厚100Aのトンネルゲート酸化
膜2を熱酸化法により形成してからCVD法により膜厚
2000Aの浮遊ゲート電極用ポリシリコン膜3を形成
した後、この浮遊ゲート電極用ポリシリコン膜3をフォ
トリングラフィー技術とポリシリコン用ドライエッチン
グ技術とによりストライプ状に浮遊ゲート電極用ポリシ
リコンパターンとして加工する。
【0022】次に、図1(b)に示されるように、第1
の拡散層形成工程として、シリコン基板1上の浮遊ゲー
ト電極及び制御ゲート電極間の絶縁膜とスプリットゲー
ト部のゲート絶縁膜との両方に該当する膜厚180Aの
シリコン酸化膜4を熱酸化法で形成した後、拡散層を形
成する領域及びそれに隣接する浮遊ゲート電極用ポリシ
リコン膜3の表面をフォトレジストパターン5でマスク
した状態で砒素のイオン注入を行ってソース拡散層6を
形成する。
の拡散層形成工程として、シリコン基板1上の浮遊ゲー
ト電極及び制御ゲート電極間の絶縁膜とスプリットゲー
ト部のゲート絶縁膜との両方に該当する膜厚180Aの
シリコン酸化膜4を熱酸化法で形成した後、拡散層を形
成する領域及びそれに隣接する浮遊ゲート電極用ポリシ
リコン膜3の表面をフォトレジストパターン5でマスク
した状態で砒素のイオン注入を行ってソース拡散層6を
形成する。
【0023】更に、図1(c)に示されるように、ポリ
シリコンサイドウォール形成工程として、フォトレジス
トパターン5を除去してから膜厚2000Aのポリシリ
コン膜7を堆積し、ポリシリコン膜7を異方性ドライエ
ッチングすることで浮遊ゲート電極用ポリシリコン膜3
の側壁にポリシリコン薄膜から成るポリシリコンサイド
ウォール8を形成する。
シリコンサイドウォール形成工程として、フォトレジス
トパターン5を除去してから膜厚2000Aのポリシリ
コン膜7を堆積し、ポリシリコン膜7を異方性ドライエ
ッチングすることで浮遊ゲート電極用ポリシリコン膜3
の側壁にポリシリコン薄膜から成るポリシリコンサイド
ウォール8を形成する。
【0024】引き続き、図1(d)に示されるように、
第2の拡散層形成工程として、浮遊ゲート電極用ポリシ
リコン膜3とポリシリコンサイドウォール8とをマスク
にして砒素のイオン注入を行ってドレイン拡散層9を形
成する。
第2の拡散層形成工程として、浮遊ゲート電極用ポリシ
リコン膜3とポリシリコンサイドウォール8とをマスク
にして砒素のイオン注入を行ってドレイン拡散層9を形
成する。
【0025】この後は図1(e)に示されるように、制
御ゲート電極用ポリシリコン膜形成工程として、シリコ
ン基板1上の表面にポリシリコンサイドウォール8と電
気的に接続されるように制御ゲート電極用ポリシリコン
膜10を形成する。
御ゲート電極用ポリシリコン膜形成工程として、シリコ
ン基板1上の表面にポリシリコンサイドウォール8と電
気的に接続されるように制御ゲート電極用ポリシリコン
膜10を形成する。
【0026】更に、制御ゲート電極パターン形成工程と
して、制御ゲート電極用ポリシリコン膜10とポリシリ
コンサイドウォール8とをフォトリソグラフィーとポリ
シリコン用ドライエッチングとでストライプ状の浮遊ゲ
ート電極用ポリシリコン膜3と直交するパターンに加工
し、これをワード線に該当する制御ゲート電極パターン
とする。
して、制御ゲート電極用ポリシリコン膜10とポリシリ
コンサイドウォール8とをフォトリソグラフィーとポリ
シリコン用ドライエッチングとでストライプ状の浮遊ゲ
ート電極用ポリシリコン膜3と直交するパターンに加工
し、これをワード線に該当する制御ゲート電極パターン
とする。
【0027】最後に、浮遊ゲート電極形成工程として、
制御ゲート電極パターンをマスクにしてシリコン酸化膜
4及び浮遊ゲート電極用ポリシリコン膜3をそれぞれシ
リコン酸化膜及びシリコン膜用ドライエッチングを行う
ことで、浮遊ゲート電極用ポリシリコン膜3を浮遊ゲー
ト電極として加工する。
制御ゲート電極パターンをマスクにしてシリコン酸化膜
4及び浮遊ゲート電極用ポリシリコン膜3をそれぞれシ
リコン酸化膜及びシリコン膜用ドライエッチングを行う
ことで、浮遊ゲート電極用ポリシリコン膜3を浮遊ゲー
ト電極として加工する。
【0028】このような製造工程に従えば、ドレイン拡
散層9をビット配線として使用することでメモリセルの
ドレイン電極へのコンタクトホールを不要化できるため
にメモリセルの占有面積が縮小され、ソース層6及びド
レイン拡散層9を浮遊ゲート電極用ポリシリコンパター
ンに自己整合的に形成するためにメモリセル特性のばら
つきを抑制できるという特性向上が計られる。
散層9をビット配線として使用することでメモリセルの
ドレイン電極へのコンタクトホールを不要化できるため
にメモリセルの占有面積が縮小され、ソース層6及びド
レイン拡散層9を浮遊ゲート電極用ポリシリコンパター
ンに自己整合的に形成するためにメモリセル特性のばら
つきを抑制できるという特性向上が計られる。
【0029】尚、上述した一実施例の製造工程におい
て、ソース拡散層6とドレイン拡散層9とを置換した形
態としたり、或いはソース拡散層6及びドレイン拡散層
9をそれぞれソース・ドレイン拡散層としてフラッシュ
メモリセルを製造した場合にも同等な構成とすることが
できる。
て、ソース拡散層6とドレイン拡散層9とを置換した形
態としたり、或いはソース拡散層6及びドレイン拡散層
9をそれぞれソース・ドレイン拡散層としてフラッシュ
メモリセルを製造した場合にも同等な構成とすることが
できる。
【0030】即ち、ソース拡散層6とドレイン拡散層9
とを置換した形態では、上述した第1の拡散層形成工程
でシリコン基板1上のソース拡散層6を形成する領域を
フォトレジストパターン5でマスクにしてドレイン拡散
層9形成用の不純物イオン注入を行ってドレイン拡散層
9を形成すると共に、第2の拡散層形成工程で浮遊ゲー
ト電極用ポリシリコン膜3とポリシリコンサイドウォー
ル8とをマスクにしてソース拡散層6形成用の不純物イ
オン注入を行ってソース拡散層6を形成するようにすれ
ば良い。
とを置換した形態では、上述した第1の拡散層形成工程
でシリコン基板1上のソース拡散層6を形成する領域を
フォトレジストパターン5でマスクにしてドレイン拡散
層9形成用の不純物イオン注入を行ってドレイン拡散層
9を形成すると共に、第2の拡散層形成工程で浮遊ゲー
ト電極用ポリシリコン膜3とポリシリコンサイドウォー
ル8とをマスクにしてソース拡散層6形成用の不純物イ
オン注入を行ってソース拡散層6を形成するようにすれ
ば良い。
【0031】又、浮遊ゲート及び制御ゲートに対してソ
ース・ドレイン拡散層を自己整合的に形成する場合、不
純物注入時のマスクパターンとしてストライプ状に加工
された浮遊ゲート電極用ポリシリコン膜3及びこの側壁
のポリシリコンサイドウォール8を利用することによ
り、ソース・ドレイン拡散層の形成と同時に、ワード線
に該当する制御ゲートのパターンに直交するソース線・
ビット線として用いられる拡散層配線を形成するように
すれば良い。
ース・ドレイン拡散層を自己整合的に形成する場合、不
純物注入時のマスクパターンとしてストライプ状に加工
された浮遊ゲート電極用ポリシリコン膜3及びこの側壁
のポリシリコンサイドウォール8を利用することによ
り、ソース・ドレイン拡散層の形成と同時に、ワード線
に該当する制御ゲートのパターンに直交するソース線・
ビット線として用いられる拡散層配線を形成するように
すれば良い。
【0032】こうしたスプリットゲート型フラッシュメ
モリセルの製造方法を採用すれば、メモリセルにおける
ソース拡散層6及びドレイン拡散層9,或いはソース・
ドレイン拡散層を浮遊ゲート及びスプリット領域の制御
ゲート電極になるポリシリコンサイドウォール8に対し
て自己整合的に形成すると同時に、ワード線に該当する
制御ゲートパータンに直交するソース線・ビット線とし
て用いられる拡散層配線を形成することになるため、ビ
ット線及びドレイン拡散層を接続するためのコンタクト
ホールを不要化できる。この結果、メモリセルの占有面
積を充分に縮小できる。
モリセルの製造方法を採用すれば、メモリセルにおける
ソース拡散層6及びドレイン拡散層9,或いはソース・
ドレイン拡散層を浮遊ゲート及びスプリット領域の制御
ゲート電極になるポリシリコンサイドウォール8に対し
て自己整合的に形成すると同時に、ワード線に該当する
制御ゲートパータンに直交するソース線・ビット線とし
て用いられる拡散層配線を形成することになるため、ビ
ット線及びドレイン拡散層を接続するためのコンタクト
ホールを不要化できる。この結果、メモリセルの占有面
積を充分に縮小できる。
【0033】
【発明の効果】以上に述べた通り、本発明のスプリット
ゲート型フラッシュメモリセルによれば、メモリセルに
おけるソース拡散層及びドレイン拡散層やソース・ドレ
イン拡散層を浮遊ゲート及びスプリット領域の制御ゲー
ト電極になるポリシリコンサイドウォールに対して自己
整合的に形成すると同時に、ワード線に該当する制御ゲ
ートパータンに直交するソース線・ビット線として用い
られる拡散層配線を形成することになるため、ビット線
及びドレイン拡散層を接続するためのコンタクトホール
を不要化でき、メモリセルの占有面積を充分に縮小でき
るようになる上、メモリセル特性のばらつきを抑制でき
るようになる。
ゲート型フラッシュメモリセルによれば、メモリセルに
おけるソース拡散層及びドレイン拡散層やソース・ドレ
イン拡散層を浮遊ゲート及びスプリット領域の制御ゲー
ト電極になるポリシリコンサイドウォールに対して自己
整合的に形成すると同時に、ワード線に該当する制御ゲ
ートパータンに直交するソース線・ビット線として用い
られる拡散層配線を形成することになるため、ビット線
及びドレイン拡散層を接続するためのコンタクトホール
を不要化でき、メモリセルの占有面積を充分に縮小でき
るようになる上、メモリセル特性のばらつきを抑制でき
るようになる。
【図1】本発明の一実施例に係るスプリットゲート型フ
ラッシュメモリセルの製造工程を説明するために示した
工程別の側面断面図に関するもので、(a)は浮遊ゲー
ト電極用ポリシリコンパターン形成工程に関するもの,
(b)は第1の拡散層形成工程に関するもの,(c)は
ポリシリコンサイドウォール形成工程に関するもの,
(d)は第2の拡散層形成工程に関するもの,(e)は
制御ゲート電極用ポリシリコン膜形成工程に関するもの
である。
ラッシュメモリセルの製造工程を説明するために示した
工程別の側面断面図に関するもので、(a)は浮遊ゲー
ト電極用ポリシリコンパターン形成工程に関するもの,
(b)は第1の拡散層形成工程に関するもの,(c)は
ポリシリコンサイドウォール形成工程に関するもの,
(d)は第2の拡散層形成工程に関するもの,(e)は
制御ゲート電極用ポリシリコン膜形成工程に関するもの
である。
【図2】従来のスプリット型メモリセルの製造工程を説
明するために示した工程別の側面断面図に関するもの
で、(a)は浮遊ゲート電極用ポリシリコンパターン形
成工程に関するもの,(b)はフォトレジストパターン
形成工程に関するもの,(c)はソース拡散層形成工程
に関するもの,(d)はビット専用アルミ配線形成工程
に関するものである。
明するために示した工程別の側面断面図に関するもの
で、(a)は浮遊ゲート電極用ポリシリコンパターン形
成工程に関するもの,(b)はフォトレジストパターン
形成工程に関するもの,(c)はソース拡散層形成工程
に関するもの,(d)はビット専用アルミ配線形成工程
に関するものである。
1,21 シリコン基板 2,22 トンネルゲート酸化膜 3,23 浮遊ゲート電極用ポリシリコン薄膜 4,24 シリコン酸化膜 5,25 フォトレジストパターン 6 ソース拡散層 7 ポリシリコン層 8 ポリシリコンサイドウォール 9 ドレイン拡散層 10,27 制御ゲート電極用ポリシリコン膜 26,29 ソース・ドレイン拡散層 30 制御ゲート電極用ポリシリコンパターン 31 コンタクトホール
Claims (4)
- 【請求項1】 半導体基板表面に形成される制御ゲート
及び浮遊ゲートに対してソース・ドレイン拡散層を自己
整合的に形成するための不純物注入時のマスクパターン
としてストライプ状に加工された浮遊ゲート電極用ポリ
シリコン膜及び該浮遊ゲート電極用ポリシリコン膜の側
壁に形成するポリシリコン薄膜から成るポリシリコンサ
イドウォールを利用することにより、該ソース・ドレイ
ン拡散層の形成と同時、ワード線に該当する該制御ゲー
トのパターンに直交するソース線・ビット線として用い
られる拡散層配線を形成することを特徴とするスプリッ
トゲート型フラッシュメモリセルの製造方法。 - 【請求項2】 絶縁膜を形成した半導体基板上の素子領
域にゲート絶縁膜を形成してから浮遊ゲート電極用ポリ
シリコン膜を形成した後、該浮遊ゲート電極用ポリシリ
コン膜をストライプ状に加工する浮遊ゲート電極用ポリ
シリコンパターン形成工程と、前記半導体基板上のドレ
イン拡散層を形成する領域をフォトレジストパターンで
マスクにしてソース拡散層形成用の不純物イオン注入を
行ってソース拡散層を形成する第1の拡散層形成工程
と、フォトレジストパターンを除去してからポリシリコ
ン膜を堆積し、該ポリシリコン膜を異方性ドライエッチ
ングすることで前記浮遊ゲート電極用ポリシリコン膜の
側壁にポリシリコン薄膜から成るポリシリコンサイドウ
ォールを形成するポリシリコンサイドウォール形成工程
と、前記浮遊ゲート電極用ポリシリコン膜と前記ポリシ
リコンサイドウォールとをマスクにしてドレイン拡散層
形成用の不純物イオン注入を行ってドレイン拡散層を形
成する第2の拡散層形成工程と、前記半導体基板上の表
面に前記ポリシリコンサイドウォールと電気的に接続さ
れるように制御ゲート電極用ポリシリコン膜を形成する
制御ゲート電極用ポリシリコン膜形成工程と、前記制御
ゲート電極用ポリシリコン膜を浮遊ゲート電極用ポリシ
リコン膜と直交するパターンに加工してワード線に該当
する制御ゲート電極パターンとする制御ゲート電極パタ
ーン形成工程とを有することを特徴とするスプリットゲ
ート型フラッシュメモリセルの製造方法。 - 【請求項3】 絶縁膜を形成した半導体基板上の素子領
域にゲート絶縁膜を形成してから浮遊ゲート電極用ポリ
シリコン膜を形成した後、該浮遊ゲート電極用ポリシリ
コン膜をストライプ状に加工する浮遊ゲート電極用ポリ
シリコンパターン形成工程と、前記半導体基板上のソー
ス拡散層を形成する領域をフォトレジストパターンでマ
スクにしてドレイン拡散層形成用の不純物イオン注入を
行ってドレイン拡散層を形成する第1の拡散層形成工程
と、フォトレジストパターンを除去してからポリシリコ
ン膜を堆積し、該ポリシリコン膜を異方性ドライエッチ
ングすることで前記浮遊ゲート電極用ポリシリコン膜の
側壁にポリシリコン薄膜から成るポリシリコンサイドウ
ォールを形成するポリシリコンサイドウォール形成工程
と、前記浮遊ゲート電極用ポリシリコン膜と前記ポリシ
リコンサイドウォールとをマスクにしてソース拡散層形
成用の不純物イオン注入を行ってソース拡散層を形成す
る第2の拡散層形成工程と、前記半導体基板上の表面に
前記ポリシリコンサイドウォールと電気的に接続される
ように制御ゲート電極用ポリシリコン膜を形成する制御
ゲート電極用ポリシリコン膜形成工程と、前記制御ゲー
ト電極用ポリシリコン膜を浮遊ゲート電極用ポリシリコ
ン膜と直交するパターンに加工してワード線に該当する
制御ゲート電極パターンとする制御ゲート電極パターン
形成工程とを有することを特徴とするスプリットゲート
型フラッシュメモリセルの製造方法。 - 【請求項4】 請求項2又は3記載のスプリットゲート
型フラッシュメモリセルの製造方法において、更に、前
記制御ゲート電極パターンをマスクにして前記浮遊ゲー
ト電極用ポリシリコン膜を浮遊ゲート電極として加工す
る浮遊ゲート電極形成工程を有することを特徴とするス
プリットゲート型フラッシュメモリセルの製造方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9146784A JP2980171B2 (ja) | 1997-06-04 | 1997-06-04 | スプリットゲート型フラッシュメモリセルの製造方法 |
KR1019980020636A KR100269509B1 (ko) | 1997-06-04 | 1998-06-03 | 분리게이트플레쉬메모리셀 제조방법 |
CNB981154255A CN1139114C (zh) | 1997-06-04 | 1998-06-04 | 劈栅闪速存储单元的制造方法 |
US09/090,227 US6013552A (en) | 1997-06-04 | 1998-06-04 | Method of manufacturing a split-gate flash memory cell |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9146784A JP2980171B2 (ja) | 1997-06-04 | 1997-06-04 | スプリットゲート型フラッシュメモリセルの製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10335498A true JPH10335498A (ja) | 1998-12-18 |
JP2980171B2 JP2980171B2 (ja) | 1999-11-22 |
Family
ID=15415465
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9146784A Expired - Fee Related JP2980171B2 (ja) | 1997-06-04 | 1997-06-04 | スプリットゲート型フラッシュメモリセルの製造方法 |
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Country | Link |
---|---|
US (1) | US6013552A (ja) |
JP (1) | JP2980171B2 (ja) |
KR (1) | KR100269509B1 (ja) |
CN (1) | CN1139114C (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100317531B1 (ko) * | 1999-02-03 | 2001-12-22 | 윤종용 | 플래시 메모리소자 및 그 제조방법 |
KR100671607B1 (ko) * | 2002-07-09 | 2007-01-18 | 주식회사 하이닉스반도체 | 플래시 메모리 제조방법 |
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---|---|---|---|---|
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US6242309B1 (en) * | 2000-06-01 | 2001-06-05 | United Microelectronics Corp. | Method of forming a split gate flash memory cell |
EP1376698A1 (en) * | 2002-06-25 | 2004-01-02 | STMicroelectronics S.r.l. | Electrically erasable and programable non-volatile memory cell |
US20050045939A1 (en) * | 2003-08-27 | 2005-03-03 | Eungjoon Park | Split-gate memory cell, memory array incorporating same, and method of manufacture thereof |
CN102169882B (zh) * | 2010-02-26 | 2015-02-25 | 苏州东微半导体有限公司 | 半导体存储器器件及其制造方法 |
TWI590388B (zh) * | 2016-04-12 | 2017-07-01 | 新唐科技股份有限公司 | 記憶體裝置及其形成方法 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2616576B1 (fr) * | 1987-06-12 | 1992-09-18 | Commissariat Energie Atomique | Cellule de memoire eprom et son procede de fabrication |
US5268585A (en) * | 1991-07-01 | 1993-12-07 | Sharp Kabushiki Kaisha | Non-volatile memory and method of manufacturing the same |
JPH06163923A (ja) * | 1992-11-25 | 1994-06-10 | Sharp Corp | 不揮発性メモリの製造方法 |
JP2601226B2 (ja) * | 1994-11-11 | 1997-04-16 | 日本電気株式会社 | 不揮発性半導体記憶装置のメモリセルの形成方法 |
US5880499A (en) * | 1994-11-11 | 1999-03-09 | Nec Corporation | Memory cell of a nonvolatile semiconductor device |
JP3133667B2 (ja) * | 1995-02-23 | 2001-02-13 | 三洋電機株式会社 | スプリットゲート型トランジスタ、スプリットゲート型トランジスタの製造方法、不揮発性半導体メモリ |
-
1997
- 1997-06-04 JP JP9146784A patent/JP2980171B2/ja not_active Expired - Fee Related
-
1998
- 1998-06-03 KR KR1019980020636A patent/KR100269509B1/ko not_active IP Right Cessation
- 1998-06-04 CN CNB981154255A patent/CN1139114C/zh not_active Expired - Fee Related
- 1998-06-04 US US09/090,227 patent/US6013552A/en not_active Expired - Fee Related
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Publication number | Priority date | Publication date | Assignee | Title |
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KR100317531B1 (ko) * | 1999-02-03 | 2001-12-22 | 윤종용 | 플래시 메모리소자 및 그 제조방법 |
KR100671607B1 (ko) * | 2002-07-09 | 2007-01-18 | 주식회사 하이닉스반도체 | 플래시 메모리 제조방법 |
Also Published As
Publication number | Publication date |
---|---|
CN1139114C (zh) | 2004-02-18 |
KR19990006659A (ko) | 1999-01-25 |
JP2980171B2 (ja) | 1999-11-22 |
KR100269509B1 (ko) | 2000-10-16 |
US6013552A (en) | 2000-01-11 |
CN1208957A (zh) | 1999-02-24 |
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