KR100317531B1 - 플래시 메모리소자 및 그 제조방법 - Google Patents
플래시 메모리소자 및 그 제조방법 Download PDFInfo
- Publication number
- KR100317531B1 KR100317531B1 KR1019990003618A KR19990003618A KR100317531B1 KR 100317531 B1 KR100317531 B1 KR 100317531B1 KR 1019990003618 A KR1019990003618 A KR 1019990003618A KR 19990003618 A KR19990003618 A KR 19990003618A KR 100317531 B1 KR100317531 B1 KR 100317531B1
- Authority
- KR
- South Korea
- Prior art keywords
- film
- cell
- pattern
- forming
- gate
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 30
- 238000000034 method Methods 0.000 claims abstract description 32
- 239000004065 semiconductor Substances 0.000 claims abstract description 26
- 238000002955 isolation Methods 0.000 claims abstract description 18
- 239000011229 interlayer Substances 0.000 claims abstract description 15
- 239000000758 substrate Substances 0.000 claims abstract description 15
- 239000002184 metal Substances 0.000 claims abstract description 13
- 238000000926 separation method Methods 0.000 claims abstract description 9
- 239000010410 layer Substances 0.000 claims description 30
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 17
- 229920005591 polysilicon Polymers 0.000 claims description 17
- 238000005468 ion implantation Methods 0.000 claims description 14
- 238000000151 deposition Methods 0.000 claims description 10
- 150000004767 nitrides Chemical class 0.000 claims description 10
- 239000012535 impurity Substances 0.000 claims description 8
- 238000005530 etching Methods 0.000 claims description 6
- 150000002500 ions Chemical class 0.000 claims description 5
- 230000003647 oxidation Effects 0.000 abstract description 11
- 238000007254 oxidation reaction Methods 0.000 abstract description 11
- 238000000206 photolithography Methods 0.000 abstract description 10
- 230000010354 integration Effects 0.000 abstract description 5
- 238000004904 shortening Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 9
- 230000002265 prevention Effects 0.000 description 3
- 241000293849 Cordylanthus Species 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명에 따른 플래시 메모리소자 및 그 제조방법을 개시한다. 본 발명은 반도체기판 상에 제 1산화막을 형성한 다음 셀 분리를 위한 절연막의 패턴을 형성하고 절연막의 패턴 사이에 플로팅게이트 형성을 위한 제 1도전막을 형성한 후, 절연막의 패턴을 제거하고 제 1도전막 상에 제 2산화막을 형성한 다음, 콘트롤게이트 형성을 위한 제 2도전막을 형성하고 제 2도전막과 제 2산화막 및 제 1도전막을 순차적으로 식각하여 셀 게이트의 패턴을 형성한 후, 셀 게이트의 패턴 양측에 소오스/드레인영역을 형성하고 콘택홀을 구비하는 층간절연막을 형성한 다음, 층간절연막 상에 금속배선을 형성하여 플래시 메모리소자를 제조한다.
따라서, 소자분리를 위한 필드 산화공정이 필요치 않고 플로팅게이트 형성을 위한 사진식각 공정에 제한을 받지 않으므로써 고집적화가 가능한 작은 셀 사이즈를 구현할 수 있으며, 제조 공정의 기간을 단축시켜 소자의 신뢰성을 향상시킬 수 있다.
Description
본 발명은 플래시(Flash) 메모리소자에 관한 것으로, 특히 제조 공정을 단순화시키며 작은 셀 사이즈의 구현이 가능하도록 한 플래시 메모리소자 및 그 제조방법에 관한 것이다.
최근, 전기적으로 데이터의 소거 및 저장이 가능하고 전원이 공급되지 않아도 데이터 보존이 가능한 비휘발성(NON-VOLATILE) 반도체 메모리장치는 다양한 분야에서 그 응용이 증가되어 가고 있다.
이러한 비휘발성 반도체장치는 다양한 형태의 메모리 셀을 구성하고 있으며, 대표적으로 낸드(NAND)형 및 노어(NOR)형 비휘발성 반도체장치로 구분된다. 낸드형 비휘발성 반도체장치와 노어형 비휘발성 반도체장치는 고집적화와 고속성으로 대별되는 각각의 장단점을 갖고 있으며, 각각의 장점이 부각되는 응용 분야에서의 사용이 증가되고 있는 추세이다.
특히, 노어형 비휘발성 반도체장치는 하나의 비트 라인에 싱글 트랜지스터로 구성되는 다수의 메모리 셀이 병렬로 연결되어 있으며, 비트 라인으로 연결되는 드레인과 공통 소오스 라인으로 연결되는 소오스 사이에 하나의 메모리 셀 트랜지스터가 연결되어 있는 구조로서 플로팅 게이트와 콘트롤 게이트 사이에 절연막을 개재하여 적층되도록 형성되어 있다.
또한, 노어형 비휘발성 반도체장치는 메모리 셀의 전류를 증대시키며 고속동작이 가능하다는 장점이 있으며, 비트라인 콘택과 소오스 라인이 차지하는 면적의 증대로 고집적화가 어렵다는 단점이 있다.
한편, 노어형 비휘발성 반도체장치의 동작에 대하여 살펴보면, 프로그램(Program)의 경우는 메모리 셀의 드레인에 연결되는 비트 라인과 콘트롤 게이트에 전압을 인가하여 소오스와 드레인 사이에 전류가 흐를 때 발생하는 챈널 고온전자주입(Channel Hot Electron Injection)에 의해 플로우팅 게이트로 전자를 주입시킴으로서 프로그램이 이루어진다. 소거(Erase)의 경우는 통상 소오스에 전압을 인가하여 F-N(Fowler-Nordheim) 터널링에 의해 플로우팅 게이트내의 전자를 빼냄으로서 데이터의 소거가 이루어진다.
그리고, 데이터의 판독은 선택 셀의 비트 라인과 콘트롤 게이트 내에 적정전압을 인가하여 메모리 셀 트랜지스터의 유무를 판독하게 된다.
상기와 같은 노어형 비휘발성 메모리소자는 반도체기판에 필드절연막으로 분리된 액티브영역에 플로팅게이트, 플로팅게이트와 콘트롤게이트의 절연을 위한 절연막, 컨트롤게이트가 적층된 스택형 게이트 구조를 형성한 후 소오스/드레인을 형성하는 일련을 공정을 통해 완성된다.
이러한 스택형 게이트 플래시 메모리는 소자분리를 위한 산화공정과 플로팅게이트 형성을 위한 사진공정을 진행함으로서 공정이 복잡해지고 셀 사이즈에 제한을 받는 문제점을 지니고 있다. 이러한 비휘발성 반도체장치는 미국특허 NO. 4,868,619 및 NO. 4,698,787 의 ' SINGLE TRANSISTOR ELECTRICALLY PROGRAMMABLE MEMORY DEVICE AND METHOD ' 에 제시된 바 있다.
도 1은 종래 플래시 메모리소자를 도시한 레이아웃도를 나타내며, 도 2a, 2b 내지 도 7a, 7b 는 도 1의 X-x축 및 Y-y축 방향 단면에 따른 플래시 메모리소자의 제조방법을 도시한 제조 공정도를 나타낸다.
먼저 도 1에 도시된 레이아웃도에 대하여 설명한 후, 도 1의 X-x축 및 Y-y축 방향 단면을 기초로 하여 도 2a, 2b 내지 도 7a, 7b 에 도시된 플래시 메모리소자의 제조 공정을 설명하기로 한다.
도 1을 참조하면, 참조부호 1은 액티브영역, 2는 플로팅게이트, 3은 셀 게이트, 4는 콘택홀 및 드레인영역을 나타낸다. 참조부호 5는 소오스영역, 6은 금속배선, 7은 유니트 셀의 면적을 나타낸다.
도 1을 기초로 하여 도 2a 및 도 2b를 참조하면, 먼저 반도체기판(10) 상에 제 1산화막(12)과 질화막(14)을 순차적으로 적층한다. 이어서, 사진식각 공정을 이용하여 반도체기판(10) 상에 필드영역으로 예정된 부위를 노출시키기 위한 질화막(14)의 패턴을 형성한 후, 소자분리를 위한 이온주입공정을 실시한다.(도 2b 참조)
도 3a 및 도 3b를 참조하면, 제 1산화막(12)의 필드영역에 산화공정을 실시하여 소자분리를 위한 필드산화막(16)을 형성한다.(도 3b 참조)
도 4a 및 도 4b를 참조하면, 질화막(14)의 패턴을 제거한 후 플로팅게이트 형성을 위한 제 1폴리실리콘막(18)을 적층한 다음, 이를 식각하여 제 1폴리실리콘막(18)의 패턴으로된 플로팅게이트를 형성한다.(도 4b 참조)
그 후, 제 1폴리실리콘막(18)의 패턴 상에 플로팅게이트와 후속의 콘트롤게이트 분리를 위한 제 2산화막(20)을 형성한다.
도 5a 및 도 5b를 참조하면, 제 2산화막(20) 상에 콘트롤게이트 형성을 위한 제 2폴리실리콘막(22) 또는 폴리사이드(Polycide)막을 형성한 후, 제 2폴리실리콘막(22)과 제 2산화막(20) 및 제 1폴리실리콘막(18)을 순차적으로 식각하여 이들의 패턴을 형성하여 적층형 구조로된 셀 게이트를 형성한다.(도 5a 참조)
도 6a 및 도 6b를 참조하면, 적층형 구조로된 셀 게이트의 양측 반도체기판(10)에 이온주입 공정을 실시하여 소오스/드레인영역(24)을 형성한다.(도 6a 참조)
도 7a 및 도 7b를 참조하면, 상기 결과물 상에 산화막 재질의 절연막(26)을 형성한 후 콘택용 식각마스크(도시 안됨)로 콘택으로 예정된 부분의 절연막(26)을 식각하여 콘택홀을 형성한다.(도 7a 참조)
그 후, 상기 결과물 상에 금속층을 증착하고 식각공정을 거쳐 금속배선(28)을 형성함으로서 종래의 플래시 메모리소자의 제조공정을 완료한다.
상기와 같은 구조를 갖는 종래의 플래시 메모리소자에 따르면 다음과 같은 문제점이 발생된다.
첫째, 소자분리를 위한 필드산화막 형성시에 산화공정을 실시하면 산화공정에 따른 버즈빅(Bird's Beak) 발생으로 인하여 셀 사이즈의 축소에 제한이 따른다. 또한, 산화공정의 진행에 따른 제조공정의 기간을 지연시키게 된다.
둘째, 제 1폴리실리콘막의 패턴으로된 플로팅게이트 형성시에 사진식각 공정을 진행함으로서 보다 작은 셀을 구현하고자 할 때 사진식각 공정에 제한이 따른다. 또한, 사진식각 공정이 추가됨으로서 제조 공정이 복잡해지게 된다.
따라서, 소자분리를 위한 산화공정 및 플로팅게이트 형성을 위한 사진식각 공정은 제조공정의 기간을 지연시키게 되어 고비용의 제품을 형성하게 됨으로서 소자의 신뢰성을 저하시킨다.
상기한 문제점을 해결하기 위한 본 발명의 목적은 고집적화가 가능한 작은 셀 사이즈를 구현하도록 한 플래시 메모리소자 및 그 제조방법을 제공하는 데 있다.
본 발명의 다른 목적은 제조공정의 기간을 단축시켜 소자의 신뢰성을 향상시키도록 한 플래시 메모리소자 및 그 제조방법을 제공하는 데 있다.
도 1 은 종래 플래시 메모리소자를 도시한 레이아웃도
도 2a, 2b 내지 도 7a, 7b 는 도 1 의 X-x축 및 Y-y축 방향 단면에 따른 플래시 메모리소자의 제조방법을 도시한 제조공정도
도 8 은 본 발명에 따른 플래시 메모리소자를 도시한 레이아웃도
도 9 는 본 발명에 따른 플래시 메모리소자의 수직 구조를 도시한 도면
도 10a, 10b 내지 도 15a, 15b 는 도 8 의 X-x축 및 Y-y축 방향 단면에 따른 플래시 메모리소자의 제조방법을 도시한 제조공정도
상기한 목적을 달성하기 위하여 본 발명에 따른 플래시 메모리소자는
액티브영역 상에 수평방향으로 셀 게이트가 배열되고, 수직방향으로 셀 분리영역이 교차되어 셀 소오스영역을 제외한 상기 셀 게이트의 셀 분리영역이 직교하는 접합부위에 소오스/드레인의 이온주입을 방지하는 이온주입 방지영역을 구비한다.
본 발명에 따른 다른 플래시 메모리소자는
반도체기판 상에 형성된 제 1산화막; 상기 제 1산화막 상의 중앙부에 패턴으로 형성된 제 1도전막; 상기 제 1도전막 상에 형성된 제 2산화막; 상기 제 2산화막 상에 형성된 제 2도전막; 상기 제 2도전막 상에 형성된 층간절연막; 및 상기 층간절연막 상에 형성된 금속배선을 포함한다.
본 발명에 따른 플래시 메모리소자의 제조방법은
반도체기판 상에 제 1산화막을 증착하는 단계; 상기 제 1산화막 상에 셀 분리를 위한 절연막의 패턴을 형성하는 단계; 상기 절연막의 패턴 사이에 플로팅게이트 형성을 위한 제 1도전막을 형성하는 단계; 상기 절연막의 패턴을 제거하는 단계; 상기 제 1도전막 상에 제 2산화막을 증착하는 단계; 상기 제 2산화막 상에 콘트롤게이트 형성을 위한 제 2도전막을 증착하는 단계; 상기 제 2도전막과 제 2산화막 및 제 1도전막을 순차적으로 식각하여 셀 게이트의 패턴을 형성하는 단계; 상기셀 게이트의 패턴 양측에 소오스/드레인영역을 형성하는 단계; 상기 결과물 상에 콘택홀을 구비하는 층간절연막을 증착하는 단계; 및 상기 층간절연막 상에 금속배선을 증착하는 단계를 포함한다.
상기와 같은 구조를 갖는 본 발명에 따르면, 소자분리를 위한 산화 공정이 필요치 않고 플로팅게이트 형성을 위한 사진식각 공정에 제한을 받지 않게 됨으로써 작은 사이즈의 셀을 구현할 수 있으며, 제조 공정의 기간을 단축시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 플래시 메모리소자 및 그 제조방법에 대하여 상세하게 설명하면 다음과 같다.
도 8 은 본 발명에 따른 플래시 메모리소자를 도시한 레이아웃도이다.
참조부호 1은 액티브영역, 3은 셀 게이트, 4는 콘택홀 및 드레인영역, 5는 소오스영역을 나타낸다. 참조부호 6은 금속배선, 7은 유니트 셀, 8은 셀 분리영역, 9는 이온주입 방지영역을 나타낸다.
도 8을 참조하면, 액티브영역(1) 상에 수평방향으로 비연속적인 다수개의 셀 게이트(3)가 배열되어 있으며, 수직방향으로 셀 분리영역(8)이 교차되어 셀 소오스영역(5)을 제외한 셀 게이트(3)의 셀 분리영역(8)이 직교하는 접합부위에 소오스/드레인의 이온주입을 방지하는 이온주입 방지영역(9)이 형성되어 있다.
도 9 는 본 발명에 따른 플래시 메모리소자의 구조를 나타낸 도면이다.
도 9를 참조하면, 반도체기판(50) 상에 게이트절연막으로 제 1산화막(52)이 형성되어 있으며, 제 1산화막(52) 상의 중앙부에 플로팅게이트의 패턴으로 제 1도전막(56)이 형성되어 있다.
또한, 제 1도전막(56) 상에는 플로팅게이트와 콘트롤게이트의 분리를 위한 제 2산화막(58)이 형성되어 있으며, 제 2산화막(58) 상에는 콘트롤게이트로 제 2도전막(60)이 형성되어 있다. 그리고, 제 2도전막(60) 상에는 층간절연막(64)과 금속배선(66)이 순차적으로 형성되어 있다.
도 10a, 10b 내지 도 15a, 15b 는 도 8의 X-x축 및 Y-y축 방향 단면에 따른 플래시 메모리소자의 제조방법을 도시한 제조공정도이다.
도 8를 기초로 하여 도 10a 및 도 10b를 참조하면, 먼저 반도체기판(50) 상에 게이트절연막으로 70Å ∼ 150Å 정도 두께의 제 1산화막(52)을 형성한 후, 그 상부에 1000Å ∼ 3000Å 정도 두께의 질화막(54)을 순차적으로 적층한다. 이어서, 제 1산화막(52) 상에 셀 분리를 위한 사진식각 공정을 거쳐 중앙부가 개구되는 질화막(54)의 패턴을 형성한다.(도 10b 참조)
그 후, 상기 결과물 상에 플로팅게이트 형성을 위한 제 1폴리실리콘막(56)을 1000Å ∼ 3000Å 정도 두께로 증착한다. 이 때, 도 10a 에는 질화막(54)이 증착되지 않는다.
도 11a 및 도 11b를 참조하면, 제 1폴리실리콘막(56)을 이방성 식각하여 질화막(54)의 패턴 사이에만 제 1폴리실리콘막(56)을 남긴다. 이 때, 제 1폴리실리콘막(56)은 플로팅게이트로서 셀을 분리시킬 수 있다.(도 11b 참조)
도 12a 및 도 12b를 참조하면, 질화막(54)의 패턴을 제거한 후 상기 결과물 상에 셀 분리용 이온주입 공정을 실시한다. 셀 분리용 이온주입은 반도체기판(50)의 불순물과 동일한 타입의 불순물 이온으로 BF2을 주입하며, 불순물 이온에너지는 30 KeV 이고, 불순물 농도는 1E12 ∼ 1E14 cm-3로 진행한다.(도 12b 참조)
여기서, 종래의 소자분리를 위한 필드 산화공정을 없애므로서 버즈빅으로 인한 셀 사이즈의 축소시에 제한을 받지 않게 되며, 산화공정의 생략으로 제조공정의 기간을 단축시킬 수 있다.
또한, 질화막의 패턴을 이용하여 플로팅게이트의 형성이 가능하여 플로팅게이트 형성을 위한 사진식각 공정에 제한 받지 않고 작은 사이즈의 셀을 구현할 수 있다.
도 13a 및 도 13b를 참조하면, 제 1폴리실리콘막(56) 상에 플로팅게이트와 콘트롤게이트의 분리를 위한 제 2산화막(58)을 50 ∼ 300Å 정도 두께로 형성한 다음, 제 2산화막(58) 상에 1000 ∼ 3000Å 정도 두께의 제 2폴리실리콘막(60)을 적층하여 콘트롤게이트를 형성한다.
도 14a 및 도 14b를 참조하면, 제 1산화막(52) 상에 제 2폴리실리콘막(60)과, 제 2산화막(58) 및 제 1폴리실리콘막(56)을 순차적으로 식각하여 셀 게이트를 형성한다. 이어서, 소오스/드레인 마스크를 이용하여 반도체기판의 불순물과 반대 타입의 불순물을 이온주입하여 소오스/드레인영역(62)을 형성한다.(도 14a 참조)
도 15a 및 도 15b를 참조하면, 그 후 상기 결과물 상에 산화막 재질의 층간절연막(64)을 형성한 다음 콘택용 식각마스크를 이용하여 콘택으로 예정된 부분의 층간절연막(64)을 식각하여 소오스/드레인영역(62) 상의 제 1산화막(52)을 노출시키는 콘택홀을 형성한다.(도 15a 참조) 이어서, 층간절연막(64) 상에 도전층 재질의 금속층을 형성한 다음 이를 식각하여 금속배선(66)을 형성하여 본 발명에 따른 플래시 메모리소자의 제조공정을 완료한다.
이상에서와 같이 본 발명에 따르면, 반도체기판 상에 제 1산화막을 형성한 다음 셀 분리를 위한 절연막의 패턴을 형성하고 절연막의 패턴 사이에 플로팅게이트 형성을 위한 제 1도전막을 형성한 후, 절연막의 패턴을 제거하고 제 1도전막 상에 제 2산화막을 형성한 다음, 콘트롤게이트 형성을 위한 제 2도전막을 형성하고 제 2도전막과 제 2산화막 및 제 1도전막을 순차적으로 식각하여 셀 게이트의 패턴을 형성한 후, 셀 게이트의 패턴 양측에 소오스/드레인영역을 형성하고 콘택홀을 구비하는 층간절연막을 형성한 다음, 층간절연막 상에 금속배선을 형성하여 플래시 메모리소자를 완성한다.
따라서, 소자분리를 위한 필드 산화공정이 필요치 않고 플로팅게이트 형성을 위한 사진식각 공정에 제한을 받지 않으므로써 고집적화가 가능한 작은 셀 사이즈를 구현할 수 있으며, 제조 공정의 기간을 단축시켜 소자의 신뢰성을 향상시킬 수 있다.
Claims (6)
- 반도체기판의 상부 전면에 대해 형성되어 게이트 절연막으로 사용되는 제 1산화막과;상기 제 1산화막의 중앙 상부에 플로팅게이트 패턴으로 형성되는 제 1도전막과;소정의 폭을 갖고 있으며 상기 제 1도전막의 상부면에 일정 패턴으로 증착되어 콘트롤게이트로 사용되는 제 2도전막과;플로팅게이트로 사용되는 상기 제 1도전막과 콘트롤게이트로 사용되는 상기 제 2도전막의 분리를 위해 그 사이에 기 형성되는 제 2산화막; 및상기 제 2도전막의 상부에 층간절연막과 금속배선이 순차적으로 적층 형성되되; 액티브영역 상에 수평방향으로 셀 게이트가 배열되고 수직방향으로 셀 분리영역이 교차되어 셀 소오스영역을 제외한 상기 셀 게이트의 셀 분리영역이 직교하는 접합부위에 소오스/드레인의 이온주입을 방지하는 이온주입 방지영역을 구비하는 것을 특징으로 하는 플래시 메모리소자.
- 반도체기판 상에 제 1산화막을 형성하는 단계;상기 제 1산화막 상에 셀 분리를 위한 절연막의 패턴을 형성하는 단계;상기 절연막의 패턴 사이에 플로팅게이트 형성을 위한 제 1도전막을 증착하는 단계;상기 절연막의 패턴을 제거하는 단계;상기 제 1도전막 상에 제 2산화막을 증착하는 단계;상기 제 2산화막 상에 콘트롤게이트 형성을 위한 제 2도전막을 증착하는 단계;상기 제 2도전막과 제 2산화막 및 제 1도전막을 순차적으로 식각하여 셀 게이트의 패턴을 형성하는 단계;상기 셀 게이트의 패턴 양측에 소오스/드레인영역을 형성하는 단계;상기 결과물 상에 콘택홀을 구비하는 층간절연막을 증착하는 단계; 및상기 층간절연막 상에 금속배선을 증착하는 단계를 포함하여; 액티브영역 상에 수평방향으로 셀 게이트가 배열되고 수직방향으로 셀 분리영역이 교차되어 셀 소오스영역을 제외한 상기 셀 게이트의 셀 분리영역이 직교하는 접합부위에 소오스/드레인의 이온주입을 방지하는 이온주입 방지영역을 구비하는 것을 특징으로 하는 플래시 메모리소자의 제조방법.
- 제 3 항에 있어서, 상기 절연막의 패턴은 1000 ∼ 3000Å 정도 두께의 질화막으로 형성된 것을 특징으로 하는 플래시 메모리소자의 제조방법.
- 제 3 항에 있어서, 상기 절연막의 패턴을 제거한 후, 셀 분리를 위한 이온주입 공정은 불순물 이온으로 BF2을 주입하며, 불순물 이온에너지는 30 KeV 이고, 불순물 농도는 1E12 ∼ 1E14 cm-3인 것을 특징으로 하는 플래시 메모리소자의 제조방법.
- 제 3 항에 있어서, 상기 제 1 및 제 2도전막은 1000 ∼ 3000Å 정도 두께의 폴리실리콘막으로 형성된 것을 특징으로 하는 플래시 메모리소자의 제조방법.
- 제 3 항에 있어서, 상기 제 1산화막은 70 ∼ 150Å 정도 두께로 형성되며, 상기 제 2산화막은 50 ∼ 300Å 정도 두께로 형성된 것을 특징으로 하는 플래시 메모리소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990003618A KR100317531B1 (ko) | 1999-02-03 | 1999-02-03 | 플래시 메모리소자 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990003618A KR100317531B1 (ko) | 1999-02-03 | 1999-02-03 | 플래시 메모리소자 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000055156A KR20000055156A (ko) | 2000-09-05 |
| KR100317531B1 true KR100317531B1 (ko) | 2001-12-22 |
Family
ID=19573262
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990003618A KR100317531B1 (ko) | 1999-02-03 | 1999-02-03 | 플래시 메모리소자 및 그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100317531B1 (ko) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR930011245A (ko) * | 1991-11-26 | 1993-06-24 | 세끼모또 타다히로 | 관련된 선택 트랜지스터 상에 적층된 박막 메모리 트랜지스터를 갖고 있는 불휘발성 반도체 메모리 장치 |
| JPH10335498A (ja) * | 1997-06-04 | 1998-12-18 | Nec Corp | スプリットゲート型フラッシュメモリセルの製造方法 |
-
1999
- 1999-02-03 KR KR1019990003618A patent/KR100317531B1/ko not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR930011245A (ko) * | 1991-11-26 | 1993-06-24 | 세끼모또 타다히로 | 관련된 선택 트랜지스터 상에 적층된 박막 메모리 트랜지스터를 갖고 있는 불휘발성 반도체 메모리 장치 |
| JPH10335498A (ja) * | 1997-06-04 | 1998-12-18 | Nec Corp | スプリットゲート型フラッシュメモリセルの製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000055156A (ko) | 2000-09-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5514889A (en) | Non-volatile semiconductor memory device and method for manufacturing the same | |
| JP4109460B2 (ja) | 不揮発性半導体メモリ装置及びその製造方法 | |
| US5783457A (en) | Method of making a flash memory cell having an asymmetric source and drain pocket structure | |
| US5773343A (en) | Semiconductor device having a recessed channel structure and method for fabricating the same | |
| US20030203557A1 (en) | Method and structure for an improved floating gate memory cell | |
| US20050162926A1 (en) | Split-gate type nonvolatile memory devices and methods for fabricating the same | |
| JP2007281514A (ja) | セルフアラインソース工程を用いる不揮発性メモリ装置の製造方法 | |
| US7008847B2 (en) | Semiconductor device having electrically erasable programmable read-only memory (EEPROM) and mask-ROM and method of fabricating the same | |
| KR0155859B1 (ko) | 플래쉬 메모리장치 및 그 제조방법 | |
| US6268247B1 (en) | Memory cell of the EEPROM type having its threshold set by implantation, and fabrication method | |
| JP2000286349A (ja) | 半導体装置およびその製造方法 | |
| US6046085A (en) | Elimination of poly stringers with straight poly profile | |
| US6611459B2 (en) | Non-volatile semiconductor memory device | |
| KR100606536B1 (ko) | 비휘발성 메모리 소자 및 그의 제조방법 | |
| KR100317531B1 (ko) | 플래시 메모리소자 및 그 제조방법 | |
| US6989319B1 (en) | Methods for forming nitrogen-rich regions in non-volatile semiconductor memory devices | |
| US20070064496A1 (en) | Cell string of flash memory device and method of manufacturing the same | |
| JP2002231832A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| US6806530B2 (en) | EEPROM device and method for fabricating same | |
| US5747848A (en) | Nonvolatile memory devices including arrays of discrete floating gate isolation regions | |
| US20010004330A1 (en) | Non-volatile semiconductor memory device and manufacturing method thereof | |
| KR100671615B1 (ko) | 낸드 플래쉬 메모리 소자의 제조 방법 | |
| KR0176167B1 (ko) | 불휘발성 메모리장치의 제조방법 | |
| KR19990016850A (ko) | 불휘발성 메모리 장치의 제조 방법 | |
| US20140070297A1 (en) | Semiconductor storage device and fabrication method thereof |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20061128 Year of fee payment: 6 |
|
| LAPS | Lapse due to unpaid annual fee |