KR930011245A - 관련된 선택 트랜지스터 상에 적층된 박막 메모리 트랜지스터를 갖고 있는 불휘발성 반도체 메모리 장치 - Google Patents

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Abstract

내용없음

Description

관련된 선택 트랜지스터상에 적층된 박막 메모리 트랜지스터를 갖고 있는 불휘발성 반도체 메모리 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 종래 기술의 부동 게이트형 메모리 트랜지스터의 구조를 도시한 횡단면도.
제2도는 다른 각도에서 본 종래 기술의 부동 게이트형 메모리 트랜지스터의 구조를 도시한 횡단면도.
제3도는 종래 기술의 불휘발성 반도체 메모리 장치에 이용된 종래 기술의 메모리 셀 어레이의 배열을 도시한 등가 회로도.
제4도는 본 발명에 따른 부동 게이트형 메모리 트랜지스터의 구조를 도시한 횡단면도.
제5도는 제4도와 다른 각도에서 본 부동 게이트형 메모리 트랜지스터의 구조를 도시한 횡단면도.
제6도는 본 발명에 따른 다른 부동 게이트형 메모리 트랜지스터의 구조를 도시한 횡단면도.
제7도는 제6도와 다른 각도에서 본 다른 부동 게이트형 메모리 트랜지스터의 구조를 도시한 횡단면도.
제8도는 본 발명에 따른 메모리 셀 어레이의 배치를 도시한 평면도.
제9도는 메모리 셀 어레이의 구조를 제8도의 선 A-A를 따라 절취하여 도시한 횡단면도.
제10도는 다른 각도에서 본 메모리 셀 어레이의 구조를 제8도의 선 B-B을 따라 절취하여 도시한 횡단면도.
제11도는 본 발명에 따른 다른 메모리 셀 어레이의 구조를 도시한 횡단면도.
제12도는 본 발명에 따른 다른 메모리 셀 어레이의 배치를 도시한 평면도.
제13도는 다른 메모리 셀 어레이의 구조를 제12도의 선 C-C를 따라 절취하여 도시한 횡단면도.
제14도는 다른 각도에서 본 다른 메모리 셀 어레이의 구조를 제12도의 선 D-D를 따라 절취하여 도시한 횡단면도
제15도는 다른 각도에서 본 다른 메모리 셀 어레이의 구조를 재12도의 선 E-E를 따라 절취하여 도시한 횡단면도.
제16도는 다른 각도에서 본 다른 메모리 셀 어레이의 구조를 제12도의 선 F-F를 따라 절취하여 도시한 횡단면도.
제17도는 다른 각도에서 본 다른 메모리 셀 어레이의 구조를 제12도의 선 G-G를 따라 절취하여 도시한 횡단면도.
제18도는 다른 각도에서 본 다른 메모리 셀 어레이의 구조를 제12도의 선 H-H를 따라 절취하여 도시한 횡단면도.
제19도는 제12도 내지 제18도에 도시된 다른 메모리 셀 어레이의 배열을 도시한 등가 회로도.
제20도는 부동 게이트형 박막 트랜지스터의 제어 게이트 전극에서의 전압 레벨에 관한 채널 전류를 도시한 그래프.
제21도는 부동 게이트형 박막 트랜지스터의 프로그래밍 및 소거 특성을 도시한 그래프.
제22도는 본 발명에 따른 다른 메모리 셀 어레이를 도시한 횡단면도.
제23도는 다른 메모리 셀 어레이를 도시한 등가 회로도.
* 도면의 주요부분에 대한 부호의 설명
1 : p형 반도체 벌크 기판 2a,14a,43c,43d : 소스 영역
2b,14b,43e,43f : 드레인 영역 2c,14c,43g,43h,43i : 채널영역
3a : 필드절연막 3b : 제1게이트절연막
4,16 : 부동게이트전극 5 : 제2게이트절연막
6,l8 : 제어 게이트 전극 7,19 : 층간 절연막
11 : 전계 효과 트랜지스터 12,41,51,61,71 : p형 실리콘기판
13,42 : 필드 산화막 14 : 비정질 실리콘막
15 : 하부 게이트 산화막 17 : 상부 레벨 복합 게이트 절연막 구조 물
20 : 복합 절연막 구조물 31,33 : 보호 실리콘 산화막
32 : 고융점 금속 규산막 43a,43b : 얇은 실리콘막
44a 내지 44d : 부동 게이트형 메모리 트랜지스터
46a,46b,46c : 폴리실리콘 스트립, 48 : 층간 절연막 구조물
49a,49b : 티타늄 규산막 50 : 금속 배선
72a,72b 및 72c : 부동 게이트형 박막 메모리 트랜지스터
73a,73b 및 73c : 박막 선택 트랜지스터 100 : 메모리 셀 서브 어레이

Claims (9)

  1. 최소한 1개의 부동 게이트형 메모리 트랜지스터를 포함하는 단일 반도체 기판(12,41,51,61 및 71)상에 제조된 불휘발성 반도체 메모리 장치에 있어서, 상기 최소한 1개의 부동 게이트형 메모리 트랜지스터가 상기 반도체 기판의 주 표면상의 하부 절연막(13,42,53 및 65a)상에 제조되고, 상기 하부 절연막 상에 제공된 반도체막(14,43a 및 64a)내에 형성된 소스 영역(14a,43c 및 53k), 상기 반도체막 내에 형성되고, 상기 소스 영역과 이격되어 있는 드레인 영역(14b,43e 및 53m), 상기 반도체막 내에 한정되고, 상기 소스 영역과 드레인 영역 사이에 배치된 채널 영역(14c,43g 및 53n), 상기 채널 영역을 덮고 있는 상대적으로 얇은 하부 게이트 절연막(15 및 53o), 상기 상대적으로 얇은 하부 게이트 절연막 상에 형성된 부동 게이트 전극(16 및 53p), 상기 부동 게이트 전극을 덮고 있는 상대적으로 얇은 상부 게이트 절연막(17 및 53q) 및 상기 상대적으로 얇은 상부 게이트 절연막 상에 형성되고, 상기 부동 게이트 전극 상에 배치된 제어 게이트 전극(18,46a,46b,46c 및 53r)을 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장지.
  2. 제1항에 있어서, 상기 반도체막이 비정질 실리콘으로 형성되고, 상기 채널 영역의 두께가 700Å과 같거나 그 미만인 것을 특징으로 하는 불휘발성 반도체 메모리 장치,
  3. 제1항에 있어서, 상기 소스 영역과 상기 드레인 영역이 각각 고융점 금속 규산막(32,47d,49a 및 53t)로 덮혀지는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 하부 절연막(13 및 42)가 상기 주 표면을 덮고, 상기 상대적으로 얇은 하부 게이트 절연막보다 두꺼운 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  5. 제1항에 있어서, 상기 최소한 1개의 부동 게이트형 메모리 트렌지스터가 박막 트랜지스터에 의해 각각 구현된 다른 부동 게이트형 메모리 트렌지스터와 함께 메모리 셀 서브 어레이(44a,44b,44c,44d,52a 및64)를 형성하고, 상기 최소한 1개의 부동 게이트형 메모리 트랜지스터와 상기 다른 부동 게이트형 메모리 트랜지스터가 부동 게이트형 메모리 트랜지스터의 직렬 조합부를 형성하기 위해 직렬로 결합된 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  6. 제5항에 있어서, 상기 반도체 기판에 소스 및 드레인 영역(53c 및 53d)를 갖고 있는 벌크 트랜지스터에 의해 각각 구현된 추가 부동 게이트형 메모리 트랜지스터(52b)의 직렬 조합부를 더 포함하고, 부동 게이트형 메모리의 상기 직렬 조합 부가 추가 부동 게이트형 메모리 트랜지스터의 상기 직렬 조합부 상에 적층되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  7. 제5항에 있어서, 상기 반도체 기판에 형성된 소스 및 드레인 영역(63a)를 갖고 있는 벌크 트랜지스터에 의해 각각 구현된 제1선택 트렌지스더(63)의 직렬 조합부를 더 포함하고, 제l선택 트랜지스터의 상기 직렬 조합부가 부동 게이트형 메모리 트랜지스터(64)의 상기 직렬 조합부와 각각 병렬로 결합되며, 부동 게이트형 메모리 트랜지스터의 상기 직렬 조합부가 제1선택 트랜지스터의 상기 직렬 조합부 상에 배치되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  8. 제7항에 있어서, 부동 게이트형 메모리 트랜지스터의 상기 직렬 조합부중 1개의 직렬 조합부와 병렬로 결합된 제1선택 트렌지스터의 상기 직렬 조합부중 1개의 직렬 조합부가 상기 반도체 기판에 소스 및 드레인 영역(62a 및 62b)를 갖고 있는 벌크 트랜지스터에 의해 구현된 제2선택 트랜지스터(62)와 결합되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  9. 제8항에 있어서, 상기 제2선택 트렌지스터가 부동 게이트형 메모리 트랜지스터의 상기 직렬 조합부 상에 적층된 제1선택 트랜지스터(73a 내지 73c)의 다른 직렬 조합부와 각각 병렬로 결합된 부동 게이트형 메모리 트렌지스터(72a 내지 72c)의 다른 직렬 조합부와 결합되고, 부동 게이트형 메모리 트랜지스터의 상기 다른 직결 조합부가 제1선택 트랜지스터의 상기 다른 직렬 조합부 상에 배치되며, 부동 게이트형 메모리 트랜지스터의 각각의 상기 다른 직렬 조합부가 박막 트랜지스터에 의해 구현되고, 제1선택 트랜지스터의 각각의 상기 다른 직렬 조합부가 박막 트랜지스터에 의해 구현되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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