JP2008538868A - 自己整合型ｓｔｉｓｏｎｏｓ - Google Patents
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Abstract
マルチビットＳＯＮＯＳフラッシュメモリデバイスにシャロー分離トレンチおよび構造を製造するための方法（３００，３５０）を開示する。一方法局面（３００）は、ウェハ（４０２）の基板（４０８）上に多層絶縁−電荷トラッピング−絶縁スタック（４２０）たとえばＯＮＯスタック（４２０）を形成するステップ（３１０）と、ウェハ（４０２）の周辺領域（４０６）から多層絶縁−電荷トラッピング−絶縁スタック（４２０）を除去するステップ（３１２）とを備え、それによって多層絶縁−電荷トラッピング−絶縁スタック（４２０）をウェハ（４０２）のコア領域（４０４）に規定する。方法（３００）はさらに、基板（４０８）の周辺領域（４０６）上にゲート絶縁層（４２６）を形成するステップ（３１４）と、コア領域（４０２）の多層絶縁−電荷トラッピング−絶縁スタック（４２０）と、周辺領域（４０６）のゲート絶縁物（４２６）との上に第１のポリシリコン層（４２８）を形成するステップ（３１６）と、その後分離トレンチ（４３８）をコア領域（４０２）および周辺領域（４０６）の基板（４０８）に同時形成するステップ（３１８）とを備える。その後、分離トレンチを絶縁物（４４６）で充填し（３２６）、第１のポリシリコン層（４２８）と充填したトレンチ（４３８）との上に第２のポリシリコン層（４５２）を形成し（３３２）、自己整合型ＳＴＩ構造（４４６）を形成する。方法（３００）は、周辺領域のＳＴＩ端部におけるＯＮＯ残留ストリンガーを防止し、活性領域の損失を減少させ、ＳＴＩ端部における周辺ゲート酸化膜およびＯＮＯの薄膜化を抑え、熱処理工程の減少により分離注入中のドーパント拡散を減少させる。
Description
本発明は、概して半導体装置の処理に関し、特に、半導体装置においてフラッシュメモリセルを製造するための方法およびシステムに関する。
フラッシュおよびその他の種類の電子メモリデバイスはメモリセルで構成され、メモリセルは、二値情報またはデータを個々に記憶しこれにアクセスできるように機能する。メモリセルは一般に、多数のセルユニット、たとえば８個のセルを含むバイトや、１６個以上のセルを含み得るワードに編成されており、通常８の倍数で構成される。このようなメモリデバイス構造におけるデータの記憶は、メモリセルの特定の組への書込によって実行される。これをセルのプログラミングとも称する。セルからのデータの取出は、読出動作において行なわれる。プログラミング動作および読出動作に加え、メモリデバイスにおけるセルグループを消去することもでき、このグループの各セルはある既知の状態にプログラミングされる。
個々のセルは、個々にアドレス指定可能なユニットまたはグループ、たとえばバイトまたはワードに編成され、これらの単位またはグループは、読出、プログラミングまたは消去動作のためにワード線およびビット線を用いてアドレスデコーディング回路を介してアクセスされる。従来のフラッシュメモリはセル構造に構成され、１ビット以上の情報またはデータが各フラッシュメモリセルに記憶される。典型的な単一ビットメモリ構造において、各セルは典型的にＭＯＳトランジスタ構造を含み、基板またはＰウェル内にソース、ドレインおよびチャネルを有し、さらにチャネル上にスタックトゲート構造を有する。スタックトゲートはさらに、Ｐウェルの表面に形成された薄いゲート絶縁層（トンネル酸化膜とも称する）を有することもある。
スタックトゲートはまた、トンネル酸化膜上のポリシリコンフローティングゲートとフローティングゲート上のインターポリ絶縁層とを有する。インターポリ絶縁層は、２つの酸化層が窒化層を挟んでいる酸化物−窒化物−酸化物（ＯＮＯ）層のような多相絶縁体であることが多い。最後に、ポリシリコンコントロールゲートがインターポリ絶縁層上に重なる。
その他の種類のメモリデバイスにはＯＮＯ層の上下にシリコンまたはポリシリコンを有するものがあり、それらのシリコン−酸化物−窒化物−酸化物−シリコンデバイスをＳＯＮＯＳメモリデバイスとも称する。このようなデバイスには物理デュアルビットメモリセルを含めることができ、個々の物理デュアルビットメモリセルは、局部的な電荷トラッピングによって２つのバイナリビットのデータを記憶するようになっている。ＳＯＮＯＳメモリデバイスは、底部酸化膜が薄く、動作電圧が低く、かつプログラミング速度が速いデータ保持を提供する。
デュアルビットメモリセルは一般に対称的であり、２つの同じ交換可能なソース／ドレイン領域を有する。ゲート、ドレインおよびソース端子に適切な電圧を印加すると、（たとえば読出、プログラミング、消去、検証またはその他の動作のために）２ビットのうちの一方にアクセスできる。単一ビットであろうとマルチビットであろうと、フラッシュメモリデバイスにおけるコアセルはさまざまな構成に相互接続することができる。たとえばセルを、ある行におけるセルのコントロールゲートが個々にワード線と接続された仮想接地型構成に配列してもよい。また、特定の列におけるメモリセルのソース／ドレイン領域は、１本の導電性ビット線によって互いに接続される。動作の際、個々のフラッシュセル
およびその個々のデータビットが、個々のフラッシュセルの第１のおよび第２のソース／ドレイン領域に接続されたそれぞれのビット線と、ゲートに接続されたワード線とによって、周辺デコーダおよび制御回路を用いて、プログラミング（書込）、読出、消去またはその他の機能のためにアドレス指定される。
およびその個々のデータビットが、個々のフラッシュセルの第１のおよび第２のソース／ドレイン領域に接続されたそれぞれのビット線と、ゲートに接続されたワード線とによって、周辺デコーダおよび制御回路を用いて、プログラミング（書込）、読出、消去またはその他の機能のためにアドレス指定される。
このようなアレイ構成の大部分において、個々のフラッシュセルの活性領域は、絶縁物を含む分離構造によって互いに電気的に分離されている。この分離構造は、ＯＮＯ層およびポリシリコンゲート層を形成する前に、従来のシャロートレンチ分離（ＳＴＩ）製造方法による分離構造と同様に形成することができる。
デバイスが高集積化し、製品寸法が縮小化するにつれて、個々のメモリセルに関連したさまざまな構造および機構の寸法を縮小することが望ましい。この縮小をスケーリングとも称する。しかしながら、従来のデュアルビットＳＯＮＯＳフラッシュメモリセルを製作するのに用いられる製造技術によって、設計者によるセル寸法の縮小が制限されるかまたは妨げられる。ＳＴＩ分離構造をＳＯＮＯＳフラッシュメモリデバイスに形成することができる従来の製造プロセスにおいては、まずＳＴＩを形成して充填し、ＯＮＯ層をＳＴＩおよび基板上に形成する。次に異方性エッチングを用いて周辺領域のＯＮＯを除去し、デバイスのコア領域のＯＮＯは残す。その後、ポリシリコンゲート層を選択的にウェハ上に形成し、その他の典型的なリソグラフィープロセスが通常通り続く。
しかしながら、異方性エッチングは水平面に対して選択的に働くため、ＯＮＯの残留ストリンガーがダイの周辺領域におけるＳＴＩ領域の側方端部に残ってしまうおそれがある。メモリデバイスを縮小してデバイスの高集積化を容易にするためには、ＳＴＩ分離構造間の分離ドーパント拡散を最小に保ちつつ、ＳＴＩ分離構造間に最大の活性領域を設けることが望ましい。しかしながら、このような分離構造を形成するのに用いられる酸化処理、熱処理および洗浄処理の数が制限されているため、一般に過剰な酸化、ドーパント拡散およびＳＴＩ酸化膜薄膜化領域が生じ、デバイスを所望の性能仕様内に縮小することが実質上制限される。したがって、デバイス性能を犠牲にすることなくマルチビットＳＯＮＯＳフラッシュメモリデバイスを縮小することが可能な、改良された製造技術が必要である。
発明の開示
本発明のいくつかの局面が根本的に理解できるように、本発明の簡略な概要を以下に示す。本概要は、本発明の広範な全体像ではない。本概要は、本発明の主要または不可欠な要素を特定するものでも、本発明の範囲を限定するものでもない。むしろ本概要の主目的は、後述するより詳細な説明への導入として本発明のいくつかの概念を簡略に示すことである。
本発明のいくつかの局面が根本的に理解できるように、本発明の簡略な概要を以下に示す。本概要は、本発明の広範な全体像ではない。本概要は、本発明の主要または不可欠な要素を特定するものでも、本発明の範囲を限定するものでもない。むしろ本概要の主目的は、後述するより詳細な説明への導入として本発明のいくつかの概念を簡略に示すことである。
本発明は、メモリアレイの活性コア領域および周辺領域を分離するのに用いられる改良された自己整合型ＳＴＩ構造（ＳＡＳＴＩ）の形成を伴う、マルチビットＳＯＮＯＳおよびその他のフラッシュメモリセルを製造するための方法を提供する。本発明の方法は、メモリデバイスのコア領域および周辺領域の両方においてＳＡＳＴＩ構造を同時に製造することを規定しており、たとえばＮＡＮＤ型メモリ構造において有用である。
一方法は、ウェハの基板上に形成された多層絶縁−電荷トラッピング−絶縁スタック（たとえばＯＮＯスタック）の製造を規定している。当該スタックは、ウェハの周辺領域から除去され、ウェハのコア領域に規定される。その後基板の周辺領域上にゲート絶縁層（たとえばＳｉＯ2）を形成（たとえば熱酸化によって成長）する。第１のポリシリコン層
（ポリ１）は、ポリシリコンゲートとして用いるために、コア領域の多層絶縁−電荷トラッピング−絶縁スタック（たとえばＯＮＯ）と、周辺領域のゲート絶縁層との上に形成される。開口部またはＳＴＩ分離トレンチを、コア領域のポリ１層およびスタックを貫通して、ならびに周辺領域のポリ１層およびゲート絶縁層を貫通して基板に同時形成し、それによってウェハの両方の領域に分離トレンチを規定する。
（ポリ１）は、ポリシリコンゲートとして用いるために、コア領域の多層絶縁−電荷トラッピング−絶縁スタック（たとえばＯＮＯ）と、周辺領域のゲート絶縁層との上に形成される。開口部またはＳＴＩ分離トレンチを、コア領域のポリ１層およびスタックを貫通して、ならびに周辺領域のポリ１層およびゲート絶縁層を貫通して基板に同時形成し、それによってウェハの両方の領域に分離トレンチを規定する。
ＳＡＳＴＩトレンチを形成した後、かつトレンチを充填する前に、トレンチに対して、ドーパントイオン種（たとえばＢ，ＢＦ2またはｐ型ドーパント）をトレンチ開口部から基板へと注入してもよく、これによってＶｔおよびそのような他のデバイス特性を向上させるなどして変更する。その後、トレンチを絶縁物（たとえばＳｉＯ2）で（たとえば酸化または堆積処理によって）充填する。トレンチを絶縁物で充填した後、個々の分離構造を分離させるためにウェハを（たとえばＣＭＰ処理を用いて）平坦化してもよい。導電性ワード線構造を規定するか、またはポリシリコンゲートを対応するワード線に接続するために、ポリ１層と充填したトレンチとの上に、その後の第２のポリシリコン層（ポリ２）またはそのような別の導電物層を形成する。
本発明の一局面において、基板上の多層絶縁−電荷トラッピング−絶縁スタックは、ウェハの基板上の第１の酸化層と、第１の酸化層上の窒化層と、窒化層上の第２の酸化層とを、またはそのような別の多層ＯＮＯ型スタックを含む。
本発明の他の一局面において、ＳＡＳＴＩトレンチはメモリデバイスの周辺領域にのみ形成すればよく、たとえば、コア領域においてＳＡＳＴＩまたはＳＴＩ構造を使用する必要のないマルチビット型メモリ構造において有用であり得る。
本発明のさらに他の一局面において、たとえば、周辺領域において分離構造を使用する必要のない別の種類のデバイス構造、またはその他の将来の製造目的に対しては、メモリデバイスのコア領域にのみＳＡＳＴＩトレンチを形成すればよい。
本発明はこのように、必要な既存の処理工程が従来の方法よりも少ない縮小型メモリデバイスの製造を容易にする。本発明の製造方法の利点は、ＯＮＯがアルミナを含む場合に従来から除去するのが特に困難なＯＮＯ残留ストリンガーを処理工程の順序によって防止すること、および、有害な洗浄工程が回避されるためにＳＴＩ端部における酸化膜薄膜化が防止されることにある。さらに本発明の製造方法は、ビット線およびそのような他の構造のための活性領域の損失を軽減する。これは必要な酸化処理および熱処理が少ないためである。その上、本発明の製造方法はＳＴＩ分離を向上させる。これはＳＡＳＴＩ分離注入のドーパントの拡散が少なく、より容易に制御されるためである。
前述の成果および関連する結果について、以下の説明および添付の図面は、本発明のある例示的な局面および実施例を詳細に述べる。これらは、本発明の原理を採用し得るさまざまな方法のうちのいくつかのみを示すものである。本発明の他の目的、利点および新規な特徴は、図面と併せて考慮されると以下の本発明の詳細な説明から明らかになるであろう。
発明を実施する様態
図面を参照して、本発明の１以上の実施例を述べる。図面全体を通じて同じ要素に言及するのに同じ参照符号を用い、また図面において種々の構造が必ずしも同じ縮尺で描かれているとは限らない。本発明は、以下に例示し説明するデュアルビットまたは他のマルチビットＳＯＮＯＳ型フラッシュメモリセルに関連する、フラッシュメモリ構造および装置を製造するためのシステムおよび方法に関する。しかし本発明は、その他の種類のフラッ
シュメモリデバイス、たとえば単一のまたはマルチビットのセル等の製造に用いてもよいことを、および本発明はここに具体的に例示し説明する実施例に限定されないことが理解されるであろう。
図面を参照して、本発明の１以上の実施例を述べる。図面全体を通じて同じ要素に言及するのに同じ参照符号を用い、また図面において種々の構造が必ずしも同じ縮尺で描かれているとは限らない。本発明は、以下に例示し説明するデュアルビットまたは他のマルチビットＳＯＮＯＳ型フラッシュメモリセルに関連する、フラッシュメモリ構造および装置を製造するためのシステムおよび方法に関する。しかし本発明は、その他の種類のフラッ
シュメモリデバイス、たとえば単一のまたはマルチビットのセル等の製造に用いてもよいことを、および本発明はここに具体的に例示し説明する実施例に限定されないことが理解されるであろう。
まず図１Ａおよび図１Ｂを参照し、これらの図は、本発明のさまざまな方法によって製造し得る、例示的なデュアルビットメモリセル１０２と、１つの例示的な簡略化した形で相互接続した１個以上のセル１０２を含む仮想接地型メモリアレイ１００の一部分とをそれぞれ示す。図１Ａのメモリセル１０２は、ｎ＋ソース１０５とｎ＋ドレイン１０６とを有するＰ型基板１０４を含む。セル１０２は、電荷トラッピング層、たとえば、上部ＳｉＯ2層１０７と下部ＳｉＯ2層１０８との間にシリコン窒化層１０３が設けられたＯＮＯ層をさらに含む。ポリシリコンゲート１０９が上部酸化層１０７上に重なり、ｎ型不純物（たとえばリン）によってドーピングされる。メモリセル１０２は、２つのデータビットすなわち点線の丸Ａで示した左ビットおよび点線の丸Ｂで示した右ビットを記憶しこれにアクセスできるように動作可能である。デュアルビットメモリセル１０２は一般に対称的であり、ドレイン１０６およびソース１０５は交換可能である。たとえば右ビットＢに関しては、左接合部１０５がソース端子となり、右接合部１０６がドレイン端子となる。同様に左ビットＡに関しては、右接合部１０６がソース端子となり、左接合部１０５がドレイン端子となる。
セル１０２の例示的なアレイ１００を図１Ｂに示す。アレイ１００はゲート端子が対応するワード線（たとえばＷＬ0からＷＬn）に連結されたフラッシュセル１０２の行と、１つのセル１０２のドレインが対応するビット線（たとえばＢＬ0からＢＬm）および隣接セルのソースに連結されたセル１０２の列とを備える。図１Ｂでは、ワード線に対応するフラッシュセル１０２の各行は直列に接続され、あるセル１０２のソースは隣接セル１０２のドレインに連結されており、１列内のセル１０２の各ドレイン端子は同じビット線に接続される。これを仮想接地型メモリ構造とも称する。したがって、注目セル１０２に界接する、対応するワード線と１組のビット線とに適切な電圧を印加することによって、個々のフラッシュセル１０２を選択することができる。この例においては図１Ｂの例示的なアレイ１００を示しているが、本発明の１以上の局面は他のアレイ構造にも適用可能であることが理解されるべきである。
図２Ａから図２Ｆは、シャロートレンチ分離（ＳＴＩ）構造のための従来の処理方法を用いて半導体ウェハ２０２にデュアルセルＳＯＮＯＳ型メモリセルを製造する際の従来のＳＴＩ処理を示す。図２Ａから図２Ｆの従来の方法では、まず基板２０８の活性領域２０６の間の分離領域２０４にＳＴＩトレンチ開口部およびＳＴＩ構造を形成する。
図２Ａは、たとえば、半導体ウェハ２０２の基板２０８上における窒化層２１０の形成を示す。図２Ｂにおいて、活性領域２０６における窒化層２１０の部分を覆い、かつ分離領域２０４において露出した窒化層２１０の部分を残すように、パターニングしたレジストマスク２１２を形成すればよい。
図２Ｃにおいて、エッチング工程２１４を用いて、窒化層２１０を貫通して基板２０８内に分離トレンチまたは開口部２１６を形成する。その後レジストマスク２１２を除去し、ウェハを洗浄する。図２Ｄにおいて、たとえば堆積工程２２０によって、窒化層２１０上に重なり、かつ分離トレンチ２１６を充填するように絶縁物層２１８を形成する。図２Ｅにおいて、平坦化工程２２２、たとえば化学的機械工程（ＣＭＰ）を利用してウェハを平坦化すればよい。平坦化は窒化層２１０上で止まり、絶縁物２１８を周囲の領域から分離し、活性領域２０６を電気的に分離するためのＳＴＩ構造２２４を規定する。最後に、窒化物層２１０を基板２０８から除去すればよく、それによって図２ＦのようなＳＴＩ構造２２４が出現する。結果として得られる構造２２４は、基板２０８上に延在し、かつ窒
化層２１０の高さと一致する高さの段差を有する。
化層２１０の高さと一致する高さの段差を有する。
図３Ａから図３Ｃは、図２Ａから図２Ｆの従来の方法によって多数のＳＴＩ構造を形成するための従来のシャロートレンチ分離処理の詳細および問題をさらに示す。
図３Ａは、たとえば、図２Ａから図２Ｆと同様の基板２０８のコア領域２２６および周辺領域２２７に従来の方法で形成されたいくつかの完成済みＳＴＩ構造２２４を示す。図３Ｂでは、ウェハ２０２のコア領域２２６および周辺領域２２７の両方において、基板２０８およびＳＴＩ構造２２４上にＯＮＯ層２３０を形成する。次に図３Ｃに示すように、異方性エッチング２３４を用いて周辺領域２２７からＯＮＯ層２３０を除去し、コア領域２２６においてはたとえばマスク層（図示せず）によって保護すればよい。その後、ウェハ２０２全体を通じてさらに従来の処理を続けてもよい。
しかしながら、図３Ｃの従来の方法にも示されているように、異方性エッチング２３４はＯＮＯ層の水平面に対して選択的に働くため、周辺領域２２７における従来のＳＴＩ構造２２４の側面（端部）上に残留ＯＮＯストリンガー２３８が生じるおそれがある。
図４から図６は、図２Ａから図２Ｆおよび図３Ａから図３Ｃのウェハ２０２にＳＴＩ分離構造を形成する１つ以上の従来の方法に関連する他の問題を示す。
図４は、たとえば、従来のＳＴＩ製造方法における活性領域の損失を示す。分離トレンチ２１６を基板２０８の分離領域２０４に形成すると、その後のさらなる酸化および熱処理工程により、トレンチ２１６内に露出したシリコンが消費された分だけ酸化層２４０の厚さ２４０ａが増大する。この酸化層２４０の厚膜化により、分離トレンチ２１６間にある活性領域２４２は、当初のシリコン材料２４４よりも小さくなる。したがって、１つ以上の従来のＳＴＩ製造方法においてフラッシュメモリデバイス用に利用可能な活性領域２４２は小さい。
図５は、ウェハ２０２において従来のＳＴＩ製造方法で行なわれる洗浄処理のためにＳＴＩ構造の端部に生じ得る酸化膜薄膜化の問題を示す。従来から、分離トレンチ２１６を絶縁物２１８で充填した後、かつＯＮＯ層のゲート酸化膜または第１の酸化膜２５０を形成する前に、ウエット洗浄処理が必要である。洗浄処理には通常、ＤＨＦ（希釈フッ酸）を用いたウエット酸化エッチングが必要である。この洗浄処理により、ＳＴＩ構造２２４の端部に窪みまたは穴２５４とこれに伴う酸化膜薄膜化領域２５６とが形成されるおそれがある。ＳＴＩ端部における酸化膜の厚さは、平坦領域の厚さよりも薄い傾向にあり、これは機械的応力によって最も生じやすい。
図６は、従来のＳＴＩ製造方法における過剰ドーパント拡散の有害な影響を示す。従来のＳＴＩ製造方法では、ＳＴＩトレンチ２１６下の基板２０８内に注入されたドーパント２６０が、いくつかの追加の熱処理工程後に過剰に拡散するおそれがある。このような熱処理工程には、酸化または熱アニーリング動作が含まれ得る。これらの熱処理が続くにつれ、ドーパントが拡散するためにトレンチ２１６下の分離注入領域２６２が実質上広がる２６２ａ。したがって、２つのデバイス間の電気的分離が減少し、トランジスタのデバイス特性、たとえばトランジスタのしきい値Ｖｔを変化させる。さらに、分離注入のドーパントはＳＴＩの下に留まることが望ましいが、従来のフローの追加の熱処理工程に伴ってドーパントが拡散し、ドーパントの一部がシリコンの表面に到達して、デバイス特性を変えてしまう。
図７Ａおよび図７Ｂにおいて、本発明の１つ以上の局面によってウェハにフラッシュメモリセルを製造するための例示的な方法３００および３５０を示す。方法３００および３
５０は一連の行為または事象として下に例示し、説明するが、本発明はそのような行為または事象の例示した順序によって限定されないことが理解されるであろう。たとえば、本発明に係るここに例示および／または説明する行為もしくは事象とは別に、いくつかの行為は異なった順序で、および／または他の行為もしくは事象と同時に生じてもよい。また、本発明に係る手法を実施するのに、例示したすべての工程が必要とは限らない。さらに本発明に係る方法は、ここに例示し説明する構造の形成および／または処理ならびに例示しないその他の構造に関連して実施してもよい。一例では、方法３００および３５０またはその変形例を、図８から図２４に関して以下に例示し説明するように、デュアルビットメモリデバイスおよびその関連構造を製造するのに用いてもよい。したがって、方法３００および３５０はウェハのコア領域、周辺領域または両方の領域において同時に実施してもよい。
５０は一連の行為または事象として下に例示し、説明するが、本発明はそのような行為または事象の例示した順序によって限定されないことが理解されるであろう。たとえば、本発明に係るここに例示および／または説明する行為もしくは事象とは別に、いくつかの行為は異なった順序で、および／または他の行為もしくは事象と同時に生じてもよい。また、本発明に係る手法を実施するのに、例示したすべての工程が必要とは限らない。さらに本発明に係る方法は、ここに例示し説明する構造の形成および／または処理ならびに例示しないその他の構造に関連して実施してもよい。一例では、方法３００および３５０またはその変形例を、図８から図２４に関して以下に例示し説明するように、デュアルビットメモリデバイスおよびその関連構造を製造するのに用いてもよい。したがって、方法３００および３５０はウェハのコア領域、周辺領域または両方の領域において同時に実施してもよい。
図７Ａの方法３００は、たとえばステップ３０４から始まり、ステップ３１０において多層絶縁−電荷トラッピング−絶縁スタック、たとえば多層ＯＮＯスタックを標準的な処理を用いて基板上に形成する。ステップ３１０においてＯＮＯ層を形成する際に、公知の酸化および／または堆積技術を含む適切な処理工程および材料を採用してもよい。ステップ３１０において形成される層は、ＯＮＯスタックを含むがそれに限定はされず、他のいずれの絶縁−電荷トラッピング−絶縁多層スタックでもよい。酸化絶縁物の場合、酸化層のいずれかは、デバイス性能および信頼性性能を最適にするために窒化物またはその他のドーパントを含み得る。また窒化層は、デバイス性能および信頼性性能を容易に向上させるためにＳｉ、Ｎおよび／または酸素のようなドーパントを多く含み得る。基板上の多層ＯＮＯスタックは、たとえば、ウェハの基板上の第１の酸化層、第１の酸化層上の窒化層および窒化層上の第２の酸化層、または別のこのような多層ＯＮＯ型スタックを含んでもよい。
ステップ３１２において、ＯＮＯスタックをウェハの周辺領域から基板まで除去し、ウェハのコア領域にＯＮＯスタックを規定する。周辺領域のＯＮＯスタックは、たとえばエッチング処理を用いて除去すればよい。その後ステップ３１４において、たとえば堆積または酸化処理を用いて、ゲート絶縁層またはゲート酸化層（たとえばＳｉＯ2）を周辺領域の基板上に形成する（たとえば酸化によって成長させる）。
ステップ３１６において、第１のポリシリコン層をコア領域のＯＮＯスタックと周辺領域のゲート絶縁層との上に形成する。第１のポリシリコン層はポリシリコンゲートとして用いることができる。ステップ３１８において、開口部を、コア領域の第１のポリシリコン層およびＯＮＯスタックを貫通して、ならびに周辺領域の第１のポリシリコン層およびゲート絶縁層を貫通して基板内に同時形成し、それによってウェハの両方の領域に分離トレンチを規定する。このように形成された分離トレンチはさらに、コア領域および／または周辺領域の分離トレンチ間に、ウェハの活性領域を規定する。このような分離トレンチ開口部は、ウェハの活性領域にフォトレジストマスク材料を選択的に塗布し、基板材料までエッチングすることによって形成してもよい。その後、たとえばウエットエッチング動作を用いてマスク材料または構造をウェハ活性領域から除去すればよく、ウェハを洗浄する。
分離トレンチを形成した後かつトレンチを充填する前に、電気的分離を向上させるためにトレンチの底部に対して、ドーパントイオン種（たとえばＢ，ＢＦ2またはｐ型ドーパント）をトレンチ開口部から基板へと注入（図示せず）すればよい。
ステップ３２６において、分離トレンチ開口部を絶縁物（たとえばＳｉＯ2）で（たとえば酸化または堆積処理によって）充填する。トレンチを絶縁物で充填した後、必要であれば、個々の分離構造を分離するために（たとえば図示しないＣＭＰ処理を用いて）ウェ
ハを平坦化してもよい。
ハを平坦化してもよい。
最後にステップ３３２において、たとえば導電性ワード線構造を規定するため、またはポリシリコンゲートを対応するワード線に接続するために、第２のポリシリコン層またはそのような別の導電物層を第１のポリシリコン層と充填したトレンチとの上に形成する。第１のまたは第２のポリシリコン層のいずれかの堆積は、化学的気相成長（ＣＶＤ）処理またはそのような他の公知の処理を用いて行なえばよく、次いでそのパターニングを行なう。図７Ａの例示的な方法３００はステップ３４０で終了し、その後さらなる処理工程（図示せず）（たとえば周辺ゲートにおけるポリゲートのパターニング、ソース／ドレイン注入等）を行なってウェハの他の構造および装置を製造してもよい。次いでメタライゼーションおよびその他の後工程を行なう。
本発明の別の例示的な局面では、図７Ｂの方法３５０はステップ３５４から始まり、ステップ３６０において、多層絶縁−電荷トラッピング−絶縁スタック、たとえば多層ＯＮＯスタックが標準的な処理を用いて基板上に形成される。ステップ３６０においてＯＮＯ層を形成する際に、公知の酸化および／または堆積技術を含む適切な処理工程および材料を採用してもよい。ステップ３６０において形成される層は、ＯＮＯスタックを含むがそれに限定はされず、他のいずれの絶縁−電荷トラッピング−絶縁多層スタックでもよい。酸化絶縁物の場合、酸化層のいずれかは、デバイス性能および信頼性性能を最適にするために窒化物またはその他のドーパントを含み得る。また窒化層は、デバイス性能および信頼性性能を容易に向上させるためにＳｉ、Ｎおよび／または酸素のようなドーパントを多く含み得る。基板上の多層ＯＮＯスタックは、たとえば、ウェハの基板上の第１の酸化層、第１の酸化層上の窒化層および窒化層上の第２の酸化層、または別のこのような多層ＯＮＯ型スタックを含んでもよい。
ステップ３６２において、ＯＮＯスタックをウェハの周辺領域から基板まで除去し、ウェハのコア領域にスタックを規定する。ＯＮＯスタックは、たとえばエッチング処理を用いて除去すればよい。その後ステップ３６４において、たとえば堆積または酸化処理を用いて、ゲート絶縁層またはゲート酸化層（たとえばＳｉＯ2）を周辺領域の基板上に（たとえば酸化によって）形成する。
ステップ３６６において、第１のポリシリコン層をコア領域のＯＮＯスタックと周辺領域のゲート絶縁層との上に形成する。第１のポリシリコン層はポリシリコンゲートとして用いることができる。ステップ３６８において、開口部を、コア領域の第１のポリシリコン層およびＯＮＯスタックを貫通して、ならびに周辺領域の第１のポリシリコン層およびゲート絶縁層を貫通して基板内に同時形成し、それによってウェハの両方の領域に分離トレンチを規定する。このように形成された分離トレンチはさらに、コア領域および／または周辺領域の分離トレンチ間にウェハの活性領域を規定する。このような分離トレンチ開口部は、ウェハの活性領域にフォトレジストマスク材料を選択的に塗布し、基板材料までエッチングすることによって形成してもよい。その後、たとえばウエットエッチング動作を用いてマスク材料または構造をウェハの活性領域から除去すればよく、ウェハを洗浄する。
ステップ３７０において、分離トレンチを形成した後かつトレンチを充填する前に、電気的分離を向上させるため、トレンチの底部に対して、ドーパントイオン種（たとえばＢ、ＢＦ2またはｐ型ドーパント）をトレンチ開口部から基板へと注入すればよい。
ステップ３７６において、分離トレンチ開口部を絶縁物（たとえばＳｉＯ2）で（たとえば酸化または堆積処理によって）充填する。トレンチを絶縁物で充填した後、必要であれば、個々の分離構造を分離するためにステップ３７８において（たとえばＣＭＰ処理を
用いて）ウェハを平坦化および研磨してもよい。
用いて）ウェハを平坦化および研磨してもよい。
最後にステップ３８２において、たとえば導電性ワード線構造を規定するため、またはポリシリコンゲートを対応するワード線に接続するために、第２のポリシリコン層またはそのような別の導電物層を第１のポリシリコン層と充填したトレンチとの上に形成する。第１のまたは第２のポリシリコン層のいずれかの堆積は、化学的気相成長（ＣＶＤ）処理またはそのような他の公知の処理を用いて行なえばよく、次いでそのパターニングを行なう。図７Ｂの例示的な方法３５０はステップ３９０で終了し、その後さらなる処理工程（図示せず）を行なってウェハの他の構造および装置を製造してもよい。次いでメタライゼーションおよびその他の後工程を行なう。
図８から図２４は、本発明の例示的な方法に係るメモリセルの製造を示す。
図８から図１３は、図１４および図１５の例示的なＳＯＮＯＳ型の単一のまたはマルチビットのＮＡＮＤアレイの半導体ウェハ４０２のコア領域および周辺領域における分離構造の製造を示す断面図であり、たとえば図７Ａの方法３００および図７Ｂの方法３５０による本発明の一局面によって製造することができる。図８から図１３の方法はさらに、基板４０８のコア領域４０４および周辺領域４０６における分離トレンチ開口部および構造の形成を示す。
図８から図１３は、図１４および図１５の例示的なＳＯＮＯＳ型の単一のまたはマルチビットのＮＡＮＤアレイの半導体ウェハ４０２のコア領域および周辺領域における分離構造の製造を示す断面図であり、たとえば図７Ａの方法３００および図７Ｂの方法３５０による本発明の一局面によって製造することができる。図８から図１３の方法はさらに、基板４０８のコア領域４０４および周辺領域４０６における分離トレンチ開口部および構造の形成を示す。
図８において、まず、図７Ａおよび図７Ｂの方法のそれぞれのステップ３１０または３６０によって、ウェハ４０２の基板４０８上に例示的な多層ＯＮＯスタック４２０を形成する。多層ＯＮＯスタック４２０は、たとえば、基板４０８上に形成されたＳｉＯ2などの第１の酸化層ならびに第１の酸化膜上に形成された窒化層および窒化層上に形成された第２の酸化層を含み得る。たとえば、これらの材料は、４２２では総括的に示しているが、別個の堆積および／または酸化工程によって形成してもよい。先に述べたように、多層スタックは、図１４および図１５のようにマルチビットＳＯＮＯＳ ＮＡＮＤ型アレイに適した層および材料の他の組合せを含んでもよい。その後図７Ａおよび図７Ｂのそれぞれのステップ３１２または３６２に関して述べたように、たとえばエッチング処理によって周辺領域４０６からＯＮＯ層４２０を除去する。
さらに図８に示したように、ステップ３１４または３６４のとおり、たとえば堆積または酸化処理４２４を用いて、ゲート絶縁層またはゲート酸化層（たとえばＳｉＯ2）４２６（同じ縮尺で描いていない）を周辺領域４０６の基板４０８上に形成する。
図９において、方法ステップ３１６または３６６のとおりに、たとえば堆積４３０によって、図８のウェハのコア領域４０４のＯＮＯスタック４２０と、周辺領域４０６のゲート絶縁膜４２６との上に第１のポリシリコン層４２８を形成する。
図１０において、方法ステップ３１６または３６６のとおりに、たとえばエッチング処理４３４（エッチングマスクは図示せず）によって、ウェハ４０２のコア領域４０４および周辺領域４０６に分離トレンチを同時形成する。エッチング４３４は、コア領域４０４の第１のポリシリコン層４２８およびＯＮＯスタック４２０を貫通して、ならびに周辺領域４０６の第１のポリシリコン層４２８およびゲート絶縁層４２６を貫通して、基板４０８内に同時に進行し、それによって図９のウェハ４０２においてシャロー分離トレンチ（ＳＴＩ）４３８を規定する。第１のポリシリコン層４２８、ＯＮＯスタック４２０およびゲート絶縁層４２６をパターニングおよびエッチングする際に、公知のドライエッチングの化学的作用を含む適切な処理工程および材料を採用してもよい。ＯＮＯ層４２０の形成後にＳＴＩトレンチを形成することによって、周辺領域においてＯＮＯストリンガーが防止される。
図１１において、方法ステップ３７０のとおり、たとえばＳＡＳＴＩ分離注入処理４４０を用いて、Ｂ、ＢＦ2または別のｐ型イオン種のようなドーパントを対応する分離トレンチ４３８から基板４０８に注入し、図１０の基板４０２にＳＡＳＴＩ分離領域４４２を形成する。本発明の方法によれば、ＯＮＯおよびゲート酸化膜が既に形成されているので、ここで用いられる熱処理工程がより少ない（たとえば酸化処理およびアニーリング熱処理がより少ない）ためにＳＡＳＴＩ分離領域４４２が可能になる。熱処理数の減少によりＳＡＳＴＩ分離領域４４２のドーパント拡散が減少し（またはドーパント濃度が維持され）、それによってその後に形成される分離構造の電気的分離が向上する。この効果は、図１１、図１９および図２４の拡散と比較して先行技術の図６に示した拡散に関連してさらに述べる。
図１２では、方法ステップ３２６または３７６のとおりに、たとえば堆積処理４４４によって、図１１のウェハ４０２において分離トレンチ４３８を絶縁物（たとえばＳｉＯ2）４４６によって充填する。次いで、ＳＡＳＴＩ分離構造４４６内に絶縁物を規定するためにウェハを平坦化（図示せず）してもよい。必要に応じて、第１のポリシリコン層４２８およびそれ以降の他のポリ層の選択部分をパターニングおよびエッチング（図示せず）して、ＳＡＳＴＩ分離構造４４６間のウェハ４０２の活性領域４５０にポリシリコンゲート構造を形成してもよい。パターニングは、フォトレジスト、窒化物層またはその他の選択的材料もしくは構造を用いて行なうことができる。その後、マスキングに用いられたパターニング材料または構造を、たとえばウエットまたはドライエッチング動作を用いてウェハ活性領域４５０から除去すればよく、ウェハ４０２をたとえばリンス処理によって洗浄する。
最後に図１３において、方法ステップ３３２および３８２のとおりに、たとえば堆積処理４５４によって、図１２のウェハ４０２の第１のポリシリコン層４２８とＳＡＳＴＩ分離構造４４６との上に第２のポリシリコン層４５２を形成する。たとえば、ポリシリコンゲート構造を形成するか、導電性ワード線構造を規定するか、またはポリシリコンゲートを対応するワード線に接続するために、第２のポリシリコン層４５２を第１のポリシリコン層４２８とともに用いてもよい。第１のまたは第２のポリシリコン層のいずれかの堆積は、化学的気相成長（ＣＶＤ）処理またはそのような他の公知の処理を用いて行なうことができ、次いでそのパターニングを行なう。その後本発明による方法の例示的な実施例が終了し、その後さらなる処理工程（図示せず）（たとえばゲートのパターニング、ソース／ドレイン注入、シリサイド化等）を行なってウェハの他の構造および装置を製造してもよい。次いでメタライゼーションおよびその他の後工程を行なう。
図１４は、たとえば図７Ａ、図７Ｂおよび図８から図１３の方法による本発明の一局面によって製造し得る、ＳＯＮＯＳフラッシュメモリデバイス４０２（ウェハ）のコア領域４０４の少なくとも一部分を示す。ＳＯＮＯＳフラッシュメモリデバイス４０２は、トランジスタ４５８の単一のまたはマルチビットのＮＡＮＤアレイを含み、ビット線（たとえばＢＬ0、ＢＬ１、ＢＬ２、ＢＬ３）４６０の列に沿ってソースがドレインに直列接続され、ゲートがワード線（たとえばＷＬ0、ＷＬ１、ＷＬ２、ＷＬ３）４７０の行によって選択されるように接続される。ＮＡＮＤアレイメモリデバイス４０２のビット線４６０の一端はコモンソース４７４に接続される。ビット線４６０およびワード線４７０上の例示的な導電性（たとえば金属）ビアまたはコンタクト４７６は、メモリデバイス４０２の周辺領域４０６において必要となり得る、アドレスデコーダまたは他のそのような装置（図示せず）への接続を供する。
したがって本発明の方法によれば、ＳＡＳＴＩ分離構造４４６は活性領域４５０を規定し分離する。単一のまたはマルチビットのＮＡＮＤアレイメモリデバイス４０２の場合、活性領域４５０はビット線４６０とトランジスタ４５８のソース／ドレイン領域とを含み
、アレイの各ビットの電荷保持のためのＯＮＯ層４２０をさらに含む。
、アレイの各ビットの電荷保持のためのＯＮＯ層４２０をさらに含む。
本発明の方法の利点は、処理中に発生するＯＮＯ残留物の粒子のために製品歩留まりに影響する残留ＯＮＯストリンガーという従来の製造の問題を、ＯＮＯの形成後にＳＴＩトレンチをパターニングすることによって回避し、よって製造を容易にすることにある。層形成の順序によって従来の洗浄処理が回避されるため、当該方法はＳＴＩ端部における酸化膜薄膜化も防止する。トレンチおよびＳＴＩ構造の形成中、ＯＮＯおよびゲート酸化層は上に重なるポリシリコン層によって保護される。また、ＳＡＳＴＩ分離注入がその形成後における熱処理が従来の処理より少ないため、次のドーパント拡散が最小となり、ＳＡＳＴＩ分離構造４４６の電気的分離が向上する。したがってＳＡＳＴＩトレンチ４３８は、ＳＡＳＴＩ注入４４０を利用した際の自己整合を可能にし、シャロートレンチの電気的分離が向上し、コア４０４および周辺４０６における活性損失が減少する。
図１５は、図１４のフラッシュメモリデバイス４０２のＳＯＮＯＳトランジスタ４５８の例示的な列４７８の一部分をさらに示す。トランジスタ４５８は例示的なビット線（たとえばＢＬ0）４６０に沿ってコモンソース接続４７４に直列接続される。
図１６から図２３は、図２２および図２３の例示的なＳＯＮＯＳ型の単一のまたはマルチビットの仮想接地型アレイ構造の半導体ウェハ５０２の周辺領域における分離構造の製造を示す断面図であり、たとえば図７Ａの方法３００または図７Ｂの方法３５０による本発明の一局面によって製造することができる。まず一実施例において、基板５０８のコア領域５０４にドーパントを注入して、アレイのトランジスタ用に、拡散ビット線５１０およびその間にチャネル領域５１５を形成すればよい。図１６から図２３の方法は、基板５０８の周辺領域５０６における分離トレンチ開口部および構造の形成を示す。ビット線５１０およびチャネル領域５１５は本方法が開始する前に製造されるものとして例示し説明するが、このようなビット線５１０およびチャネル領域５１５の製造は同時に行なってもよいし、別の順序で行なってもよいことは当業者によって理解されるであろう。
図１６において、まず、図７Ａおよび図７Ｂの方法のそれぞれのステップ３１０または３６０によって、ウェハ５０２の基板５０８上に例示的な多層ＯＮＯスタック５３０を形成する。多層ＯＮＯスタック５２０は、たとえば、基板５０８上に形成されたＳｉＯ2などの第１の酸化層ならびに第１の酸化膜上に形成された窒化層および窒化層上に形成された第２の酸化層を含み得る。たとえば、これらの材料は５２２では総括的に示しているが、別個の堆積および／または酸化工程によって形成してもよい。先に述べたように、多層スタックは、図２２および図２３のようにマルチビットＳＯＮＯＳ型アレイに適した層および材料の他の組合せを含んでもよい。その後図７Ａおよび図７Ｂのそれぞれのステップ３１２または３６２に関して述べたように、たとえばエッチング処理５２２によって周辺領域５０６からＯＮＯ層５２０を除去する。
さらに図１６に示したように、ステップ３１４または３６４のとおりに、たとえば堆積または酸化処理５２４を用いて、ゲート絶縁層またはゲート酸化層（たとえばＳｉＯ2）５２６を周辺領域５０６の基板５０８上に形成する。
図１７において、方法ステップ３１６および３６６のとおりに、たとえば堆積５３０によって、図１６のウェハ５０２のコア領域５０４のＯＮＯスタック５２０と、周辺領域５０６のゲート絶縁膜５２６との上に第１のポリシリコン層５２８を形成する。
図１８において、方法ステップ３１６または３６６のとおりに、たとえばエッチング処理５３４によって、ウェハ５０２の周辺領域５０６に分離トレンチを形成する（エッチングマスクは図示せず）。エッチング５３４は、周辺領域５０６の第１のポリシリコン層５
２８およびゲート絶縁層５２６を貫通して基板５０８内に進行し、それによって図１７のウェハ５０２においてシャロー分離トレンチ（ＳＴＩ）５３８を規定する。第１のポリシリコン層５２８およびゲート絶縁層５２６をパターニングおよびエッチングする際に、公知のドライエッチングの化学的作用を含む適切な処理工程および材料を採用してもよい。
２８およびゲート絶縁層５２６を貫通して基板５０８内に進行し、それによって図１７のウェハ５０２においてシャロー分離トレンチ（ＳＴＩ）５３８を規定する。第１のポリシリコン層５２８およびゲート絶縁層５２６をパターニングおよびエッチングする際に、公知のドライエッチングの化学的作用を含む適切な処理工程および材料を採用してもよい。
図１９において、方法ステップ３７０のとおりに、たとえばＳＡＳＴＩ分離注入処理５４０を用いて、Ｂ、ＢＦ2または別のｐ型イオン種のようなドーパントを対応する分離トレンチ５３８から基板５０８に注入し、図１８の基板５０２にＳＡＳＴＩ分離領域５４２を形成する。本発明の方法によれば、ＳＡＳＴＩ分離領域５４２の側方拡散は先行技術の分離注入領域よりも少ない。これは、ＯＮＯおよびゲート酸化膜が既に形成されているので、ここで用いられる熱処理工程がより少ない（たとえば酸化処理およびアニーリング熱処理がより少ない）ためである。その後の熱処理数の減少により、ＳＡＳＴＩ分離注入５４２のドーパント拡散が減少し（またはドーパント濃度が維持され）、それによってその後に形成される分離構造の電気的分離が向上する。この効果は、図１１、図１９および図２４の拡散と比較して先行技術の図６に示した拡散に関連してさらに述べる。
図２０では、方法ステップ３２６および３７６のとおりに、たとえば堆積処理５４４によって、図１９のウェハ５０２において分離トレンチ５３８を絶縁物（たとえばＳｉＯ2）５４６によって充填する。次いでウェハを平坦化（図示せず）して、ＳＡＳＴＩ分離構造５４６内に絶縁物を規定する。必要に応じて、第１のポリシリコン層５２８および／またはそれ以降の他のポリ層の選択部分をパターニングおよびエッチング（図示せず）して、ＳＡＳＴＩ分離構造５４６間のウェハ５０２の周辺領域５０６における活性領域５４９にポリシリコンゲート構造を形成してもよい。パターニングは、フォトレジスト、窒化物層またはその他の選択的材料もしくは構造を用いて行なうことができる。その後、マスキングに用いられたパターニング材料または構造を、たとえばウエットまたはドライエッチング動作を用いてウェハ活性領域５４９から除去すればよく、ウェハ５０２をたとえばリンス処理によって洗浄する。
最後に図２１において、方法ステップ３３２および３８２のとおりに、たとえば堆積処理５５４によって、図２０のウェハ５０２の第１のポリシリコン層５２８とＳＡＳＴＩ分離構造５４６との上に第２のポリシリコン層５５２を形成する。たとえば、ポリシリコンゲート構造を形成するか、導電性ワード線構造を規定するか、またはポリシリコンゲートを対応するワード線に接続するために、第２のポリシリコン層５５２を第１のポリシリコン層５２８とともに用いてもよい。第１のまたは第２のポリシリコン層のいずれかの堆積は、化学的気相成長（ＣＶＤ）処理またはそのような他の公知の処理を用いて行なうことができ、次いでそのパターニングを行なう。その後本発明による方法の例示的な実施例が終了し、その後さらなる処理工程（図示せず）を行なってウェハの他の構造および装置を製造してもよい。次いでメタライゼーションおよびその他の後工程を行なう。
図２２は、たとえば図７Ａ、図７Ｂおよび図１６から図２１の方法による本発明の一局面によって製造し得る、ＳＯＮＯＳフラッシュメモリデバイス５０２（ウェハ）のコア領域５０４の少なくとも一部分を示す。ＳＯＮＯＳフラッシュメモリデバイス５０２は、トランジスタ５５８の単一のまたはマルチビットの仮想接地型アレイを含み、関連するゲートがワード線（たとえばＷＬ0、ＷＬ１、ＷＬ２、ＷＬ３）５７０の列に沿って接続されており、ドレインはソースに直列接続され、その間のビット線（たとえばＢＬ0、ＢＬ１、ＢＬ２、ＢＬ３）５１０の行によって選択される。ビット線５１０およびワード線５７０上の例示的な導電性（たとえば金属）ビアまたはコンタクト５７６は、メモリデバイス５０２の周辺領域５０６において必要となり得るアドレスデコーダまたは他のそのような装置（図示せず）への接続を供する。
したがって本発明の方法によれば、ＳＡＳＴＩ分離構造５４６は周辺領域５０６において活性領域５５０を規定し分離する。単一のまたはマルチビットの仮想接地型アレイメモリデバイス５０２の場合、コア領域には分離構造５４６は不要である。これは、ビット線５１０がその間にチャネル領域５１５を規定しているためである。さらに、ビット線５１０はトランジスタ５５８のソース／ドレイン領域を含み、アレイの各ビットの電荷保持のためにＯＮＯ層５２０をさらに含む。
本発明の方法の利点は、処理中に発生するＯＮＯ残留物の粒子のために製品歩留まりに影響する残留ＯＮＯストリンガーという従来の製造の問題を、ＯＮＯの形成後にＳＴＩトレンチをパターニングすることによって回避し、よって製造を容易にすることにある。また、ＳＡＳＴＩ分離注入領域が受ける熱処理がより少ないため、その後のドーパント拡散が最小となり、ＳＡＳＴＩ分離構造５４６の電気的分離が向上し、周辺５０６における活性損失が減少する。したがって、ＳＡＳＴＩトレンチ５３８は、ＳＡＳＴＩ注入５４０を利用した際の自己整合を可能にし、シャロートレンチの電気的分離が向上する。
図２３は、図２２のフラッシュメモリデバイス５０２のトランジスタ５５８の例示的な列５７８の一部分をさらに示す。トランジスタ５５８のゲートは例示的なワード線（たとえばＷＬ3）５７０に沿って接続される。
図２４は、先に述べた先行技術の図６の従来の分離注入および方法と比較して、ドーパント拡散の制御によって向上した効果を示す。図２４において、図７Ａ、図７Ｂならびに図１１および図１９の本発明の方法に係る、基板６０８およびトレンチ６３８が形成された別の例示的なメモリデバイスまたはウェハ６０２を示す。図２４のトレンチ開口部６３８からのドーパントイオン種（たとえばＢ、ＢＦ2またはｐ型ドーパント）の分離注入６４８は、熱処理数の減少によって、トレンチの壁面に対する自己整合性を図６の従来の注入２６０よりも向上させることができる。したがって、本発明の方法によって自己整合型分離領域６４２が可能となる。
本発明を１つ以上の実施例に関して示し説明したが、本明細書および添付の図面を読み理解すると、同等の変更および修正が当業者に浮かぶであろう。特に上述の構成要素（アセンブリ、デバイス、回路等）によって実行されるさまざまな機能に関して、このような構成要素を説明するのに用いた用語（「手段」を含む）は、別に示していない限り、ここに例示した本発明の例示的な実施例における機能を実行する開示された構造と構造的に同等ではなくても、記載した構成要素の具体的な機能を実行する（つまり機能的に同等の）いかなる構成要素にも対応するものとする。また、本発明の特定の特徴をいくつかの実施例のうちの１つのみについて開示したかもしれないが、このような特徴は、任意の所与または特定の用途について望ましく有利であり得るような他の実施例の１つ以上の他の特徴と組合せてもよい。さらに、詳細な説明または請求項のいずれかにおいて用いられている用語である「含む」、「有する」、「有した」、「備える」またはそれらの変形に関しては、このような用語は「備える」の用語と同様に包括的なものとする。
本発明は、マルチビットＳＯＮＯＳおよびその他のフラッシュメモリデバイスにおける活性コア領域および周辺領域を分離するのに用いられる、改良された自己整合型分離構造（ＳＡＳＴＩ）を製作する新たな手段を提供することによって、半導体の製造および処理の分野において採用することができる。
Claims (10)
- ウェハ（４０２）にシャロー分離トレンチ構造（４４６）を製造する方法（３００）であって、
前記ウェハの基板上に多層絶縁−電荷トラッピング−絶縁スタックを形成するステップ（３１０）と、
ウェハの周辺領域から前記多層絶縁−電荷トラッピング−絶縁スタックを除去するステップ（３１２）とを備え、それによって前記多層絶縁−電荷トラッピング−絶縁スタックを前記ウェハのコア領域に規定し、さらに、
前記基板の前記周辺領域上にゲート絶縁層を形成するステップ（３１４）と、
前記コア領域の多層絶縁−電荷トラッピング−絶縁スタックと、前記周辺領域の前記ゲート絶縁物との上に第１のポリシリコン層を形成するステップ（３１６）と、
分離トレンチを、コア領域の第１のポリシリコン層および多層絶縁−電荷トラッピング−絶縁スタックを貫通して、ならびに周辺領域の第１のポリシリコン層およびゲート絶縁層を貫通して、基板に同時形成するステップ（３１８）とを備え、それによって分離トレンチを規定し、さらに、
前記分離トレンチを絶縁物で充填するステップ（３２６）と、
第１のポリシリコン層と充填したトレンチとの上に第２のポリシリコン層を形成するステップ（３３２）とを備える、方法。 - 分離トレンチをコア領域および周辺領域に同時形成した後、かつ分離トレンチを絶縁物で充填する前に、分離トレンチに対応する基板にドーパントイオン種を注入するステップ（３７０）をさらに備える、請求項１に記載の方法。
- 分離トレンチに対応する基板に注入されるドーパントイオン種は、Ｂ、ＢＦ2およびｐ型ドーパントイオン種のうちの１つである、請求項２に記載の方法。
- 分離トレンチを絶縁物で充填した後、かつ第１のポリシリコン層と充填したトレンチとの上に第２のポリシリコン層を形成する前に、個々の分離構造を分離させるためにウェハを平坦化するステップ（３７８）をさらに備える、請求項１に記載の方法。
- シャロー分離トレンチ（４３８）はマルチビットＳＯＮＯＳフラッシュメモリに製造される、請求項１に記載の方法。
- ウェハ（４０２）にシャロー分離トレンチ構造（４４６）を製造する方法（３５０）であって、
前記ウェハの基板上に多層絶縁−電荷トラッピング−絶縁スタックを形成するステップ（３６０）と、
ウェハの周辺領域の前記多層絶縁−電荷トラッピング−絶縁スタックを除去するステップ（３６２）とを備え、それによって前記多層絶縁−電荷トラッピング−絶縁スタックをウェハのコア領域に規定し、さらに、
前記基板の前記周辺領域上にゲート絶縁層を形成するステップ（３６４）と、
前記コア領域の多層絶縁−電荷トラッピング−絶縁スタックと、前記周辺領域の前記ゲート絶縁物との上に第１のポリシリコン層を形成するステップ（３６６）と、
分離トレンチを、前記周辺領域の前記第１のポリシリコン層およびゲート絶縁層を貫通して前記基板に形成するステップ（３６８）とを備え、それによって分離トレンチを規定し、さらに、
前記分離トレンチを絶縁物で充填するステップ（３７６）と、
第１のポリシリコン層と充填したトレンチとの上に第２のポリシリコン層を形成するステップ（３８２）とを備える、方法。 - 分離トレンチをコア領域および周辺領域に同時形成した後、かつ分離トレンチを絶縁物で充填する前に、分離トレンチに対応する基板にドーパントイオン種を注入するステップ（３７０）をさらに備える、請求項６に記載の方法。
- 分離トレンチを絶縁物で充填した後、かつ第１のポリシリコン層と充填したトレンチとの上に第２のポリシリコン層を形成する前に、個々の分離構造を分離させるためにウェハを平坦化するステップ（３７８）をさらに備える、請求項６に記載の方法。
- マルチビットＳＯＮＯＳフラッシュメモリセルを製造する方法（３００）であって、
ウェハの基板上に多層絶縁−電荷トラッピング−絶縁スタックを形成するステップ（３１０）と、
前記多層絶縁−電荷トラッピング−絶縁スタック上に第１のポリシリコン層を形成するステップ（３１６）と、
分離トレンチを、前記第１のポリシリコン層および多層絶縁−電荷トラッピング−絶縁スタックを貫通して前記基板に形成するステップ（３１８）とを備え、それによって分離トレンチを規定し、さらに、
前記分離トレンチを絶縁物で充填するステップ（３２６）と、
前記第１のポリシリコン層と充填したトレンチとの上に第２のポリシリコン層を形成するステップ（３３２）とを備える、方法。 - コア領域および周辺領域に分離トレンチを同時形成した後、かつ分離トレンチを絶縁物で充填する前に、分離トレンチに対応する基板にドーパントイオン種を注入するステップ（３７０）をさらに備える、請求項９に記載の方法。
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