KR20070116664A - 자기-정렬된 ｓｔｉ ｓｏｎｏｓ - Google Patents

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KR20070116664A
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히데히코 시라이와
마크 랜돌프
유 선
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스펜션 엘엘씨
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Abstract

멀티 비트 SONOS 플래시 메모리 소자에 있어서 얕은 분리 트렌치들과 구조들을 제조하는 방법(300, 350)이 설명되어 있다. 본 발명의 일 실시예에 따른 방법(300)은 웨이퍼(402)의 기판(408) 위에, 예를 들어 ONO 스택(420)과 같은 다중층 유전층-전하포획층-유전층 스택(420)을 형성하는 단계와, 상기 웨이퍼(402)의 주변 영역(406)에서 상기 다중층 유전층-전하포획층-유전층 스택(420)을 제거하는 단계-이 단계에서 웨이퍼(402) 코어 영역(404)의 다중층 유전층-전하포획층-유전층 스택(420)이 정의된다-를 포함하여 이루어진다. 상기 방법(300)은 상기 기판(408)의 주변 영역(406) 위에 게이트 유전층(426)을 형성하는 단계(314), 상기 코어 영역(402)의 다중층 유전층-전하포획층-유전층 스택(420)과 상기 주변 영역(406)의 게이트 유전층(426) 위에 제1폴리실리콘층(428)을 형성하는 단계, 그리고 나서, 상기 코어 영역(404)와 주변 영역(406)에 분리 트렌치(438)을 동시에 형성하는 단계를 더 포함할 수 있다. 그 다음, 상기 제1폴리실리콘층(428)과 상기 충진된 트렌치들(438) 위에 형성된 제2폴리실리콘층(452)은 자기-배열된 STI 구조(446)을 형성한다. 상기 방법(300)은 주변 영역의 STI 가장자리에서 ONO 잔류 스트링거를 방지하며, 액티브 영역의 손실을 줄이고, 주변 게이트 산화물과 STI 가장자리에서의 ONO의 씨닝 현상을 감소시키며, 열적 공정 단계가 적어지므로 분리 임플란트 중에 도펀트의 확산을 감소시킨다.
STI, 스트링거, 씨닝(thinning) 현상, 자기-배열

Description

자기-정렬된 ＳＴＩ ＳＯＮＯＳ{SELF-ALIGNED STI SONOS}
본 발명은 대체로 프로세싱 반도체 소자에 관한 것이며, 더욱 상세하게는 반도체 소자에 있어서 플래시 메모리 셀을 제조하기 위한 시스템 및 제조 방법에 관한 것이다.
플래시 및 다른 종류의 전자 메모리 소자는 개별적으로 저장하도록 동작하는 메모리 셀로 구성되며, 바이너리 정보나 데이터로의 엑세스를 제공한다. 메모리 셀들은 보통 8개의 셀로 이루어진 바이트(byte)들과, 16개 이상의 셀을 포함할 수 있으며, 보통은 8의 배수로 설정되는 워드(word)들과 같은 복합 셀 유닛으로 이루어진다. 이러한 메모리 소자에 있어서 데이터의 저장은 메모리 셀의 특정 세트에 기입함으로써 수행되며, 때때로 셀들을 프로그래밍한다고 일컬어진다. 상기 셀로부터의 데이터의 검색은 판독 동작에서 이루어진다. 기입과 판독 동작에 더하여, 메모리 소자의 셀들의 그룹은 소거될 수 있으며, 상기 그룹의 각각의 셀들은 정해진 상태(known state)로 프로그래밍된다.
상기한 개개의 셀들은 개별적으로 어드레스 할 수 있는 바이트나 워드와 같은 유닛 또는 그룹으로 구성되는데, 개별적으로 어드레스할 수 있는 유닛들 또는 그룹들은 워드라인들과 비트라인들을 이용하여 어드레스 디코딩 회로를 통해 기입, 프로그램, 또는 소거 동작을 하기 위해 액세스된다. 기존의 플래시 메모리는 1비트 이상의 정보나 데이터가 각각의 플래시 메모리 셀에 저장되는 셀 구조로 구성된다. 전형적인 단일 비트 메모리 구조에서, 각 셀은 대체로 기판이나 P-우물에 소스, 드레인 및 채널뿐만 아니라, 상기 채널 위에 놓인 스택 게이트(stacked gate)를 가지는 MOS 트랜지스터 구조를 포함한다. 스택 게이트는 P-우물의 표면 상에 형성된 (종종 터널 산화물로 일컬어지는) 얇은 게이트 유전층을 더 포함할 수 있다.
스택 게이트는 또한 터널 산화물 위에 놓인 폴리실리콘 플로팅 게이트와 상기 플로팅 게이트 위에 놓인 인터폴리 유전층(interpoly dielectric layer)을 포함한다. 인터폴리 유전층은 흔히 질화물층을 사이에 두고 두 산화물층이 위치하는 산화막-질화막-산화막(ONO; oxide-nitride-oxide)과 같은 다중절연층이다. 마지막으로, 폴리실리콘 콘트롤 게이트가 상기 인터폴리 유전층 위에 놓인다.
그 외 종류의 메모리 소자들은 ONO층의 상부와 하부에 실리콘이나 다결정 실리콘을 포함하는 것들을 포함하며, 이러한 실리콘-산화막-질화막-산화막 소자는 흔히 SONOS 메모리 소자로 일컬어진다. 이러한 소자들은 물리적인 듀얼 비트 메모리 셀들을 포함할 수 있으며, 상기 메모리 셀들은 국부적인 전하를 포획함으로써 2개의 바이너리 비트 데이터를 저장하도록 개별적으로 적용된 것이다. SONOS 메모리 소자는 얇은 하부 산화막에서의 데이터 보유력(data retention), 낮은 전압에서의 동작 및 고속 프로그래밍 속도를 제공한다.
듀얼 비트 메모리 셀은 대체로 대칭을 이루며 동일한 형태의 서로 교체가능한 소스/드레인 영역을 포함하여 이루어진다. 상기 게이트, 드레인 및 소스 단자들 에 적절한 전압을 인가하면 두 개의 비트 중 하나에 엑세스할 수 있다. 플래시 메모리 셀에서 코어 셀들은 단일 비트 셀이거나 멀티 비트 셀이건 간에, 다양한 별개의 구성으로 상호 연결될 수 있다. 예를 들어, 가상 접지 타입의 구성으로 셀이 구성될 수 있으며, 한 로우(row)에 있는 셀들의 콘트롤 게이트들은 워드라인에 각각 연결된다. 또한, 특정 컬럼(column)에 있는 메모리 셀들의 소스/드레인 영역들은 전도성 비트라인에 의해 서로 연결될 수 있다. 동작시에는, 개별적인 플래시 셀들과 이 셀들의 개별적인 데이터 비트들은 비트라인들 각각과 워드라인을 통해 어드레스되는데, 상기 비트라인들은 그것의 제1 및 제2소스/드레인 영역에 연결되고 상기 워드라인은 게이트에 연결되며, 프로그래밍(기입), 판독, 소거나 그 외 동작을 위해 주변 디코더(peripheral decoder)와 콘트롤 회로를 이용한다.
대부분의 이러한 어레이 구조에서, 개개의 플래시 셀들의 액티브 영역은 절연물질로 이루어진 분리 구조(isolation structure)에 의해 따로따로 전기적으로 분리(isolate)된다. 상기 분리 구조는 ONO층과 폴리실리콘 게이트층을 형성하기 전에, 기존의 STI(shallow trench isolation)를 형성하는 방법과 유사하게 형성될 수 있다.
소자 밀도가 증가하고 제품의 크기가 감소함에 따라, 각각의 메모리 셀들에 대한 다양한 구조와 형상이 축소되는 것이 바람직하며, 이러한 축소는 흔히 스케일링(scaling)이라고 일컬어진다. 그러나, 기존의 듀얼 비트 SONOS 플래시 메모리 셀을 제작하는 데 사용되는 제조기술은 셀 크기를 감소시키는 데에 있어 디자이너의 역량을 제한하거나 억제한다. SONOS 플래시 메모리 소자에 STI 분리 구조가 형성될 수 있는 기존의 제조 공정에서는, 상기 STI가 초기부터 형성된 후 충진되고, ONO층이 상기 STI와 기판 위에 놓이게 형성된다. 그 다음, 소자의 코어 영역에 ONO를 남기면서 주변 영역의 ONO는 제거하기 위해 이방성 식각이 이용된다. 그 후, 폴리실리콘 게이트층이 웨이퍼 위에 선택적으로 형성되며, 기타 일반적인 리소그래피 공정들이 평소와 같이 이어진다.
그러나, 상기 이방성 식각은 수평한 표면에 선택적으로 작용하기 때문에, 잔류 ONO 스트링거(stringer)들이 다이(die)의 주변 영역에 있는 STI 영역의 측면 가장자리 상에 남아 해로운 영향을 미칠 수 있다. 소자의 밀도를 용이하게 증가시켜 메모리 셀 소자를 축소(scale)하기 위해서는, STI 분리 구조 사이에 분리 도펀트(isolation dopant)가 최소로 확산되도록 유지함과 아울러, STI 분리 구조 사이에 가능한 한 가장 넓은 액티브 영역을 제공하는 것이 바람직하다. 그러나, 이러한 분리 구조를 형성하기 위해 사용되는 많은 산화, 열, 및 세정 공정은 일반적으로 산화와, 도펀트의 확산 및 STI 산화막 영역의 씨닝(thinning) 현상을 지나치게 하는 한계점이 있는데, 이는 목적하고자 하는 목적하는 성능 설계 내로 상기 소자를 축소할 수 있는 역량을 제한한다. 따라서, 소자의 성능을 희생하지 않고 멀티 비트 SONOS 플래시 메모리 소자의 크기를 축소할 수 있는 개선된 제조 기술이 필요하다.
이하, 본 발명의 몇 가지 특성을 기본적으로 이해할 수 있도록 하기 위해 본 발명의 요약을 간결하게 나타내었다. 본 요약은 본 발명의 광범위한 범위의 개략적인 설명은 아니다. 이것은 본 발명의 핵심 부분 또는 필수불가결한 구성요소를 확인하거나 본 발명의 범위를 묘사하고자 의도된 것은 아니다. 그보다는, 이러한 요약의 제일의 목적은 후술할 발명의 상세한 설명에 앞서 간단한 형식으로 본 발명의 몇몇 개념들을 설명하는 것이다.
본 발명은 멀티 비트 SONOS 및 기타 플래시 메모리 셀들을 제조하는 방법을 제공하며, 메모리 어레이의 액티브 코어 영역과 주변 영역을 분리하는 데 사용되는 개선된 자기-배열 STI 구조(SASTI; self-aligned STI structure)를 형성하는 것에 관한다. 본 발명은 메모리 소자의 코어 영역들과 주변 영역들에 SASTI 구조를 동시에 제조하는 것을 제공하며, 예를 들어, NAND 타입 메모리 소자에 있어 유용하게 사용될 수 있다.
웨이퍼 기판 위에 형성된 다중층(multilayer)의 유전층-전하포획층-유전층 스택(예를 들어, ONO 스택)을 형성하기 위해 일 방법이 제공된다. 다음으로, 웨이퍼 코어 영역의 스택을 정의하기 위하여 웨이퍼 주변 영역의 스택이 제거된다. 상기 기판의 주변 영역 위에는 게이트 유전층(예를 들어, SiO2)이 형성된다. 다음으로, 코어 영역의 유전층-전하포획층-유전층 스택(예를 들어, ONO)과 주변 영역의 게이트 유전층 위에 폴리실리콘 게이트 구조로 사용되기 위한 제1폴리실리콘층(Poly 1)이 형성된다. 다음으로, 코어 영역에서 Poly1층 및 스택 기판을 관통하고 주변 영역에서 Poly1층 및 게이트 유전층을 관통하여 개구부 또는 STI 분리 트렌치가 동시에 형성되며, 이에 따라 웨이퍼의 양 영역에 분리 트렌치(isolation trench)들이 정의된다.
SASTI 트렌치들을 형성한 후 상기 트렌치들이 충진되기 이전에, Vt 및 기타 이러한 소자 특징들을 향상시키거나 변경하기 위해 트렌치 개구부를 통해 기판부로 도펀트 이온 종(예를 들어, B, BF2 또는 p-타입 도펀트)이 임플란트될 수 있다. 그 다음에는, 유전 물질(예를 들어 SiO2)로 상기 트렌치들이 (예를 들어, 산화 또는 증착 과정을 통해서) 충진된다. 트렌치들을 유전 물질로 채우고 난 다음, 상기 웨이퍼는 각각의 분리 구조(isolation structure)들을 분리(separate)하기 위하여 (예를 들어, CMP 공정을 이용하여) 평탄화된다. 상기 Poly1과 충전된 트렌치 위에는 예를 들어 전도성 워드라인 구조들을 정의하거나 대응하는 워드라인들에 폴리실리콘 게이트들을 상호연결하기 위하여, 제2폴리실리콘층(Poly2) 또는 기타 이러한 전도성 물질층이 뒤따라서 형성된다.
본 발명의 일 실시예에서는, 기판 위에 놓인 다중층의 유전층-전하포획층-유전층 스택은 웨이퍼 기판 위에 놓인 제1산화막층과, 상기 제1산화막층 위에 놓인 질화막층, 및 상기 질화막층 위에 놓인 제2산화물막으로 이루어지거나, 또 다른 이러한 다중층 ONO 타입 스택으로 이루어진다.
본 발명의 다른 실시예에 있어서, SASTI 트렌치들은 메모리 소자의 주변 영역에만 형성되는 것이 필요하며, 예를 들어, 코어 영역에 SASTI나 STI 구조를 사용하는 것이 요구되지 않는 멀티 비트 타입 메모리 아키텍쳐에 유용하게 쓰일 수 있다.
본 발명의 또 다른 실시예에서는, 예를 들어 주변 영역에 분리 구조를 사용하지 않아도 되는 다른 타입의 소자 아키텍쳐를 위해서나 기타 장래의 제조를 목적으로 하는 경우를 위해서, SASTI 트렌치들이 메모리 소자의 코어 영역에만 형성되는 것이 필요하다.
본 발명은 따라서 기존 제조방법에서 요구되는 현행 공정보다 적은 공정이 필요한 축소된 메모리 소자의 생산을 용이하게 한다. 본 발명에 따른 제조 방법은 ONO 스트링거가 잔류하는 것을 막는데, 상기 ONO 스트링거가 알루미나로 이루어진 때에는 제조 공정의 순서 때문에 기존 방법으로는 제거하기가 매우 어렵다. 그리고 본 발명에 따른 제조 방법은 STI의 가장자리에서 산화막이 씨닝(thinning)되는 것을 예방하며, 이는 해로운 영향을 미칠 수 있는 세정 공정을 피할 수 있기 때문이다. 게다가, 본 발명에 따른 제조 방법은 비트라인들과 기타 이러한 구조물의 액티브 영역에서의 손실을 완화시키는데, 이는 산화 공정 및 열 공정이 더 적게 필요하기 때문이다. 또한, 본 발명에 따른 제조방법은 SASTI 분리 임플란트의 도펀트가 적게 확산되고 더 용이하게 제어되기 때문에 더 나은 STI 분리(STI isolation)를 제공한다.
앞서 기술된 목적을 달성하기 위하여, 이하 상세한 설명과 첨부된 도면은 본 발명의 일 도시예들 및 실시예들로서 상세하게 개시된다. 이러한 것들은 본 발명의 적용 가능한 원리에 있어서 다양한 방법들 중에 단지 몇몇의 예시적인 것들이다. 본 발명의 이점과 새로운 특징들은 첨부된 도면을 참작할 때 이하의 본 발명의 상세한 설명으로부터 명확해질 것이다.
도 1A는 본 발명의 하나 이상의 실시예에 따라 제조될 수 있는 예시적인 듀얼 비트 플래시 메모리 셀을 도시한 부분 측단면도.
도 1B는 워드라인들과 비트라인들을 이용한 엑세스용 가상 접지 아키텍쳐로 이루어진 복수 개의 듀얼 비트 플래시 메모리 셀들을 포함하는 예시적인 플래시 메모리 어레이 일부분을 도시한 배선도.
도 2A 내지 도 2F는 기판에 STI 구조를 형성하기 위한 반도체 웨이퍼의 기존 STI 공정을 도시한 부분 측단면도.
도 3A 내지 3C는 기판의 코어 영역과 주변 영역에 STI 구조를 형성하기 위한 기존 반도체 웨이퍼의 STI 공정을 그 안에 생성될 수 있는 ONO 스트링거를 포함하여 더욱 상세하게 도시한 부분 측단면도.
도 4는 기존의 STI 형성 방법에 따라 기판에 STI 트렌치가 형성될 때 STI 사이에서 일어날 수 있는 액티브 손실 효과를 도시한 부분 측단면도.
도 5는 기존의 STI 형성 방법에 따른 세정 공정에 의해 STI 구조의 가장자리에서 일어날 수 있는 산화막 씨닝을 도시한 부분 측단면도.
도 6은 기존의 STI 형성 방법에 따라 임플란트 공정 및 몇 가지의 기타 열 공정 단계가 수행된 후 기판 내 STI 트렌치의 하부에서 발생할 수 있는 과다 도펀트 확산 효과를 도시한 부분 측단면도.
도 7A와 7B는 본 발명에 따른 분리 구조를 가지는 멀티 비트 SONOS 타입 플래시메모리 소자를 제조하는 예시적인 방법을 도시한 순서도.
도 8은 도 7A와 도 7B의 방법에 따라 기판 위 웨이퍼의 코어 영역에 ONO 다 중층 스택을 형성하는 방법과 기판 위 웨이퍼의 주변 영역에 게이트 산화막을 형성하는 방법을 예시적으로 도시한 부분 측단면도.
도 9는 도 8의 웨이퍼에 있어서 코어 영역의 ONO 스택과 주변 영역의 게이트 유전층 위에 제1폴리실리콘층을 형성한 것을 도시한 부분 측단면도.
도 10은 도 9의 웨이퍼에 있어서 코어 영역에서 제1폴리실리콘층 및 ONO 스택을 관통하고, 그리고 주변 영역에서 제1폴리실리콘층 및 게이트 유전층을 관통하여, 기판부에 분리 트렌치를 동시에 형성하는 것을 도시한 부분 측단면도.
도 11은 도 10의 웨이퍼에 있어서 분리 트렌치와 관련하여 기판부에 도펀트 이온 종을 분리 임플란트하는 것을 도시한 부분 측단면도.
도 12는 도 11의 웨이퍼에 있어서 유전물질로 분리 트렌치를 충전하고 그 후에 이어서 웨이퍼에 선택적인 평탄화와 연마를 한 것을 도시한 부분 측단면도.
도 13은 도 12의 웨이퍼에 있어서 제1폴리실리콘층과 충진된 트렌치 위에 제2폴리실리콘층을 형성하는 것을 도시한 부분 측단면도.
도 14는 도 7A, 7B 및 8-13에 도시된 본 발명의 일 실시예에 따라 형성될 수 있는 싱글 또는 멀티 비트 NAND 어레이를 포함하는 SONOS 플래시 메모리 소자의 코어 영역을 도시한 평면도.
도 15는 도 14의 플래시 메모리 소자의 몇몇 개의 트랜지스터를 도시한 배선도로, 상기 직렬 트랜지스터는 비트라인을 따라 동일한 소스 연결부에 연결되는 것을 도시한 것.
도 16은 코어 영역에 STI가 필요하지 않을 경우, 도 7A와 도 7B의 방법에 따 라 기판 위 웨이퍼의 코어 영역에 ONO 다중층 스택을 형성하는 방법과 기판 위 웨이퍼의 주변 영역에 게이트 산화막을 형성하는 다른 실시예를 도시한 부분 측단면도.
도 17은 도 16의 웨이퍼에 있어서 코어 영역의 ONO 스택과 주변 영역의 게이트 유전층 위에 제1폴리실리콘층을 형성하는 것을 도시한 부분 측단면도.
도 18은 도 17의 웨이퍼의 주변 영역에 있어서 제1폴리실리콘층 및 게이트 유전층을 관통하여, 기판부에 분리 트렌치를 형성하는 것을 도시한 부분 측단면도.
도 19는 도 18의 웨이퍼에 있어서 분리 트렌치와 관련하여 기판부로 도펀트 이온 종을 분리 임플란트하는 것을 도시한 부분 측단면도.
도 20은 도 19의 웨이퍼에 있어서 유전 물질로 분리 트렌치를 충진하고, 그 후에 이어서 웨이퍼에 선택적인 평탄화와 연마를 한 것을 도시한 부분 측단면도.
도 21은 도 20의 웨이퍼에 있어서 제1폴리실리콘과 충진된 트렌치들 위에 제2폴리실리콘층을 형성하는 것을 도시한 부분 측단면도.
도 22는 도 7A, 7B 및 16-21에 도시된 본 발명의 일 실시예에 따라 형성될 수 있는 싱글 또는 멀티 비트 가상 접지 어레이를 포함하는 SONOS 플래시 메모리 소자의 코어 영역을 도시한 평면도.
도 23은 도 22의 플래시 메모리 소자의 몇몇 개의 트랜지스터를 도시한 배선도로, 상기 직렬 트랜지스터는 워드라인을 따라 연결되는 것을 도시한 것.
도 24는 도 7A, 7B, 및 8-23의 제조 방법에 따라 이온 임플란트가 수행된 후 기판 내 STI 트렌치 하부에 일어날 수 있는 도펀트 확산이 제어됨으로써 얻을 수 있는 개선 효과를 도시한 부분 측단면도.
도면을 참조하여 이하 본 발명에 따른 하나 이상의 실시예가 설명될 것이며, 전체적으로 유사한 번호는 유사한 구성요소를 나타내는데, 여러 가지 구조들이 반드시 동일한 비례는 아니다. 본 발명은 듀얼 비트 또는 기타 멀티 비트 SONOS 타입 플래시 메모리 셀에 관계된 플래시 메모리 구조와 소자를 제조하는 방법 및 시스템에 관한 것으로, 이하 설명된다. 그러나, 본 발명이 싱글 및 멀티 비트 셀, 또는 기타와 같은, 다른 타입의 메모리 소자를 제조하는 데 적용될 수 있음이 인정될 것이며, 본 발명은 여기에 특정적으로 설명되고 도시된 실시예에 한정되지 않는다.
도 1A와 도 1B를 참조하면, 예시적인 듀얼 비트 메모리 셀(102)과 가상 접지 메모리 어레이(100)의 일부가 각각 도시한 바와 같은 형상으로 도시되어 있는데, 간략한 실시예의 형태로 하나 또는 그 이상의 상호연결된 셀(102)들을 포함하며, 이러한 것들은 본 발명의 다양한 제조 방법에 따라 제조될 수 있다. 도 1A의 메모리 셀(102)은 n+ 소스(105)와 n+ 드레인(106)을 가지는 P-타입 기판(104)을 포함하여 이루어진다. 상기 셀(102)은 상부 및 하부 SiO2층(107, 108) 사이에 위치한 실리콘 질화막층(103)으로 이루어진 ONO층과 같은 전하포획층을 더 포함하여 이루어진다. 상부 산화막층(107) 위에는 폴리실리콘 게이트(109)가 놓이며, n-타입 불순물(예를 들어, 인)로 도핑되어 있다. 메모리 셀(102)은 저장 및 2 개의 데이터 비트로의 엑세스를 제공하도록 동작가능하며, 왼쪽 비트는 점선으로 된 원 A로, 오른쪽 비트는 점선으로 된 원 B로 표시된다. 듀얼 비트 메모리 셀(102)은 대체적으로 대칭적이며, 드레인(106)과 소스(105)는 상호교환가능하다. 예를 들어, 오른쪽 비트 B에 대해 왼쪽 접합(105)은 소스 단자로, 오른쪽 접합(106)은 드레인 단자로 제공될 수 있다. 동일한 방식으로 왼쪽 비트 A에 대해서, 오른쪽 접합(106)은 소스 단자로, 왼쪽 접합(105)은 드레인 단자로 제공될 수 있다.
셀(102)의 어레이(100)의 실시예는 도 1B에 도시되어 있는데, 관련 워드라인(예를 들어, WL0에서 WLn)에 결합된 게이트 단자들을 가지는 플래시 셀(102)들의 로우(row)들과, 컬럼(column)들로 이루어지는데, 한 셀(102)의 드레인은 관련 비트라인(예를 들어 BL0에서 BLn) 및 인접 셀의 소스에 결합된다.
도 1B에서는 플래시 셀(102)들의 워드라인에 연결된 각 로우들은 직렬로 연결되고, 한 셀(102)의 소스는 인접한 셀(102)의 드레인에 결합되며, 단일 컬럼 내 셀(102)의 각 드레인 단자는 동일한 비트라인에 연결되는데, 흔히 가상 접지 메모리 아키텍쳐라고 일컬어진다. 따라서 개별적인 플래시 셀(102)은 관심 있는 셀(102)에 연결된 관련 워드라인과 한 쌍의 비트라인에 적절한 전압을 인가함으로써 선택될 수 있다. 도 1B에는 본 발명에 따른 어레이(100)의 실시예가 도시되었지만, 본 발명의 하나 이상의 관점에 따라 다른 어레이 구조에도 적용이 가능함이 이해되어야 한다.
도 2A 내지 도 2A에는 STI 구조를 형성하기 위해 기존의 제조 방법을 이용하여 반도체 웨이퍼(202)에 듀얼 셀 SONOS 타입 메모리 셀을 제조하는 기존의 STI 공정을 도시하였다. 도 2A 내지 도 2F에 도시된 기존의 제조방법은 STI 트렌치 개구 부와 STI 구조를 기판(208)의 액티브 영역(206)들 사이의 분리 영역(isolation region, 204)에 형성하는 것으로 시작한다.
도 2A는, 예를 들어, 반도체 웨이퍼(202)의 기판(208) 위에 질화막층(210)을 형성하는 것을 도시한 것이다. 패턴화된 레지스트 마스크(212)는 도 2B에서와 같이 형성될 수 있으며, 액티브 영역(206)의 질화막층(210) 부분을 덮고 분리 영역(204)의 질화막층(210) 부분을 노출되게 남긴다.
도 2C에서는 분리 트렌치 또는 개구부(216)를 형성하기 위해서 질화막층(210)을 관통하여 기판(208)부에까지 식각 공정(214)이 수행된다. 그 다음 레지스트 마스크(212)가 제거되고 웨이퍼가 세정된다. 도 2D에서는 유전 물질층(218)이 질화막층(210) 위에 놓이게 형성되고 분리 트렌치(216)가 충진되는데, 예를 들어, 증착공정(220)에 의해 수행된다. 도 2E에서는, CMP(chemical mechanical process)와 같은 평탄화 공정(222)이 웨이퍼를 평탄화하기 위해 이용되며, 상기 평탄화 공정은 유전 물질(218)이 주변 영역으로부터 분리(isolation)되고 액티브 영역(206)이 전기적으로 분리(isolation)되도록 STI 구조(224)를 정의하기 위해 질화막층(210) 상에서 멈춘다. 마지막으로, 질화물층(210)은 도 2F에 도시한 바와 같이 STI 구조(224)가 나타날 때까지 기판(208)에서 제거된다. 결과적인 구조(224)는 질화막층(210)의 높이와 동일한 정도로 기판(208) 위로 연장된 높이의 턱을 갖는다는 것에 주목하라.
도 3A-3C는 도 2A-2F의 기존 제조방법에 따라 멀티 STI를 형성하는 기존의 얕은 트렌치 분리(isolation) 공정의 문제점을 더 자세하게 나타낸 것이다.
예를 들면, 도 3A에는 몇몇 개의 완성된 STI 구조(224)가 도시되었는데, 도 2A-2F와 유사하게 기판(208)의 코어 영역(226)과 주변 영역(227)에 일반적으로 형성된다.도 3B에서, ONO층(230)은 웨이퍼(202)의 코어 영역(226)과 주변 영역(227) 양쪽의 기판(208)과 STI 구조(224) 위에 놓이게 형성된다. 그 다음, 주변 영역(227)의 ONO층(230)을 제거하기 위해 도 3C에 도시된 바와 같이 이방성 식각(234)이 이용될 수 있는데, 이때 코어 영역(226)은, 예를 들어 마스크층(미도시)에 의해, 이방성 식각(234)으로부터 보호될 수 있다. 그 다음, 웨이퍼(202)의 전면에 기존 공정이 추가 진행될 수 있다.
그러나, 도 3C에 도시된 기존의 제조방법과 같이, 이방성 식각(234)은 ONO층의 수평 표면에 선택적으로 작용하기 때문에, 잔류 ONO 스트링거(238)가 주변 영역(227)에 있는 기존 STI 구조(224)의 측면(가장자리)에 생성되어 해로운 영향을 미칠 수 있다.
도 4-6은 도 2A-2F 및 도 3A-3C에 도시된 기존 STI 분리 구조의 하나 이상의 제조방법에 관한 기타 문제들을 도시한 것이다.
도 4는, 예를 들어, 기존의 STI 형성방법에서의 액티브 영역의 손실을 도시한 것이다. 기판(208)의 분리 영역(204)에 분리 트렌치(216)가 형성될 때, 뒤따르는 추가 산화 및 열 공정 단계는 트렌치(216) 내에 노출된 실리콘을 소모시킴으로써 산화막층(240)의 두께(240a)를 증가시키게 된다. 이렇게 산화막층(240)이 두꺼워지는 것 때문에, 분리 트렌치(216) 사이에 남아있는 액티브 영역(242)은 원래의 실리콘 물질의 영역(244)보다 감소하게 된다. 따라서, 목적하는 플래시 메모리 소 자에있어 기존의 하나 이상의 STI 형성 방법에서는 더 작은 액티브 영역(242)이 남아서 사용된다.
도 5는 기존의 STI 형성방법으로 웨이퍼(202)에 세정 공정이 수행되었을 때 STI의 가장자리에서 일어날 수 있는 산화막 씨닝 문제를 도시한 것이다. 보통, 분리 트렌치(216)를 유전 물질로 채운 후 게이트 산화막 또는 ONO층의 제1산화막(250)을 형성하기 이전에 습식 세정 공정이 요구된다. 상기 세정 공정에서는 일반적으로 DHF(diluted hydrofluoric acid)를 이용하여 습식으로 산화막을 식각하는 것이 필요하다. 이러한 습식 산화막 식각은 딥(dip)들과 구멍(pit)들을 형성하고 결과적으로 STI 구조(224) 가장자리에 산화막이 얇아진 영역(256)을 형성한다. STI 가장자리에서의 산화막의 두께는 평탄한 영역의 두께보다 얇게 되기 마련인데, 이는 대부분 물리적인 스트레스에 의한 것이다.
도 6은 기존의 STI 형성 방법에 있어 과다한 도펀트 확산으로 인한 해로운 영향에 대해 도시한 것이다. 기존의 STI 형성 방법에 있어서, 기판(208)의 STI 트렌치(216)의 하부에 임플란트된 도펀트(260)는 뒤따르는 몇몇의 추가 열 공정 단계에서 과다하게 확산될 수 있다. 이러한 열 공정 단계는 산화 단계 또는 열적 어닐링 공정을 포함할 수 있다. 이러한 열 공정이 진행됨에 따라 트렌치(216) 하부의 분리 임플란트 영역(262)은 도펀트의 확산으로 인해 쉽게 넓어질 수 있다(262a). 이에 따라, 두 소자 사이의 전기적인 분리(isolation) 정도가 감소되며, 트랜지스터의 소자 특성, 예를 들어 트랜지스터의 문턱전압(Vt)이 변화된다. 또한, 분리 임플란트의 도펀트는 STI의 하부에 남는 것이 바람직하나, 기존 순서에 있어서의 추 가 열 공정 단계에 의하면, 도펀트가 확산되고 일부 도펀트는 실리콘의 표면으로 오게 되어 소자 특성을 해로운 방향으로 바꾼다.
도 7A 및 도 7B에서는 본 발명의 하나 이상의 실시예에 따라 웨이퍼에 플래시 메모리 셀을 형성하는 예시적인 제조방법(300, 350)을 도시하였다. 이하 제조방법(300, 350)이 일련의 행위나 사건으로 도시되거나 설명되었지만, 본 발명은 이러한 행위나 사건의 도시된 순서에 의해 한정되지 않음이 인정되어야 할 것이다. 예를 들어, 본 발명에 있어, 몇몇 행위들은 별개의 순서로 일어날 수 있고, 또는 여기에 도시되거나 설명된 것과는 달리 다른 행위나 사건들과 동시에 일어날 수 있다. 또한, 본 발명에 따른 실시 방법에 있어 도시되지 않은 단계가 필요할 수도 있다. 그뿐 아니라, 본 발명에 따른 제조방법은 여기에서 도시되고 설명된 형성방법 및/또는 공정에 대해서뿐만 아니라 도시되지 않은 다른 구조에 대해서도 실시될 수 있다. 일 실시예에서는, 제조방법(300, 350) 또는 그 제조방법의 변형된 방법이 듀얼 비트 메모리 소자 및 그와 관련된 구조를 제조하는 데 사용될 수 있는 바, 도 8-24를 참조하여 이하 도시되고 설명된다. 이에 따라, 제조방법(300, 250)은 웨이퍼의 코어 영역, 주변 영역, 또는 두 영역에 동시에 실시될 수 있다.
도 7A의 방법(300)은, 예를 들어, 304에서 시작하는데, 다중층ONO 스택과 같은 다중층의 유전층-전하포획층-유전층 스택이 표준 공정을 이용하여 기판 위에 놓이도록 형성된다(310). 310에서 ONO층을 형성할 때 산화 및/또는 증착(depositon) 기술을 포함하여, 다른 적절한 공정 단계 및 물질이 적용될 수 있다. 310에 형성된 층은 또 다른 유전층-전하포획층-유전층의 다중층 스택일 수 있으며, ONO 스택일 수 있으나 이에 한정되는 것은 아니다. 산화막 유전층의 경우, 산화막층의 어떤 층이라도 최적의 소자 및 안정적인 성능을 위해 질화물 또는 이외의 다른 도펀트들을 포함할 수 있다. 또한, 질화막층은 소자의 성능과 성능의 안정성을 용이하게 향상시키기 위해 Si, N 및/또는 산소와 같은 도펀트를 풍부하게 함유할 수 있다. 기판 위에 놓인 다중층 ONO 스택은, 예를 들어 웨이퍼의 기판 위에 놓인 제1산화막층, 상기 제1산화막층 위에 놓인 질화막층 및 상기 질화막층 위에 놓인 제2산화막층으로 이루어지거나, 또는 또 다른 이러한 다중층 ONO 타입 스택으로 이루어질 수 있다.
312에서는, 웨이퍼의 코어 영역에 ONO 스택을 정의하기 위해 ONO 스택이 웨이퍼의 주변 영역으로부터 아래쪽으로 기판까지 제거된다. 상기 ONO 스택은 예를 들어 식각 공정을 이용하여 주변 영역에서 제거될 수 있다. 그 다음 314에서는 게이트 유전층 또는 게이트 산화막층(예를 들어 SiO2)이 예를 들어 증착 또는 산화 공정을 이용하여 기판 위 주변 영역에 놓이게 형성된다(예를 들어 산화를 통해서 성장된다).
그 다음, 316에서는 제1폴리실리콘층이 코어 영역의 ONO 스택 위와 주변 영역의 게이트 유전층 위에 형성된다. 제1폴리실리콘층은 폴리실리콘 게이트 구조로 사용될 수 있다. 318에서는, 코어 영역에서는 제1폴리실리콘층 및 ONO스택을 관통하고, 그리고 주변 영역에서는 제1실리콘층 및 게이트 유전층을 관통하여 개구부가 동시에 형성되는데, 이로써 웨이퍼의 양 영역에 분리 트렌치가 정의된다. 이와 같 이 형성된, 분리 트렌치는 코어 영역 및/또는 주변 영역의 분리 트렌치 사이에 웨이퍼의 액티브 영역을 더 정의한다. 이러한 분리 트렌치 개구부는 웨이퍼의 액티브 영역에 포토레지스트 마스크 물질을 선택적으로 적용하고 기판 물질까지 식각함으로써 형성될 수 있다. 그 후에, 마스크 물질 또는 구조는, 예를 들어 습식 식각 공정 및 웨이퍼의 세정 과정을 이용하여 웨이퍼의 액티브 영역으로부터 제거된다.
분리 트렌치를 형성한 후 트렌치를 충진하기 이전에 트렌치의 하부 부분은 전기적인 분리를 향상시키기 위해 트렌치 개구부를 통해 기판부까지 도펀트 이온 종(예를 들어 B, BF2, 또는 p-타입 도펀트)으로 임플란트될 수 있다.
326에서는 분리 트렌치 개구부가 유전 물질(예를 들어 SiO2)로 (예를 들어 산화 공정이나 증착 공정으로) 충진된다. 트렌치를 유전 물질로 충진한 이후에, 필요하다면, 웨이퍼는 개별적인 분리 구조(isolation structure)들이 분리(separate)되도록 (예를 들어, CMP 공정(미도시)을 이용하여) 평탄화될 수 있다.
마지막으로 332에서는, 예를 들어, 전도성 워드라인 구조들을 정의하거나, 폴리실리콘 게이트들과 이에 대응하는 워드라인들을 상호 연결하기 위해, 제2폴리실리콘층 또는 기타 이러한 전도성 물질층이 제1폴리실리콘층 및 충진된 트렌치들 위에 형성된다. 제1 또는 제2폴리실리콘층 중 하나의 증착은 화학기상증착(CVD; chemical vapor deposition) 공정 또는 기타 이러한 공지된 공정을 이용하여 수행될 수 있으며, 이것의 패터닝 공정이 뒤따른다. 도 7A의 실시예(300)는 340에서 종료되며, 다른 구조들나 웨이퍼의 소자들을 형성하기 위해 추가 공정 단계(미도시) 들이 수행될 수 있고, 메탈화와 기타 후반부 공정이 뒤따른다.
본 발명의 또 다른 실시예에 따르면, 도 7B의 제조방법(350)은 354에서 시작되며, 다중층 ONO 스택과 같은 다중층 유전층-전하포획층-유전층 스택이 표준 공정을 이용하여 기판 위에 놓이도록 형성될 수 있다(360). 360에서 ONO 층을 형성할 때, 공지된 산화 및/또는 증착 기술을 포함하여, 적절한 공정 단계들 및 물질들 어느 하나가 적용될 수 있다. 360에서 형성된 층은 ONO 스택을 포함하여 기타 다른 유전층-전하포획층-유전층의 다중층 스택일 수 있으나 이에 한정되는 것은 아니다. 산화막 유전층인 경우에는 산화막층 중 어느 하나는 소자의 최적화와 성능의 안정성을 위해 질화막 또는 기타 도펀트를 포함할 수 있다. 또한, 질화막층은 소자의 성능 및 성능의 안정성을 향상시키는 것이 용이하도록 Si, N 및/또는 산소와 같은 도펀트를 풍부하게 함유할 수 있다. 기판 위에 놓인 다중층 ONO 스택은, 예를 들어, 웨이퍼 기판 위에 놓인 제1산화막층, 제1산화막층 위에 놓인 질화막층, 및 상기 질화막층 위에 놓인 제2산화물막으로 이루어지거나, 또 다른 이러한 다중층 ONO 타입 스택으로 이루어질 수 있다.
362에서는 웨이퍼의 코어 영역에서의 스택을 정의하기 위해 웨이퍼의 주변 영역으로부터 기판부까지의 ONO 스택이 제거된다. 상기 ONO 스택은 예를 들어 식각 공정을 이용하여 제거될 수 있다. 364에서, 게이트 유전층 또는 게이트 산화막층(예를 들어 SiO2)이, 예를 들어 증착이나 산화 공정을 이용하여 기판 위 주변 영역에 놓이도록 (예를 들어 산화를 통해서) 형성된다.
다음으로, 366에서는, 제1폴리실리콘층이 코어 영역의 ONO 스택 위와 주변 영역의 게이트 유전층 위에 형성된다. 제1폴리실리콘층은 폴리실리콘 게이트 구조로서 사용될 수 있다. 다음으로, 368에서는, 코어 영역에서는 제1폴리실리콘층 및 ONO 스택을 관통하고, 그리고 주변 영역에서는 제1폴리실리콘층 및 게이트 유전층을 관통하여 개구부가 기판에 동시에 형성되며, 이로써 웨이퍼의 양 영역에서 분리 트렌치가 정의된다. 이와 같이, 형성된, 분리 트렌치는 코어 영역 및/또는 주변 영역의 분리 트렌치 사이에 웨이퍼의 액티브 영역을 더 정의한다. 이러한 분리 트렌치 개구부는 웨이퍼의 액티브 영역에 포토레지스트 마스크 물질을 선택적으로 적용하고 기판 물질까지 식각함으로써 형성될 수 있다. 그 후에, 마스크 물질 또는 구조는, 예를 들어 습식 식각 공정 및 웨이퍼의 세정 과정을 이용하여 웨이퍼의 액티브 영역으로부터 제거된다.
370에서는, 분리 트렌치들을 형성한 후 상기 트렌치들이 충진되기 이전에, 상기 분리 트렌치들은 전기적인 분리 정도를 향상시키기 위해 트렌치들의 개구부를 통해 기판부 내로 도펀트 이온 종(예를 들어 B, BF2 또는 p-타입 도펀트)을 이용하여 임플란트될 수 있다.
326에서는 분리 트렌치 개구부가 유전 물질(예를 들어 SiO2)로 (예를 들어 산화 공정이나 증착 공정으로) 충진된다. 트렌치를 유전 물질로 충진한 이후에, 필요하다면, 웨이퍼는 개별적인 분리 구조가 분리(separate)되도록 (예를 들어, CMP 공정(미도시)을 이용하여) 평탄화될 수 있다.
마지막으로 382에서는, 예를 들어, 전도성 워드라인 구조들을 정의하거나, 폴리실리콘 게이트들과 이에 대응하는 워드라인들을 상호 연결하기 위해, 제1폴리실리콘층과 충진된 트렌치들 위에 제2폴리실리콘층 또는 기타 이러한 전도성 물질층이 형성된다. 제1 또는 제2폴리실리콘층 중 한 층의 증착은 CVD 공정 또는 기타 이러한 공지된 공정에 의해 수행될 수 있으며, 이것의 패터닝이 뒤따른다. 도 7B의 실시예(350)는 390에서 종료되며, 다른 구조들이나 웨이퍼의 소자들을 형성하기 위해 추가 공정 단계(미도시)들이 수행될 수 있고, 메탈화와 기타 후반부 공정이 뒤따른다.
다음으로, 도 8-24는 본 발명의 실시예에 따른 메모리 셀의 형성 방법을 도시한 것이다.
도 8-13은, 도 14와 15의 SONOS 타입 싱글 또는 멀티 비트 NAND 어레이 반도체 웨이퍼(402)의 코어 영역과 주변 영역의 분리 구조의 제조방법의 실시예에 대한 단면도로, 도 7A에 도시된 제조 방법(300)과 도 7B에 도시된 제조 방법(350) 중 한 실시예에 따라 형성될 수 있다. 도 8-13은 기판(408)의 코어 영역(404)과 주변 영역(406)에 분리 트렌치 개구부와 구조를 형성하는 방법을 추가 도시한 것이다.
도 8에서는, 예시적인 다중층 ONO 스택(420)이 도 7A와 도 7B에 각각 도시된 제조단계(310, 360)에 따라 웨이퍼(402)의 기판(408) 위에 우선 형성된다. 다중층 ONO 스택(420)은, 예를 들어, 기판(408) 위에 형성된 SiO2와 같은, 제1산화막층과, 제1산화막층 위에 형성된 질화막층, 및 질화막층 위에 형성된 제2산화막층을 포함 하여 구성될 수 있다. 예를 들어, 이러한 물질들은 개별적으로 증착 및/또는 산화 단계에 의해 형성될 수 있으며, 422에 개괄적으로 도시되었다. 전술한 바와 같이, 도 14와 15에 도시된 것처럼, 다중층 스택은 멀티비트 SONOS NAND 타입 어레이에 적합한 다른 층들과 물질들의 기타 조합으로 이루어질 수 있다. 상기 ONO층(420)은 예를 들어 식각 공정을 이용하여 주변 영역(406)으로부터 제거되는데, 도 7A와 7B에 각각 도시한 단계와 관련하여 전술하였던 바와 같다.
다음으로, 추가 도시된 도 8에서는, 도 314와 364단계에서와 같이, 게이트 유전층 또는 게이트 산화막층(426, 크기에 따라 도시되지 않았음)(예를 들어 SiO2)가 형성되며, 예를 들어 증착이나 산화 공정(424)를 이용하여, 기판(408) 위 주변 영역(406)에 놓인다.
도 9에서는, 316단계 또는 366단계에서와 같이, 제1폴리실리콘층(428)이, 예를 들어 도 8의 웨이퍼(402) 코어 영역(404)의 ONO과 주변 영역(406)의 게이트 유전체(426) 위에 증착(430)됨으로써 형성된다.
그 다음, 도 10에 있어서는, 316단계 또는 366단계에서와 같이, 분리 트렌치가 예를 들어 식각 공정(434)(식각 마스크는 미도시)을 이용하여 웨이퍼(402)의 코어 영역(404)과 주변 영역(406)에 동시에 형성된다. 식각 공정(434)은 코어 영역(404)의 제1폴리실리콘층(428) 및 ONO 스택(420)을 관통하고, 그리고 주변 영역(406)의 제1폴리실리콘층(428) 및 게이트 유전층(426)을 관통하여 기판(408)부 내로 동시에 진행되며, 이로써 도 9의 웨이퍼(402)에 STI(438)들을 정의한다. 제1 폴리실리콘층(428)과, ONO 스택(420) 및 게이트 유전층(426)을 패터닝하는 데에 있어서, 공지된 건식 식각 화학요법을 포함하여, 기타 적절한 공정 단계나 물질들이 적용될 수 있다. ONO층(420)을 형성한 이후 STI 트렌치를 형성함으로써, 주변 영역에서의 ONO 스트링거가 방지될 수 있다.
다음으로, 도 11에서, B, BF2 또는 기타 p-타입 이온 종과 같은 도펀트들이, 370단계와 같이 임플란트되는데, 예를 들어, 관련 분리 트렌치(438)를 통해 기판(408)부로 SASTI 분리 임플란트 공정(440)을 이용하며, 도 10에 도시된 웨이퍼(402)에 SASTI 분리 영역(442)을 형성한다. 본 발명의 제조방법에 따르면, SASTI 영역(442)의 형성이 가능해지게 되는데, 이는 ONO와 게이트 산화막이 이미 형성되었으므로, 본 과정에서 더 적은 횟수의 열 공정 단계(예를 들어 더 적은 산화 단계와 열적 어닐링 공정)가 사용되기 때문이다. 열 공정의 횟수가 감소되기 때문에 SASTI 분리 영역(442)에서의 도펀트의 확산(또는 유지되는 도펀트의 농도)이 감소된다. 이러한 효과는 도 11, 19 및 24의 확산과 비교하여 도 6에 도시된 기존 발명의 기술과 관련하여 후술될 것이다.
도 12에 있어서, 분리 트렌치(438)는, 326단계나 376단계에서와 같이, 도 11의 웨이퍼(402)에 유전 물질(예를 들어 SiO2)를 이용하여 증착 공정(444)에 의해 충진된다. 이어서 웨이퍼는 SASTI 분리 구조(446) 내로 유전 물질을 정의하기 위하여 평탄화(미도시)될 수 있다. 선택적으로, 제1실리콘층(428)의 선택된 부분과 기타 그 다음의 폴리 층들은 SASTI 분리 구조(446) 사이의 웨이퍼(402)의 액티브 영 역(450)에 폴리실리콘 게이트 구조들을 형성하기 위하여 패터닝되고 식각될 수 있다(미도시). 패터닝은 포토레지스트, 질화물층 또는 선택된 물질이나 구조를 이용하여 수행될 수 있다. 그 후, 마스킹을 위해 사용된 패터닝 물질이나 구조물들은, 예를 들어 습식 또는 건식 식각 공정을 이용하여 웨이퍼(402)의 액티브 영역(450)으로부터 제거될 수 있으며, 웨이퍼(402)는, 예를 들어 린스(rinse) 공정을 이용하여 세정될 수 있다.
마지막으로 도 13에 있어서, 332단계와 382단계에서와 같이, 예를 들어, 제1폴리실리콘층(428)과 도12의 웨이퍼(402)의 SASTI 분리 구조(446) 위에 증착 공정(454)를 이용함으로써, 제2폴리실리콘층(452)이 형성된다. 제2폴리실리콘층(452)은 폴리실리콘 게이트 구조를 형성하거나, 전도성 워드라인 구조를 형성하거나, 또는 대응하는 워드라인에 폴리실리콘 게이트를 상호연결하기 위해, 예를 들어, 제1폴리실리콘층(428)과 함께 이용될 수 있다. 제1 또는 제2폴리실리콘층 중 어느 한 층의 증착은 화학기상증착(CVD) 공정이나 기타 이러한 공지된 공정을 이용하여 수행될 수 있으며, 그것의 패터닝 공정이 뒤따른다. 그 후, 본 발명에 따른 제조방법의 예시적인 실시예가 종료하며, 추가 공정 단계(미도시)가 웨이퍼에 다른 구조(예를 들어 게이트 패터닝, 소스/드레인 임플란트, 실리사이드화(silicidation) 등)와 소자를 형성하기 위하여 실시될 수 있으며, 메탈화와 다른 후반부 공정이 뒤따를 수 있다.
도 14는 도 7A, 7B, 와 8-13의 본 발명의 제조방법의 일 실시예에 따라 제조된 것과 같은 SONOS 플래시 메모리 소자(402)(웨이퍼)의 코어 영역(404)의 최소 부 분을 도시한 것이다. SONOS 플래시 메모리 소자(402)는 트랜지스터(458)의 단일 또는 멀티 비트 NAND 어레이와, 비트라인(460)들(예를 들어, BL0, BL1, BL2, BL3)의 컬럼(column)을 따라 드레인에 직렬 연결된 소스를 포함하여 이루어지며, 게이트들은 워드라인(470)들(예를 들어, WL0, WL1, WL2, WL3)의 로우(row)에 따라 선택하도록 연결된다. NAND 어레이 소자(402)의 비트라인(460) 일단은 공통 소스(474)에 연결된다. 상기 비트라인(460)들과 워드라인(470)들 상의예시적인 전도성(예를 들어 금속) 바이어스 또는 접점(476)은, 메모리 소자(402)의 주변 영역(406)에 요구될 수 있는 것과 같은, 어드레스 디코더 또는 기타 이러한 소자(미도시)로의 상호 연결을 제공한다.
따라서, 본 발명의 제조방법에 따르면, SASTI 분리 구조(446)는 액티브 영역(450)들을 정의 및 분리(isolate)하고, 단일 또는 멀티 비트 NAND 어레이 메모리 소자(402)의 경우에는, 액티브 영역(450)이 비트라인(460)들과 트랜지스터(458)의 소스/드레인 영역을 포함하여 이루어지는데, 어레이의 각 비트에서 전하를 보유하기 위한 ONO층을 더 포함하여 이루어질 수 있다.
본 발명의 제조방법에 따르면, ONO를 형성한 이후에 STI 트렌치들을 패터닝함으로써 기존 제조방법의 잔류 ONO 스트링거 문제를 방지하는데, 공정 중에 ONO 잔류 입자들을 제거하기 때문에 수율에 영향을 주고 이에 따라 제조를 용이하게 하는 장점이 있다. 또한 본 발명의 제조방법은 트렌치와 STI 구조를 형성하는 동안에 ONO와 게이트 산화물층을 그 위에 놓인 폴리실리콘층으로 보호하도록 각 층의 형성과정을 순서지음으로써 기존 발명의 세정 과정을 회피할 수 있기 때문에 STI 가장 자리에서의 산화물 씨닝 현상을 피할 수 있다. 또한, SASTI 분리 임플란트는 그것이 형성된 이후에 기존 공정에 비해 더 적은 열적 공정을 거치기 때문에, SASTI 분리 구조(446)에 있어서 뒤따르는 도펀트 확산이 최소화되므로 더 나은 전기적 분리 효과를 제공한다.
따라서, SASTI 트렌치(438)가 사용되었을 때, SASTI 임플란트(440)의 자기 배열이 가능해지며, 얕은 트렌치의 전기적 분리도를 개선시키고, 주변(406)뿐만 아니라 코어(404)에서의 액티브의 손실을 감소시킨다.
도 15는 도 14에 도시된 플래시 메모리 소자(402)의 SONOS 트랜지스터(458) 실시예의 컬럼(478)의 일부를 추가 도시한 것으로, 상기 트랜지스터(458)는 예시적인 비트라인(460)(예를 들어 BL0)를 따라 공통 소스 연결부(474)에 직렬 연결된다.
도 16-23은 도 22와 23에 도시된 예시된 SONOS 타입 단일 또는 멀티비트 가상 접지 어레이 아키텍쳐 반도체 웨이퍼(502)의 주변 영역에 분리 구조를 형성하는 것을 나타낸 단면도이며, 도 7A에 도시된 제조방법(300) 또는 도 7B에 도시된 제조방법(350)의 일 실시예에 따른 제조방법과 같게 형성될 수 있다. 먼저, 한 실시예에 있어서, 기판(508)의 코어 영역(504)은 어레이의 트렌지스터를 위하여, 비트라인(510)들 및 그 사이의 채널 영역(515)이 확산되게 형성되도록 도펀트로 임플란트될 수 있다. 도 16-23의 제조방법은 기판(508)의 주변 영역(506)에서의 분리 트렌치 개구부 및 구조를 형성하는 것을 도시한 것이다. 비트라인(510)과 채널 영역(515)이 상기 제조방법이 시작되기 이전에 형성된 것처럼 도시되고 설명되었지만, 이러한 비트라인(510)과 채널 영역(515)의 형성 과정은 동시에 행해지거나 또 다른 순서로 행해질 수 있음은 당업자에게 있어 인정될 것이다.
도 16에 있어서, 다중층 ONO 스택(530)의 실시예는 각각 도 7A와 7B의 310단계와 360단계에 따라 웨이퍼(502)의 기판(508) 위에 먼저 형성된다. 상기 다중층 ONO 스택(520)은 예를 들어, 기판(508) 위에 형성된 SiO2와 같은 제1산화막층과, 상기 제1산화막 위에 형성된 질화막층, 및 상기 질화막층 위에 형성된 제2산화막층으로 이루어진다. 이러한 물질들은, 예를 들어, 개별적인 증착 및/또는 산화 단계에 의해 형성되며, 522에 개괄적으로 도시되었다. 상기 ONO층(520)은 그 다음에 도 7A와 7B의 312 또는 362 단계와 관련하여 설명하였던 바와 같이, 예를 들어 식각 공정(522)에 의해 주변 영역(506)에서 제거된다.
추가 도시된 도 16에서는, 314 또는 364 단계에서와 같이, 게이트 유전막 또는 게이트 산화막층(526)(예를 들어 SiO2)이 다음으로 형성되며, 예를 들어 증착이나 산화 공정(524)를 이용하여 기판(508) 위의 주변 영역(506)에 놓인다.
그 다음, 도 17에서는, 316과 366단계에서와 같이, 제1폴리실리콘층(528)이, 예를 들어 도 16의 웨이퍼(502) 코어 영역(504)의 ONO 스택(520) 위와 주변 영역(506)의 게이트 유전체(526) 위에 증착되여 형성된다.
도 18에서는, 316 또는 366단계에서와 같이, 분리 트렌치가, 예를 들어 식각 공정(534)을 이용하여 웨이퍼(502)의 주변 영역(506, 식각 마스크는 미도시)에 형성된다. 식각 단계 534는 주변 영역(506)에서 제1폴리실리콘층(528)과 게이트 유전층(526)을 관통하여 기판(508) 내로 수행되며, 이에 따라 도 17의 웨이퍼(502)에 STI(538)들이 정의된다. 제1폴리실리콘층(528)과 게이트 유전층(526)을 패터닝하고 식각하는 데에 있어서, 공지된 건식 식각 화학요법을 포함하여, 기타 적절한 공정 단계나 물질들이 적용될 수 있다.
다음으로, 도 19에서, B, BF2 또는 기타 p-타입 이온 종과 같은 도펀트들이, 370단계와 같이 임플란트되는데, 예를 들어, 관련 분리 트렌치(538)를 통해 기판(508) 내로 SASTI 분리 임플란트 공정(540)을 이용하며, 도 18에 도시된 웨이퍼(502)에 SASTI 분리 영역(542)를 형성한다. 본 발명의 제조방법에 따르면, SASTI 분리 영역(542)은 ONO 게이트 산화물이 이미 형성되어 있으며, 그 형성 이후에 더 적은 열 공정 단계(예를 들어 더 적은 산화나 열적 어닐링 공정)가 이용되기 때문에, 기존의 기술에 따른 분리 임플란트 영역보다 측면으로의 확산이 적다. 열 공정의 회수가 감소하기 때문에 SASTI 분리 임플란트(542)의 도펀트는 확산(또는 유지된 도펀트 농도)이 줄어들며, 이에 따라 뒤따라 형성된 분리 구조의 전기적 분리도가 향상된다. 이러한 효과는 도 11, 19 및 24의 확산과 대비하여 도 6에 도시된 기존 발명의 기술과 관련하여 다시 후술될 것이다.
도 20에서는, 326단계나 376단계에서와 같이, 분리 트렌치(538)가 도 19의 웨이퍼(502)에 유전 물질(예를 들어 SiO2)를 이용하여 증착 공정(544)에 의해 충진된다. 이어서 웨이퍼는 SASTI 분리 구조(546) 내에 유전 물질을 정의하기 위하여 평탄화(미도시)될 수 있다. 선택적으로, 제1실리콘층(528)의 선택된 부분과 기타 그 다음의 폴리층들은 SASTI 분리 구조(546) 사이의 웨이퍼(502) 주변 영역(506) 액티브 영역(549)에 폴리실리콘 게이트를 형성하기 위하여 패터닝되고 식각될 수 있다(미도시). 패터닝은 포토레지스트, 질화물층 또는 선택된 물질이나 구조를 이용하여 형성될 수 있다. 그 후, 마스킹을 위해 사용된 패터닝 물질이나 구조물들은, 예를 들어 습식 또는 건식 식각 공정을 이용하여 웨이퍼(502)의 액티브 영역(549)으로부터 제거될 수 있으며, 웨이퍼(502)는, 예를 들어 린스(rinse) 공정을 이용하여 세정될 수 있다.
마지막으로 도 21에 있어서, 332단계와 382단계에서와 같이, 제2폴리실리콘층(452)이 형성되는데, 예를 들어, 제1폴리실리콘층(528)및 도 20의 웨이퍼(502)의 SASTI 분리 구조(546) 위에 증착공정(554)을 진행함으로써 형성한다. 제2폴리실리콘층(552)은 폴리실리콘 게이트 구조를 형성하거나, 전도성 워드라인 구조를 형성하거나, 또는 대응하는 워드라인에 폴리실리콘 게이트를 상호연결하기 위해, 예를 들어, 제1폴리실리콘층(528)과 함께 이용될 수 있다. 제1 또는 제2폴리실리콘층 중 어느 하나의 증착은 화학기상증착(CVD) 공정이나 기타 이러한 공지된 공정을 이용하여 수행될 수 있으며, 그것의 패터닝 공정이 뒤따른다. 그 후, 본 발명에 따른 제조방법의 예시적인 실시예가 종료하며, 추가 공정 단계(미도시)가 웨이퍼에 다른 구조와 소자를 형성하기 위하여 실시될 수 있으며, 메탈화와 다른 후반부 공정이 뒤따를 수 있다.
도 22는 도 7A, 7B, 와 16-21의 본 발명의 제조방법의 일 실시예에 따라 제조된 것과 같은 SONOS 플래시 메모리 소자(502)(웨이퍼)의 코어 영역(504)의 최소 부분을 도시한 것이다. SONOS 플래시 메모리 소자(502)는 트랜지스터(558)의 단일 또는 멀티 비트 가상 접지 어레이와, 이때, 연관된 게이트들을 워드라인(예를 들어, WL0, WL1, WL2, WL3)의 행을 따라 연결되며, 그 사이의 비트라인(예를 들어, BL0, BL1, BL2, BL3)의 컬럼에 따라 선택하도록 소스에 직렬 연결된 드레인을 포함하여 이루어진다. 상기 비트라인(510)들과 워드라인(570)들 상의 전도성(예를 들어 금속) 바이어스 또는 접점(576)의 실시예는, 메모리 소자(502)의 주변 영역(506)에 요구될 수 있는 것과 같은, 어드레스 디코더 또는 기타 이러한 소자(미도시)로의 상호 연결을 제공한다.
따라서, 본 발명의 제조방법에 따르면, SASTI 분리 구조(546)는 주변 영역(506)에서 액티브 영역(550)을 정의 및 분리하나, 단일 또는 멀티 비트 가상 접지 어레이 메모리 소자(502)의 경우에는, 비트라인(510)들이 그 사이의 채널 영역(515)를 정의하므로, 코어 영역에 아무런 분리 구조(546)가 필요하지 않다.
본 발명의 제조방법에 따르면, 기존 제조방법에 있어서의 잔류 ONO 스트링거 문제를 방지하는데, 공정 중에 ONO 잔류 입자들을 제거함으로써 수율에 영향을 주고 이에 따라 제조를 용이하게 하는 장점이 있다. 또한, SASTI 분리 임플란트 영역은 더 적은 열 공정을 거치기 때문에, SASTI 분리 구조(546)에 있어 이에 따른 도펀트 확산이 최소화되어 전기적 분리도가 더 좋으며 및 주변 영역(506)에서의 액티브 손실이 더 적다. 따라서, SASTI 트렌치(538)는 그것이 사용되었을 때, SASTI 임플란트(540)의 자기 배열을 가능하게 하며, 얕은 트렌치의 전기적 분리도를 개선시킨다.
도 23에는 도 22의 플래시 메모리 소자(502)의 예시적인 트랜지스터의 컬 럼(578) 부분이 도시되어 있는데, 상기 트랜지스터(558)의 게이트는 예시적인 워드라인(570)(예를 들어 WL3)을 따라 연결되어 있다.
도 24에는 전술한 도 6에 따른 기존의 분리 임플란트 및 제조방법과 비교하여, 도펀트 확산이 제어되어 개선된 효과에 대해 도시되어 있다. 도 24에는, 기판(608)과 그 안에 형성된 트렌치(638)를 가지는 또 다른 실시예의 메모리 소자 또는 웨이퍼(602)가 도 7A, 7B와 도 11 및 도 19에 도시된 본 발명의 제조방법에 따라 도시되어 있다. 도 24의 트렌치 개구부(638)를 통한 도펀트 이온 종(예를 들어 B, BF2 또는 p-타입 도펀트)의 분리 임플란트(640)는, 열 공정의 횟수가 더 줄어들기 때문에, 도 6의 기존의 임플란트(260)에 비해 트렌치의 벽에 더욱 자기 배열될 수 있다. 따라서, 본 발명의 제조방법에 의해 자기-배열된 분리 영역(642)이 만들어질 수 있다.
본 발명은 하나 또는 그 이상의 실시예에 관하여 도시되고 설명되었지만, 당업자가 본 명세서 및 첨부한 도면을 읽고 이해한 기술 범위 내에서 균등한 교체나 변형이 있을 수 있다. 특히 상술한 구성요소(어셈블리, 소자, 회로 등)에 의해 수행되는 다양한 기능들에 관하여, 상기 구성 요소들을 설명하기 위해 사용되었던 상기 용어들("수단(means)"에 대한 언급을 포함하여)은, 설령 본 명세서에서 도시된 본 발명의 실시예에서의 기능을 수행하는 설명된 구조와 구조적으로 균등하지는 않을지라도, 달리 설명되지 않았다면, 설명된 구성요소의 특별한 기능을 수행하는 다른 어떤 구성요소에 대응하도록 의도되었다. 그리고, 본 발명의 특별한 특징이 단 지 몇몇의 실시예 중의 하나에 관하여 설명되었다고 할지라도, 이러한 특징은 다른 실시예의 하나 또는 그 이상의 다른 특징으로 조합될 수 있으며, 주어진 것 중 어느 것 또는 특별한 응용을 위해 바람직하고 유리할 수 있다. 또한, 상세한 설명 또는 청구항 중 어느 것에서 사용된 "포함하다", "가지는", "가진다", "..을 가지는" 또는 이러한 것들의 변용에 관한 용어의 범위에 관하여, 이러한 용어들은 "포함하는"과 유사한 의미를 가지도록 의도되었다.
본 발명의 제조방법은 멀티 비트 SONOS와 기타 플래시 메모리 소자의 액티브 코어와 주변 영역들을 분리하기 위해 사용되는, 개선된 자기-정렬된 분리 구조(SASTI)를 제조하는 새로운 수단을 제공함으로써 반도체 제조방법 및 공정의 분야에서 적용될 수 있다.

Claims (10)

  1. 웨이퍼의 기판 위에 다중층 유전층-전자 포획층-유전층 스택을 형성하는 단계(310)와;
    상기 웨이퍼 주변 영역의 상기 다중층 유전층-전하포획층-유전층 스택을 제거하는 단계(312)-이 단계에 의해 상기 웨이퍼의 코어 영역에 다중층 유전층-전하포획층-유전층 스택이 정의되며-와;
    상기 기판의 주변 영역 위에 게이트 유전층을 형성하는 단계(314)와;
    상기 코어 영역의 다중층 유전층-전하포획층-유전층 스택과 상기 주변 영역의 게이트 유전층 위에 제1폴리실리콘층을 형성하는 단계(316)와;
    상기 코어 영역의 상기 제1폴리실리콘층 및 상기 다중층 유전층-전하포획층-유전층 스택을 관통하고, 그리고 상기 주변 영역에서 상기 제1폴리실리콘층 및 상기 게이트 유전층을 관통하여, 상기 기판에 분리 트렌치를 동시에 형성하는 단계(318)-이 단계에 의해 분리 트렌치들이 정의되며-와;
    유전 물질로 상기 분리 트렌치들을 충진하는 단계(326); 및
    상기 제1폴리실리콘층과 상기 충진된 트렌치들 위에 제2폴리실리콘층을 형성하는 단계(332)를 포함하여 이루어지는 웨이퍼(402)에 얕은 분리 트렌치 구조(446)를 형성하는 방법(300).
  2. 제1항에 있어서,
    상기 코어 영역과 주변 영역에 분리 트렌치들을 동시에 형성한 후 상기 분리 트렌치들을 유전 물질로 충진하기 이전에, 상기 분리 트렌치와 관계되는, 기판 내로 도펀트 이온 종(dopant ion species)을 임플란트 하는 단계(370)를 더 포함하는 것을 특징으로 하는 방법.
  3. 제2항에 있어서, 상기 분리 트렌치에 관계되는 기판 내로 임플란트되는 도펀트 이온 종은 B, BF2 및 p-타입 도펀트 이온 종 중 어느 하나인 것을 특징으로 하는 방법.
  4. 제1항에 있어서,
    상기 분리 트렌치들을 유전 물질로 충진한 후 상기 제1폴리실리콘층과 충진된 트렌치들 위로 제1폴리실리콘층을 형성하기 이전에 개개의 분리 구조(isolation structure)들을 분리(separate)하기 위하여 웨이퍼를 평탄화하는 단계(378)를 더 포함하는 것을 특징으로 하는 방법.
  5. 제1항에 있어서, 상기 얕은 분리 트렌치(438)는 멀티 비트 SONOS 플래시 메모리에 형성되는 것을 특징으로 하는 방법.
  6. 웨이퍼의 기판 위에 다중층 유전층-전하포획층-유전층 스택을 형성하는 단 계(360)와;
    상기 웨이퍼의 주변 영역의 다중층 유전층-전하포획층-유전층 스택을 제거하는 단계(362)-이 단계에 의해 웨이퍼의 코어 영역에 다중층 유전층-전하포획층-유전층 스택이 정의되며-와;
    상기 기판의 주변 영역 위에 게이트 유전층을 형성하는 단계(364)와;
    상기 코어 영역의 다중층 유전층-전하포획층-유전층 스택과 상기 주변 영역의 게이트 유전층 위에 제1폴리실리콘층을 형성하는 단계(366)와;
    상기 주변 영역의 제1폴리실리콘층과 게이트 유전층을 관통하여 기판에 분리 트렌치들을 형성하는 단계(368)로서, 이로써 분리 트렌치들을 정의하는 단계(368)와;
    상기 분리 트렌치들을 유전 물질로 충진하는 단계(376); 및
    상기 제1폴리실리콘층과 충진된 트렌치들 위에 제2폴리실리콘층을 형성하는 단계(382)를 포함하여 이루어지는 것을 특징으로 하는 웨이퍼(402)에 얕은 분리 트렌치 구조(446)을 형성하는 방법.
  7. 제6항에 있어서,
    상기 코어 영역과 주변 영역에 분리 트렌치들을 동시에 형성한 후 상기 분리 트렌치들을 유전 물질로 충진하기 이전에, 상기 분리 트렌치와 관련되는, 기판 내로 도펀트 이온 종을 임플란트 하는 단계(370)를 더 포함하는 것을 특징으로 하는 방법.
  8. 제6항에 있어서,
    상기 분리 트렌치들을 유전 물질로 충진한 후 상기 제1폴리실리콘층과 충진된 트렌치들 위로 제1폴리실리콘층을 형성하기 이전에, 개개의 분리 구조(isolation structure)들을 분리(separate)하기 위하여 웨이퍼를 평탄화하는 단계(378)를 더 포함하는 것을 특징으로 하는 방법.
  9. 웨이퍼의 기판 위에 다중층 유전층-전하포획층-유전층 스택을 형성하는 단계(310)와;
    상기 다중층 유전층-전하포획층-유전층 스택 위에 제1폴리실리콘층을 형성하는 단계(316)와;
    상기 제1폴리실리콘층과 다중층 유전층-전하포획층-유전층층 스택을 관통하여, 기판 상에 분리 트렌치들을 형성하는 단계(318)-이 단계에 의해 분리 트렌치들이 정의되며-와;
    상기 분리 트렌치들을 유전 물질로 충진하는 단계; 및
    상기 제1폴리실리콘층과 상기 충진된 트렌치들의 위에 제2폴리실리콘층을 형성하는 단계(332)를 포함하여 이루어지는 것을 특징으로 하는 멀티 비트 SONOS 플래시 메모리 셀을 형성하는 방법.
  10. 제9항에 있어서,
    상기 분리 트렌치들을 유전 물질로 충진한 후 상기 제1폴리실리콘층과 충진된 트렌치들 위로 제1폴리실리콘층을 형성하기 이전에, 개개의 분리 구조들을 분리하기 위하여 웨이퍼를 평탄화하는 단계(378)를 더 포함하는 것을 특징으로 하는 방법.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101039861B1 (ko) * 2009-04-09 2011-06-09 주식회사 하이닉스반도체 비휘발성 메모리 장치 제조방법
KR20120122947A (ko) 2010-08-19 2012-11-07 제이에스알 가부시끼가이샤 감방사선성 수지 조성물, 패턴 형성 방법, 중합체 및 화합물
KR20160026701A (ko) * 2014-08-29 2016-03-09 도쿄엘렉트론가부시키가이샤 에칭 방법

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7732281B1 (en) * 2006-04-24 2010-06-08 Spansion Llc Methods for fabricating dual bit flash memory devices
US7585746B2 (en) * 2006-07-12 2009-09-08 Chartered Semiconductor Manufacturing, Ltd. Process integration scheme of SONOS technology
US7675104B2 (en) * 2006-07-31 2010-03-09 Spansion Llc Integrated circuit memory system employing silicon rich layers
US7482217B1 (en) 2007-12-03 2009-01-27 Spansion Llc Forming metal-semiconductor films having different thicknesses within different regions of an electronic device
US7807577B2 (en) * 2008-08-21 2010-10-05 Promos Technologies Pte. Ltd. Fabrication of integrated circuits with isolation trenches
US20100059808A1 (en) * 2008-09-10 2010-03-11 Wei Zheng Nonvolatile memories with charge trapping dielectric modified at the edges
US8692310B2 (en) 2009-02-09 2014-04-08 Spansion Llc Gate fringing effect based channel formation for semiconductor device
TWI418018B (zh) * 2009-11-03 2013-12-01 Taiwan Memory Corp 電子裝置及其製造方法、記憶體裝置
US8637916B2 (en) 2010-04-12 2014-01-28 United Microelectronics Corp. Semiconductor device with mini SONOS cell
CN103887160B (zh) * 2014-03-20 2017-10-03 上海华力微电子有限公司 控制栅极刻蚀方法
JP6339963B2 (ja) * 2015-04-06 2018-06-06 東京エレクトロン株式会社 エッチング方法
CN105405810B (zh) * 2015-11-24 2018-06-29 上海华虹宏力半导体制造有限公司 半导体器件的形成方法
JP2019204884A (ja) * 2018-05-24 2019-11-28 ルネサスエレクトロニクス株式会社 半導体装置の製造方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6013551A (en) * 1997-09-26 2000-01-11 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacture of self-aligned floating gate, flash memory cell and device manufactured thereby
US5851881A (en) * 1997-10-06 1998-12-22 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making monos flash memory for multi-level logic
JP2000012678A (ja) * 1998-06-22 2000-01-14 Mitsubishi Electric Corp 半導体装置の構造及び製造方法
JP4346228B2 (ja) * 2000-09-21 2009-10-21 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP3966707B2 (ja) * 2001-02-06 2007-08-29 株式会社東芝 半導体装置及びその製造方法
US6514816B2 (en) * 2001-03-01 2003-02-04 United Microelectronics Corp. Method of fabricating a self-aligned shallow trench isolation
JP4565767B2 (ja) * 2001-04-11 2010-10-20 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置
JP4170635B2 (ja) * 2002-02-18 2008-10-22 松下電器産業株式会社 半導体記憶装置の製造方法
JP3967193B2 (ja) * 2002-05-21 2007-08-29 スパンション エルエルシー 不揮発性半導体記憶装置及びその製造方法
JP4102112B2 (ja) * 2002-06-06 2008-06-18 株式会社東芝 半導体装置及びその製造方法
JP4030839B2 (ja) * 2002-08-30 2008-01-09 スパンション エルエルシー メモリ集積回路装置の製造方法
US6894339B2 (en) * 2003-01-02 2005-05-17 Actrans System Inc. Flash memory with trench select gate and fabrication process
US7508048B2 (en) * 2003-01-16 2009-03-24 Samsung Electronics Co., Ltd. Methods of fabricating a semiconductor device having multi-gate insulation layers and semiconductor devices fabricated thereby
JP4718104B2 (ja) * 2003-02-17 2011-07-06 ルネサスエレクトロニクス株式会社 半導体装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101039861B1 (ko) * 2009-04-09 2011-06-09 주식회사 하이닉스반도체 비휘발성 메모리 장치 제조방법
KR20120122947A (ko) 2010-08-19 2012-11-07 제이에스알 가부시끼가이샤 감방사선성 수지 조성물, 패턴 형성 방법, 중합체 및 화합물
KR20160026701A (ko) * 2014-08-29 2016-03-09 도쿄엘렉트론가부시키가이샤 에칭 방법
KR20220024366A (ko) * 2014-08-29 2022-03-03 도쿄엘렉트론가부시키가이샤 에칭 방법

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