JP2000012678A - 半導体装置の構造及び製造方法 - Google Patents

半導体装置の構造及び製造方法

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JP2000012678A
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insulator
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polysilicon
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雅志 北澤
Masayoshi Shirahata
正芳 白畑
Tomohiro Yamashita
朋弘 山下
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Abstract

(57)【要約】 【課題】 同一半導体基板上に幅の異なるトレンチ分離
領域と厚みの異なる酸化膜とを形成し、幅の狭いトレン
チに生じやすい埋め込み不良を解消する。 【解決手段】 メモリ回路領域４に狭い幅のトレンチ２
を、ロジック回路領域５に広い幅のトレンチ２００をそ
れぞれ形成し、ＣＶＤ法で酸化物３Ｂをトレンチ２に充
填して平坦化する。次に熱酸化法で活性領域に薄い酸化
膜７を形成し、ゲート電極用のポリシリコン１５Ａを形
成し、メモリ回路領域４においてのみエッチングする。
このとき窪み６にポリシリコン１５Ｂが残る。次にＣＶ
Ｄ法で酸化膜１１を堆積して、窪み６のカバーとしての
第１の役割と、酸化膜７とあわせて厚い酸化膜とする第
２の役割とを持たせる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、電気的特性の異な
る複数の半導体装置を含む構造及び製造方法に関するも
のである。
【０００２】
【従来の技術】一般に、同一半導体基板上に電気的特性
の異なる複数の装置を形成する際には、特性の異なる装
置ごとに半導体基板の領域を分割し、領域ごとに異なる
条件で装置を形成することが必要となる。特に、同一チ
ップ上にロジック回路とメモリ回路とをともに形成する
ロジック混載メモリでは、装置の形成に注意を要する。
同一基板上に厚みの異なる酸化膜を作る必要があるから
である。つまり、ロジック回路に用いるＭＯＳトランジ
スタの場合、高速で動作させるために薄いゲート酸化膜
を用いるのに対し、ＤＲＡＭメモリセル回路に用いるＭ
ＯＳトランジスタの場合、ワード線に高電圧をかけて動
作させるので酸化膜の信頼性を確保する必要があり、ロ
ジック回路用のトランジスタよりも厚いゲート酸化膜を
用いなければならないのである。
【０００３】図９はロジック混載メモリの構成を例示す
る端面図であり、半導体基板１上のメモリ回路領域４と
ロジック回路領域５のそれぞれの一部分が描かれてお
り、各領域には分離領域２０によって分離されたいくつ
かの素子が存在する。素子９は、ソース・ドレイン領域
１７とゲート電極１５Ｄとゲート酸化膜７と側壁酸化膜
１６とを備えたトランジスタであり、素子１０は、ソー
ス・ドレイン領域１７とゲート電極１５Ｅとゲート酸化
膜８と側壁酸化膜１６とを備えたトランジスタである。
メモリ回路領域４でのトランジスタ１０はゲート酸化膜
８が厚く、一方ロジック回路領域５でのトランジスタ９
はゲート酸化膜７が薄い。
【０００４】つまり、ロジック混載メモリを形成する際
には、異なる酸化膜厚を持つ複数のＭＯＳトランジスタ
を同一基板上に形成する技術が必要となる。このような
技術として、例えば、ウェハ全面を一様に酸化して薄い
酸化膜を形成後、ロジック回路領域をマスクしてメモリ
回路領域の酸化膜をエッチングして除去し、その後再び
酸化処理して厚い酸化膜を形成するという手法がある。
あるいは逆に、先に厚い酸化膜を、後に薄い酸化膜を形
成するという技術が、例えば特開平１０−２２３９７号
公報に記載されている。
【０００５】ところで微細化が進む半導体装置では、装
置を構成する各素子を効率よく分離するために、装置形
成時にトレンチ分離法を用いることが必須となりつつあ
る。トレンチ分離法とは、異方性エッチングによりトレ
ンチ（溝）を基板に形成し、その後トレンチ内にＣＶＤ
法等で絶縁膜を埋め込み、表面を平坦化して各素子を電
気的に分離する方法のことである。従来の素子分離法で
あるＬＯＣＯＳ法で見られたバーズビークがほとんど発
生しないため、素子分離領域を狭くかつ深く形成できる
利点がある。そして、ロジック混載メモリに対しても、
このトレンチ分離法による素子分離が要求される。
【０００６】一般に、メモリ回路領域では集積度を上げ
るため、素子の存在する活性領域のみならずトレンチの
領域も小さく製作されなければならない。よって、ロジ
ック回路領域でのトレンチよりもメモリ回路領域でのト
レンチの方が、幅が狭く形成される。図１０は、トラン
ジスタを省略してトレンチのみを示した端面図であり、
ロジック回路領域５に形成されたトレンチ２００よりも
メモリ回路領域４に形成されたトレンチ２の方が、幅が
狭い。製造方法や装置等により違いはあるが、ロジック
回路領域５に形成されるトレンチ２００の幅の典型的な
値は０．２８μｍ程度、メモリ回路領域４に形成される
トレンチ２の幅の典型的な値は０．２４μｍ程度であ
る。だが、もちろん回路中では様々な幅のトレンチが形
成される。
【０００７】トレンチ２００，２内にはそれぞれ酸化物
３Ａ，３Ｂが設けられる。そして、メモリ回路領域４の
トレンチ２を埋める酸化物３Ｂの表面部分にはシームと
呼ばれる窪み６が生じる。ここで、シーム６の発生原因
を説明する。ＣＶＤ法は一般に微小な領域にはガスを送
り込みにくいことから、ＣＶＤ法により酸化物３を幅の
狭いトレンチ２の内壁から徐々に堆積してゆくと、トレ
ンチ２の中央部に酸化物３が堆積していない部分が残り
やすい。場合によってはトレンチ２内部に空隙が残るこ
ともある。また、トレンチ最上面よりも上方に堆積され
た部分にもこの影響が伝わって、Ｖ字型に窪んでいるこ
とが多い。さらに、エッチバックやＣＭＰ法等を用いて
トレンチ最上面よりも上方に堆積された酸化物３を除去
して平坦化した後にも、図１０のようにトレンチ中央部
にシーム６が生じやすい。中央部はあまり酸化物３が堆
積されていないためエッチング等の進み具合が速く、ま
た、残っていた空隙が現れやすいからである。このよう
なシーム６の発生はトレンチの幅が０．２μｍ以下では
特に顕著となる。
【０００８】以上がシームの発生原因であるが、シーム
６の存在によって生じる問題について次に述べる。例え
ば、図１０のメモリ回路領域４の基板表面に一様にポリ
シリコンを形成した後、トレンチ２以外の所定の表面上
に必要な部分のみ残してその他の部分をエッチングで除
去してゲート電極を形成したときに、シーム６が存在す
るとポリシリコンがシーム６の中に残りやすい。トレン
チ２は図１０紙面に垂直方向に伸びており、残留したポ
リシリコンもこの方向に線状に存在する。
【０００９】これ以降いくつかのプロセスを経て、図１
１のようにＭＯＳトランジスタ構造１０が形成されたと
する。このＭＯＳトランジスタ構造１０を上方から（矢
印の方向から）眺めたのが図１２である（図１１は、図
１２のＸＩ−ＸＩにおける端面図である）。図１２では
配線の関係上、ゲート電極であるポリシリコン１５Ｅが
トレンチ２を越えて形成されているものとする。トレン
チ２に発生したシーム６に、ポリシリコン１５Ｂが残留
していると、例えば他のゲート電極材料（図１２には図
示していない）がトレンチ２を横切っている場合、この
ゲート電極材料がポリシリコンゲート電極１５Ｅと短絡
してしまい、回路に支障をきたす。
【００１０】以上がシームの存在によって生じる問題で
あるが、このようなシームの発生に対して様々な対処法
が考えられている。例えば、特開平７−３２６６５９号
公報に開示された技術によると、二段階に分けてトレン
チに酸化物を充填する方法が開示されている。最初に、
トレンチ表面よりも上方まで第１の酸化膜を堆積し、次
にトレンチ内の酸化膜がやや除去される程度までエッチ
ングを行ないトレンチ内に酸化膜をある程度充填し、そ
の上に再び第２の酸化膜をトレンチ表面よりも上方まで
堆積し、その後エッチングして表面の平坦化を図る、と
いうものである。
【００１１】
【発明が解決しようとする課題】上述の従来の技術に鑑
みれば、同一半導体基板上に、幅の異なるトレンチ分離
領域と厚さの異なる酸化膜とを形成しなければならない
ロジック混載メモリを製作する場合、最初にトレンチ分
離領域上のシームに対処するためのプロセスを経て、そ
の後、厚さの異なる酸化膜を形成するプロセスを経る必
要がある。しかし、従来技術をそのまま用いただけで
は、工程数が多くなり、しかも酸化膜の形成と除去が繰
り返され非効率で不経済でもある。
【００１２】そこで本願では、同一半導体基板上に、幅
の異なるトレンチ分離領域と厚さの異なる酸化膜とを形
成し、かつ、その酸化膜によってトレンチ分離領域表面
に生じたシームに対処する、半導体装置の構造とその製
造方法を開示する。
【００１３】
【課題を解決するための手段】この発明のうち請求項１
にかかるものは、表面を有する半導体基板と、前記半導
体基板の前記表面に開口する溝と、前記溝の内部に設け
られた第１の絶縁体と、前記第１の絶縁体の、前記開口
に対向する表面上に存在する導電体と、少なくとも前記
導電体を覆う第２の絶縁体とを備えた半導体装置の構造
である。
【００１４】この発明のうち請求項２にかかるものは、
請求項１記載の半導体装置の構造であって、前記半導体
基板の前記表面において設けられた第３の絶縁体を更に
備え、前記第２の絶縁体は前記第３の絶縁体上にも設け
られ、前記第３の絶縁体をゲート絶縁膜として有し、前
記溝によって分離される第１のＭＯＳ構造素子と、前記
第２の絶縁体及び前記第３の絶縁体をゲート絶縁膜とし
て有し、前記溝によって分離される第２のＭＯＳ構造素
子とを更に備える。
【００１５】この発明のうち請求項３にかかるものは、
（ａ）第１及び第２の領域に区分される表面を有する半
導体基板内に前記表面に開口する溝を形成し、前記溝の
内部に第１の絶縁体を形成する工程と、（ｂ）前記溝が
開口していない前記表面に第２の絶縁体を形成する工程
と、（ｃ）前記工程（ａ）及び（ｂ）で得られた構成上
の全面に導電体を形成する工程と、（ｅ）前記第１の領
域において前記導電体を除去して前記第２の絶縁体を露
出させる工程と、（ｆ）前記工程（ａ）及び（ｂ）で得
られた構成のうち、少なくとも前記第１の領域において
全面に第３の絶縁体を形成する工程とを備える、半導体
装置の製造方法である。
【００１６】この発明のうち請求項４にかかるものは、
請求項３記載の半導体装置の製造方法であって、前記工
程（ｅ）において、第１の絶縁体の、前記開口に対向す
る表面上に存在する導電体は残す。
【００１７】この発明のうち請求項５にかかるものは、
請求項３または４記載の半導体装置の製造方法であっ
て、前記溝の幅は、前記第２の領域におけるよりも前記
第１の領域における方が狭い。
【００１８】
【発明の実施の形態】実施の形態１．図１〜８に本発明
の製造方法を用いた半導体装置の製造例の各工程を示
す。このうち図８が完成した半導体装置であって、メモ
リ回路領域４とロジック回路領域５のそれぞれの一部が
描かれている。各領域にはトレンチ２，２００により分
離された素子が存在し、トランジスタ９，１０や、ＴＥ
ＯＳ酸化膜等の層間絶縁膜１８（例えば５００〜１００
０ｎｍ程度）を介して配置される、ポリシリコンストレ
ージノードキャパシタ１２、タングステンプラグ１３、
アルミ配線１４が例として示されている。ここでは簡略
化して、ストレージノードキャパシタ１２の誘電体や対
向する電極は記載しておらず、また、アルミ配線１４に
ついても多層配線は省略して一層分のみしか示していな
い。
【００１９】以下に、この図８に至る過程を述べる。ま
ず、図１に示すように、異方性エッチングにより例え
ば、幅０．２８μｍ、深さ３００ｎｍ程度のトレンチ２
００と幅０．１８μｍ、深さ３００ｎｍ程度のトレンチ
２とを半導体基板１に形成した後、ＣＶＤ法によりＴＥ
ＯＳ酸化膜３を堆積させてトレンチ２を埋め込む。
【００２０】次に、ＣＭＰ法により表面を平坦化し、ト
レンチ２００，２にそれぞれ酸化膜３Ａ，３Ｂを堆積す
るが、このときに先述のシーム６が酸化膜３Ｂの表面に
現れる。そして、活性領域となる半導体基板１の表面を
例えば８５０℃のウェット雰囲気中で熱酸化し、例えば
厚さ３ｎｍ程度の薄いゲート酸化膜７を形成する。この
状態を示したのが図２である。
【００２１】次に、ポリシリコン１５Ａを基板全面に例
えば１００ｎｍ程度堆積させ、ロジック回路領域５で後
に形成されるＭＯＳトランジスタ９のゲート電極材料と
する。そして、メモリ回路領域４のポリシリコン１５Ａ
を除去するため、ロジック回路領域５のポリシリコン１
５Ａ上面にフォトレジスト１９Ａをパターニングする。
この状態を示したのが図３である。
【００２２】ポリシリコン１５Ａを基板全面に堆積する
ときに、メモリ回路領域４に形成されたトレンチ２のシ
ーム６の中にポリシリコン１５Ａが入り込む。ポリシリ
コンは、酸化膜３の材料であるＴＥＯＳよりもカバレッ
ジがよいからである。シーム６が深いときには、トレン
チ２の内部に酸化膜３が不均一に堆積されたり、さらに
は空洞が生じる可能性もあるが、シーム６の表面付近で
はポリシリコン１５Ａはシーム６を覆う。
【００２３】次に、異方性エッチングによりメモリ回路
領域４のポリシリコン１５Ａを除去する。この状態を示
したのが図４である。このときに、先の工程でシーム６
に入り込んだポリシリコン１５Ａを完全に除去しなけれ
ば、先述の短絡の問題を引き起こす懸念が生ずる。しか
し、次の工程においてこの懸念は解消されるため、むし
ろここでは、エッチングしすぎないようにして、シーム
６内部にポリシリコン１５Ｂとして残しておくようにす
る。理由は次の工程で述べる。
【００２４】次に、フォトレジスト１９Ａを除去し、図
５に示すように、基板全面に、ＣＶＤ法によりＴＥＯＳ
酸化膜１１を例えば５〜１０ｎｍ程度堆積させる。メモ
リ回路領域４において、この酸化膜１１は二つの役割を
持つ。一つは、酸化膜７の上面に形成されることで両者
合わさって厚いゲート酸化膜８となる役割である。この
役割によって、ロジック回路領域５とメモリ回路領域４
とで厚みの異なるゲート酸化膜７，８が形成される。も
う一つは、先の工程で残されたシーム６内部のポリシリ
コン１５Ｂを被覆するカバーとしての役割である。この
役割により先述の短絡の問題は回避できる。酸化膜１１
の厚みを５〜１０ｎｍとしたのも、この二つの役割を同
時に満たす値と考えられるからである。つまり、メモリ
回路領域４に後に形成されるＭＯＳトランジスタ１０の
ゲート酸化膜８を厚くするのに充分であり、かつ、シー
ム６に入り込んだポリシリコン１５Ｂを充分覆い絶縁性
を確保できる程度の値と考えられるのである。また、ゲ
ート酸化膜８が厚すぎるとＭＯＳ容量値が下がり、ま
た、工程に要する時間が増加するので望ましくない。
【００２５】ここで、前工程でポリシリコン１５Ｂを残
しておいた理由について述べる。ポリシリコンは、先述
のようにステップカバレッジが良好なため、シーム６の
表面の開口部を覆う。シーム６にポリシリコン１５Ｂが
入り込んだ酸化膜３の上面に酸化膜１１が形成されるこ
とで、ゲート電極の短絡の問題は無くなるのであるか
ら、むしろ、ポリシリコンのステップカバレッジの良好
性を活かしてシーム６を埋めてしまう方が酸化膜１１を
形成しやすいことになる。もし、前工程でエッチングし
すぎてポリシリコン１５Ｂがシーム６にあまり残ってい
ない状態になると、酸化膜１１はＣＶＤ法で形成される
ため微小な部分にはガスが送られにくく、シーム６の上
面に酸化膜１１を良好に形成するのに時間がかかる。こ
のため、シーム６にポリシリコン１５Ｂを残しておくこ
とが望ましい。しかし、ポリシリコン１５Ｂを完全に除
去してもかまわない。
【００２６】次に、メモリ回路領域４にフォトレジスト
１９Ｂをパターニングし、ロジック回路領域の酸化膜１
１をドライエッチングにより除去する。この状態を示し
たのが図６である。
【００２７】次に、フォトレジスト１９Ｂを除去し、そ
の後ポリシリコン１５Ｃを堆積して、メモリ回路領域４
で後に形成されるＭＯＳトランジスタ１０のゲート電極
材料とする。この状態を示したのが図７である。
【００２８】この後、ロジック回路領域５およびメモリ
回路領域４のゲート電極用のポリシリコン１５Ｃにドー
パントを注入して、フォトレジストによりパターニング
し、異方性エッチングを行なってゲート電極１５Ｄ，１
５Ｅを形成する。その後、側壁酸化膜１６や層間絶縁膜
１８、タングステンプラグ１３やストレージノードキャ
パシタ１２等を形成し、図８に至る。
【００２９】以上は、ＭＯＳトランジスタのゲート酸化
膜が２種類必要な場合のプロセスについて述べたもので
あるが、例えばＭＯＳ構造をコンデンサとして利用する
ときなどは３種類以上の厚みのゲート酸化膜が必要とな
る場合もありうる。その場合は、図７に示す工程以降に
図３〜図７に示す工程を再び繰り返せば、所望の酸化膜
厚を持つ複数の領域が形成できる。
【００３０】よって、同一半導体基板上に幅の異なるト
レンチ分離領域と厚みの異なる酸化膜とを形成する際
に、本実施の形態に示された製造方法を用いれば、特開
平７−３２６６５９号公報に開示されている従来技術を
用いたときとは異なり、シームを埋め込むための酸化膜
の形成および除去の工程を繰り返さずに済むので経済的
であり、しかも製造にかかる時間が短縮できる。
【００３１】また、図５〜８に示すような、狭い幅のト
レンチ分離領域と厚みの異なる酸化膜とを備え、かつ、
シームを覆うようにトレンチ分離領域上に形成された酸
化膜をも備える構造の半導体基板であれば、シームに不
要な導電体材料が入り込んだ場合に生じる短絡の問題を
回避できる。
【００３２】実施の形態２．本実施の形態では、実施の
形態１でのトレンチ２に埋め込む酸化膜３を形成するＣ
ＶＤ法に、Low Pressure ＣＶＤ法、またはＴＥＯＳ−
Ｏ3 Atomospheric Pressure ＣＶＤ法、またはSub-Ato
mospheric ＣＶＤ法のどれかを採用し、それ以外の工程
等については実施の形態１と同じものとする。
【００３３】例えばHigh Density Plasma ＣＶＤ法をト
レンチの埋め込みに用いた場合シームは発生しにくくは
なるが、装置のコストが高くなり、また埋め込み時の基
板へのダメージも懸念される。しかし上に挙げた方法を
用いれば、シームは発生しやすくなるものの、実施の形
態１で述べた方法により対処でき、コスト面、ダメージ
面での問題は少ない、という利点がある。
【００３４】
【発明の効果】本発明のうち請求項１記載の半導体装置
の構造によれば、溝内で第１の絶縁体上に導電体が存在
しても、これが他の配線と短絡しないように第２の絶縁
体で絶縁することができる。
【００３５】本発明のうち請求項２記載の半導体装置の
構造によれば、第１のＭＯＳ構造素子のゲート絶縁膜を
第２のＭＯＳ構造素子のそれよりも薄くできるので、例
えば第１のＭＯＳ構造素子をロジック回路に採用して高
速動作を図り、第２のＭＯＳ構造素子をメモリ回路に採
用して高耐圧動作を図ることにより、両者を同一の半導
体基板に混載することができる。
【００３６】この発明のうち請求項３記載の半導体装置
の製造方法によれば、第１の領域においては第２及び第
３の絶縁体からなるゲート絶縁膜の厚いＭＯＳ構造素子
を、第２の領域においては第２の絶縁体からなるゲート
絶縁膜の薄いＭＯＳ構造素子を、それぞれ形成する事が
容易となる。しかも、工程（ｅ）において導電体が完全
に除去されなかった場合に、第１及び第３の絶縁体によ
り残置した導電体を周囲から絶縁する事により不要な短
絡を回避する事ができる。
【００３７】この発明のうち請求項４記載の半導体装置
の製造方法によれば、第１の絶縁体の平坦化が劣った場
合に、溝の開口部に残置した導電体により平坦性がよく
なって第３の絶縁膜形成が容易となる。
【００３８】この発明のうち請求項５記載の半導体装置
の製造方法によれば、幅の狭い方の溝に対して第３の絶
縁体が導電体を覆うので、第１の絶縁体の平坦化が劣り
易く、工程（ｅ）において導電体が残置し易い溝におい
て、請求項３または４の効果を顕著に得ることができ
る。
【図面の簡単な説明】
【図１】 本発明の実施の形態１及び２の方法の各段階
を示した図である。
【図２】 本発明の実施の形態１及び２の方法の各段階
を示した図である。
【図３】 本発明の実施の形態１及び２の方法の各段階
を示した図である。
【図４】 本発明の実施の形態１及び２の方法の各段階
を示した図である。
【図５】 本発明の実施の形態１及び２の方法の各段階
を示した図である。
【図６】 本発明の実施の形態１及び２の方法の各段階
を示した図である。
【図７】 本発明の実施の形態１及び２の方法の各段階
を示した図である。
【図８】 本発明の実施の形態１及び２の装置の構造図
である。
【図９】 従来の技術の方法による製造例を示した図で
ある。
【図１０】 従来の技術の方法による製造例を示した図
である。
【図１１】 従来の技術の方法による製造例を示した図
である。
【図１２】 従来の技術の方法による製造例を示した図
である。
【符号の説明】
１ 半導体基板、２，２００ トレンチ、３Ａ，３Ｂ，
１１ ＣＶＤ酸化膜、６ シーム、７ 熱酸化膜。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山下 朋弘 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5F032 AA35 AA44 BA02 CA11 CA14 CA17 CA24 DA02 DA03 DA25 DA33 DA53 DA78 5F083 AD24 AD48 GA01 GA24 GA27 JA32 JA36 JA39 KA17 NA01 PR12 PR21 PR40 ZA03 ZA07

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 表面を有する半導体基板と、 前記半導体基板の前記表面に開口する溝と、 前記溝の内部に設けられた第１の絶縁体と、 前記第１の絶縁体の、前記開口に対向する表面上に存在
    する導電体と、 少なくとも前記導電体を覆う第２の絶縁体とを備えた半
    導体装置の構造。
  2. 【請求項２】 前記半導体基板の前記表面において設け
    られた第３の絶縁体を更に備え、 前記第２の絶縁体は前記第３の絶縁体上にも設けられ、 前記第３の絶縁体をゲート絶縁膜として有し、前記溝に
    よって分離される第１のＭＯＳ構造素子と、 前記第２の絶縁体及び前記第３の絶縁体をゲート絶縁膜
    として有し、前記溝によって分離される第２のＭＯＳ構
    造素子とを更に備える、請求項１記載の半導体装置の構
    造。
  3. 【請求項３】 （ａ）第１及び第２の領域に区分される
    表面を有する半導体基板内に前記表面に開口する溝を形
    成し、前記溝の内部に第１の絶縁体を形成する工程と、 （ｂ）前記溝が開口していない前記表面に第２の絶縁体
    を形成する工程と、 （ｃ）前記工程（ａ）及び（ｂ）で得られた構成上の全
    面に導電体を形成する工程と、 （ｅ）前記第１の領域において前記導電体を除去して前
    記第２の絶縁体を露出させる工程と、 （ｆ）前記工程（ａ）及び（ｂ）で得られた構成のう
    ち、少なくとも前記第１の領域において全面に第３の絶
    縁体を形成する工程とを備える、半導体装置の製造方
    法。
  4. 【請求項４】 前記工程（ｅ）において、第１の絶縁体
    の、前記開口に対向する表面上に存在する導電体は残
    す、請求項３記載の半導体装置の製造方法。
  5. 【請求項５】 前記溝の幅は、前記第２の領域における
    よりも前記第１の領域における方が狭い、請求項３また
    は４記載の半導体装置の製造方法。
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KR10-1999-0007472A KR100388586B1 (ko) 1998-06-22 1999-03-06 반도체 장치 및 제조 방법

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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006339446A (ja) * 2005-06-02 2006-12-14 Toshiba Corp 半導体装置およびその製造方法
JP2008538868A (ja) * 2005-04-25 2008-11-06 スパンジョン・リミテッド・ライアビリティ・カンパニー 自己整合型ｓｔｉｓｏｎｏｓ
TWI418018B (zh) * 2009-11-03 2013-12-01 Taiwan Memory Corp 電子裝置及其製造方法、記憶體裝置
US8652933B2 (en) 2010-11-11 2014-02-18 International Business Machines Corporation Semiconductor structure having wide and narrow deep trenches with different materials

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002198525A (ja) * 2000-12-27 2002-07-12 Toshiba Corp 半導体装置及びその製造方法
US6885080B2 (en) * 2002-02-22 2005-04-26 International Business Machines Corporation Deep trench isolation of embedded DRAM for improved latch-up immunity
US20100044775A1 (en) * 2006-12-07 2010-02-25 Hiroshi Sunamura Semiconductor memory device and semiconductor device
US7652923B2 (en) * 2007-02-02 2010-01-26 Macronix International Co., Ltd. Semiconductor device and memory and method of operating thereof
US7733552B2 (en) * 2007-03-21 2010-06-08 Qualcomm Mems Technologies, Inc MEMS cavity-coating layers and methods
GB2574002B (en) 2018-05-21 2020-12-09 X Fab Sarawak Sdn Bhd Improved semiconductor device and method of fabrication
GB2574003B (en) 2018-05-21 2020-05-27 X Fab Sarawak Sdn Bhd Improvements relating to semiconductor devices

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0513714A (ja) * 1990-01-25 1993-01-22 Texas Instr Inc <Ti> 溝型トランジスタ使用の双安定論理デバイス
US5448102A (en) * 1993-06-24 1995-09-05 Harris Corporation Trench isolation stress relief
JPH07326659A (ja) 1994-06-02 1995-12-12 Hitachi Ltd 半導体集積回路装置の製造方法
US5702980A (en) 1996-03-15 1997-12-30 Taiwan Semiconductor Manufacturing Company Ltd Method for forming intermetal dielectric with SOG etchback and CMP
US5646063A (en) 1996-03-28 1997-07-08 Advanced Micro Devices, Inc. Hybrid of local oxidation of silicon isolation and trench isolation for a semiconductor device
JPH1022397A (ja) 1996-07-05 1998-01-23 Ricoh Co Ltd 半導体装置の製造方法
JPH118295A (ja) * 1997-06-16 1999-01-12 Nec Corp 半導体装置及びその製造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008538868A (ja) * 2005-04-25 2008-11-06 スパンジョン・リミテッド・ライアビリティ・カンパニー 自己整合型ｓｔｉｓｏｎｏｓ
JP2006339446A (ja) * 2005-06-02 2006-12-14 Toshiba Corp 半導体装置およびその製造方法
US8106475B2 (en) 2005-06-02 2012-01-31 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
TWI418018B (zh) * 2009-11-03 2013-12-01 Taiwan Memory Corp 電子裝置及其製造方法、記憶體裝置
US8652933B2 (en) 2010-11-11 2014-02-18 International Business Machines Corporation Semiconductor structure having wide and narrow deep trenches with different materials

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