KR100555599B1 - 조절되는 깊은 트렌치 상부 절연층을 형성하는 장치 및 방법 - Google Patents

조절되는 깊은 트렌치 상부 절연층을 형성하는 장치 및 방법 Download PDF

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Abstract

본 발명은 반도체 메모리의 깊은 트렌치에서 절연층 두께를 조절하는 방법에 관한 것으로서, 매립 스트랩을 갖는 저장 노드를 가지는 깊은 트렌치를 제공하는 단계, 저장 노드에 전기적인 절연을 제공하기 위해 매립 스트랩상부에 절연층을 증착하는 단계, 매립 스트랩에 접촉하는 절연층의 일부분을 마스킹하기 위해 절연층 상부에 마스킹층을 형성 하는 단계 및 절연층의 두께 조절이 개선되도록 마스킹층에 의해 마스킹된 부분을 제외한 절연층을 제거하는 단계를 포함한다. 트랜지스터가 형성될 때 트랜지스터 채널 및 매립 스트랩 외부 확산 부분 사이의 겹침이 증가하도록 기판을 리세싱하여 수직형 트랜지스터를 제조하는 방법이 또한 포함된다. 반도체 장치가 또한 개시된다.

Description

조절되는 깊은 트렌치 상부 절연층을 형성하는 장치 및 방법{APPARATUS AND METHOD FOR FORMING CONTROLLED DEEP TRENCH TOP ISOLATION LAYERS}
도 1 은 트렌치 구조를 도시하는 반도체 장치의 일부분의 단면도이다.
도 2 는 본 발명에 따라 증착된 절연층을 포함하는 도 1 의 반도체 장치의 단면도이다.
도 3 은 본 발명에 따라 증착된 마스킹층을 포함하는 도 2 의 반도체 장치의 단면도이다.
도 4 는 본 발명에 따라 마스킹층이 에칭백 된 후 도 3 의 반도체 장치의 단면도이다.
도 5 는 본 발명에 따라 마스킹층 아래로 절연층의 일부분이 에칭되고 남겨진 도 4 의 반도체 장치의 단면도이다.
도 6 은 본 발명에 따라 제거된 마스킹층을 도시한 도 5 의 반도체 장치의 단면도이다.
도 7 은 본 발명에 따라 절연 트렌치가 에칭된 후 도 6 의 반도체 장치의 단면도이다.
도 8 은 본 발명에 따라 적당한 위치에 형성된 돌출된 얕은 트렌치 절연 유전체를 도시한 도 7 의 반도체 장치의 단면도이다.
도 9 는 본 발명에 따라 트렌치에 형성된 게이트 스택을 도시한 도 8 의 반도체 장치의 단면도이다.
도 10 은 본 발명에 따라 상부에 증착된 마스킹을 가지는 도 2 의 반도체 장치가 도시되는 또 다른 실시예의 단면도이다.
도 11 은 본 발명에 따라 위치 또는 홀이 에칭된 후 도 10 의 반도체 장치의 단면도이다.
도 12 는 본 발명에 따라 적당한 위치에 형성된 얕은 트렌치 절연 유전체를 도시한 도 11 의 반도체 장치의 단면도이다.
도 13 은 본 발명에 따라 마스킹층의 일부분을 제거한 얕은 트렌치 절연 유전체의 일부분을 도시한 도 12 의 반도체 장치의 단면도이다.
도 14 는 본 발명에 따라 마스킹층 아래의 절연층의 일부분이 에칭되고 남겨진 도 13 의 반도체 장치의 단면도이다.
도 15 는 본 발명에 따라 제거된 패드 스택을 포함하는 도 14 의 반도체 장치의 단면도이다.
도 16 은 본 발명에 따라 트렌치에 형성된 게이트 스택을 도시한 도 15 의 반도체 장치의 단면도이다.
도 17 은 본 발명에 따라 트렌치로부터 떨어진 트랜지스터 장치를 제공하도록 하는 리세싱된 기판을 도시한 본 발명의 또 다른 실시예의 단면도이다.
도 18 은 본 발명에 따라 트렌치로부터 떨어진 트랜지스터 게이트 및 트랜지스터 채널을 가진 리세싱된 기판을 도시한 본 발명의 또 다른 실시예의 단면도이 다.
도 19 는 본 발명에 따라 두 개의 수직형 트랜지스터를 도시한 반도체 장치의 단면도이다.
도 20 은 도 19 의 반도체 장치의 형태를 도시한 개략도이다.
*도면의 주요 부분에 대한 부호의 설명*
12 : 기판 14 : 트렌치
16 : 패드 스택 18 : 패드 산화물층
20 : 패드 질화물층 22 : 칼라
24 : 충진재 26 : 리세스
30 : 매립 스트랩 32 : 더미층
36 : 게이트 전도체 37 : 패드층
39 : 게이트 산화물 42 : 전도층
58 : 채널 204 : 저장 노드
208 : 비트 라인 콘택 210 : 비트 라인
214 : 게이트
본 발명은 반도체 장치에 관한 것이며, 특히 반도체 메모리에 깊은 트렌치(deep trench) 절연층을 형성하는 방법 및 장치에 관한 것이다.
DRAM과 같은 반도체 메모리는 통상 메모리 셀들을 포함한다. 이러한 메모리 셀들은 저장 노드(storage node)들을 포함한다. 일반적으로, 이러한 저장 노드는 반도체 메모리 칩의 기판에 에칭된 깊은 트렌치 내부에 형성된다. 저장 노드는 원하는 동작이 읽기 또는 쓰기 기능인지에 따라, 저장 노드에 전하를 저장하도록 하거나 저장 노드로부터 전하를 꺼내도록 하는 엑세스 트랜지스터를 이용하여 엑세스된다. 종종 저장 노드가 게이트 전도체로부터 전기적으로 충분히 절연되어 있는지를 확인할 필요가 있다.
저장 노드의 충분한 전기적 절연을 확실하게 하는 한 가지 방법은 저장 노드 상부에 상부 트렌치 산화물층을 제공하는 것이다. 저장 노드는 전형적으로, 깊은 트렌치를 부분적으로 충진하는 폴리실리콘 물질을 포함한다. 제조하는동안, 폴리실리콘은 트렌치 상부에 리세스를 남긴다. 산화물(실리콘 이산화물)은 반도체 장치의 표면에 증착된다. 산화물을 증착하는 동안, 산화물은 트렌치의 폴리실리콘 상부에 형성된다. 증착된 산화물의 다른 부분은 리세스의 하부에 30 - 50 nm 산화물층을 남기도록 반도체 장치 표면의 평탄화 또는 산화물의 리세싱에 의해 제거된다. 이러한 산화물층을 트렌치 상부 산화물 또는 절연물이라고 한다.
산화물 리세싱(recessing)은 조절하기 어렵다. 이러한 어려움은 나머지 산화물층 두께에 많은 변화를 일으킨다. 트렌치 상부 산화물 두께는 중요한 파라미터이며 반도체 메모리가 정확히 동작하도록 유지하여야 한다. 상술한 바와 같이, 트렌치 상부 산화물은 반도체 장치의 게이트 전도체와 저장 노드를 전기적으로 절연한다.
그러므로, 조절되는 두께를 갖는 트렌치 상부 유전체가 필요하다. 또한, 깊은 트렌치들의 상부에 형성된 트랜지스터들에 트렌치 상부 절연물을 제공하는 방법이 필요하다.
본 발명은 반도체 메모리의 정확한 동작을 위해 반도체 메모리의 트렌치에서 절연층 두께를 조절하는 방법 및 메모리 셀과 해당 트랜지스터를 제조하는 방법을 제공한다.
본 발명에 따른 반도체 메모리의 깊은 트렌치에서 절연층 두께를 조절하는 방법은, 매립 스트랩(buried strap)을 가진 저장 노드를 포함하는 깊은 트렌치를 제공하는 단계, 저장 노드에 전기적 절연을 제공하기 위해 매립 스트랩 상부에 절연층을 증착하는 단계, 매립 스트랩에 접촉되는 절연층 부분을 마스킹하기 위해 절연층상에 마스킹층(masking layer)을 형성하는 단계, 및 절연층의 두께 조절이 개선되도록 마스킹층에 의해 마스킹된 부분을 제외한 절연층을 제거하는 단계를 포함한다.
본 발명에 따른 다른 유용한 방법에서 상기 절연층을 증착하는 단계는 절연층이 화학적 기상 증착 또는 플라즈마 강화 화학적 기상 증착에 의해 증착하는 단계를 포함한다. 절연층은 산화물, 질화물 또는 그 결합물을 포함한다. 절연층의 두께는 바람직하게 약 20nm 내지 약 50nm이다. 마스킹층을 형성하는 단계는 절연층에 대하여 선택적으로 에칭할 수 있는 물질을 증착하는 단계를 포함한다. 그러한 물질은 폴리실리콘을 포함한다.
트렌치 절연물을 갖는 메모리 셀을 제조하는 방법은, 매립 스트랩을 가진 저장 노드를 포함하는 깊은 트렌치를 제공하는 단계, 저장 노드에 전기적 절연을 제공하기 위해 매립 스트랩상에 절연층을 증착하는 단계, 매립 스트랩에 접촉하는 절연층의 일부분을 마스킹하기 위해 절연층상에 마스킹층을 형성하는 단계, 마스킹층에 의해 마스킹된 부분을 남겨두도록 마스킹층에 대하여 절연층을 선택적으로 에칭하는 단계, 깊은 트렌치에 인접한 기판의 부분을 남겨두도록 깊은 트렌치에 접촉되는 기판의 적어도 일부분을 제거함으로써 깊은 트렌치에 접촉되는 기판의 적어도 일부분을 제거함으로써 깊은 트렌치와 연결되도록 절연 트렌치를 개방하는 단계, 트렌치 절연물을 제공하기 위해 유전체로 절연 트렌치를 충진하는 단계를 포함한다.
특히 다른 유용한 방법에 있어서, 절연층 아래 트렌치 내부에 배치된 저장 노드에 엑세스하기 위해 엑세스 장치를 형성하는 단계가 바람직하게 포함된다. 엑세스 장치를 형성하는 단계는 매립 스트랩과 비트 라인을 전기적으로 결합하기 위해 기판에 형성된 채널을 가지는 트랜지스터를 형성하는 단계를 포함한다. 트랜지스터가 깊은 트렌치로부터 멀리 떨어져 형성되도록 깊은 트렌치에 인접한 기판 부분을 리세싱하는 단계를 바람직하게 포함한다. 또한, 트렌치 절연물에 인접하고 깊은 트렌치의 상부에서 절연층에 인접하도록 트랜지스터 게이트를 형성하는 단계를 포함한다. 절연층은 화학적 기상 증착에 의해 증착된다. 절연층은 산화물, 질화물 또는 그 결합물을 포함한다. 절연층의 두께는 약 20nm 내지 약 50nm가 바람직하다. 마스킹층은 폴리실리콘을 포함한다. 트렌치 절연물은 얕은 트렌치 절연물 또는 돌출된 얕은 트렌치 절연물을 포함한다.
수직형(vertical) 트랜지스터를 제조하는 방법은 매립 스트랩을 가지는 저장 노드를 가진 트렌치를 포함하는 기판을 제공하는 단계, 매립 스트랩에 절연층을 형성하는 단계, 트렌치에 연결되는 리세스가 트렌치의 측면을 넘어서 연장되도록 기판에 계단을 리세스하기 위해 기판을 측방향으로 에칭하는 단계, 및 게이트 전도체를 활성화시킬때 매립 스트랩 및 전도성 라인 사이에 전기적 전도성을 제공하기 위해 게이트 전도체에 인접하게 채널이 형성되도록 리세스에 게이트 전도체를 형성하는 단계를 포함한다.
수직형 트랜지스터를 제조하는 다른 방법에서, 측방향 에칭 단계는 바람직하게 화학적 다운스트림(downstream) 에칭 또는 반응성 이온 에칭 프로세스와 같은 건식 에칭 프로세스에 의한 측방향 에칭 단계를 포함한다. 전도성 라인은 비트 라인을 포함한다.
반도체 메모리는 다수의 깊은 트렌치들이 형성된 기판을 포함한다. 각각의 깊은 트렌치는 깊은 트렌치 내부에 배치된 저장 노드를 엑세스하기 위해 깊은 트렌치에서 형성된 매립 스트랩, 상기 매립 스트랩에 전기적 절연을 제공하기 위해 매립 스트랩에 형성된 증착된 절연층, 및 매립 스트랩과 접촉하는 절연층의 일부분에 마스크를 제공하기 위해 절연층에 형성된 마스킹층을 포함하며, 상기 마스킹층은 절연층 두께 조절을 향상시키기 위해 절연층에 대하여 선택적으로 에칭된다.
반도체 메모리의 선택적인 실시예에서, 마스킹층은 폴리실리콘을 포함한다. 절연층은 산화물, 질화물 또는 그 결합물을 포함한다. 절연층의 두께는 바람직하게 약 20nm 내지 50nm이다. 트렌치에 형성된 게이트 및 절연층과 접촉되는 게이트의 적어도 일부분을 포함하는 엑세스 트랜지스터가 포함될 수 있으며, 트랜지스터는 매립 스트랩과 비트 라인을 전기적으로 결합하기 위해 게이트에 인접한 기판에 형성된 채널을 포함한다. 트렌치 절연물은 저장 노드로부터 게이트를 절연하기 위해 트렌치의 적어도 일부분에 형성된다. 기판은 게이트 및 채널이 트렌치로부터 멀리 위치될 수 있도록 하는 리세싱된 부분을 포함한다.
깊은 트렌치를 포함하는 반도체 메모리의 수직형 트랜지스터를 제조하는 방법은 깊은 트렌치를 포함하는 기판을 제공하는 단계를 포함하는데, 각각의 깊은 트렌치는 기판의 상면 아래에 리세싱된 매립 스트랩을 가지는 저장 노드를 가지며, 매립 스트랩 상부 및 트렌치 측벽들 상부에 절연층을 형성하는 단계, 절연층 위에 더미층을 증착하는 단계, 깊은 트렌치에 인접한 기판의 적어도 일부분을 제거함으로써 깊은 트렌치와 연결되도록 절연 트렌치를 개방하는 단계, 트렌치 절연물을 제공하기 위해 유전체로 절연 트렌치를 충진하는 단계, 유전체 및 절연층에 대하여 더미층을 선택적으로 에칭하는 단계, 트렌치 측벽들로부터 절연층을 제거하는 단계, 및 제거된 기판 부분에 인접하여 수직형 트랜지스터를 형성하는 단계를 포함한다.
본 발명의 이러한 및 다른 목적, 특징 및 이점은 동봉한 도면을 참조로 하여 실시예의 상세한 설명으로 명백해지며, 이러한 설명은 도면의 부호를 참조하여 바람직한 실시예에서 상세히 제공될 것이다.
본 발명은 반도체 장치에 관한 것이고 특히, 반도체 메모리에 깊은 트렌치 절연층을 형성하기 위한 방법 및 장치에 관한 것이다. 본 발명은 깊은 트렌치의 저장 노드위에 상부 트렌치 절연층을 형성하는 개선된 방법을 제공한다. 더미(dummy) 또는 마스킹층은 트랜치 상부 절연층의 증착후 형성된다. 이렇게 함으로써 더미층은 원하는 높이로 에칭될 수 있다. 다음에 더미층은 평탄화되고, 저장 노드 상부에서 조절되는 트렌치 상부 절연층 부분을 남겨두도록 그 일부분이 리세싱된다. 더 자세한 설명은 여기에 포함된다.
여러 도면을 통해 유사하거나 동일한 엘리먼트는 동일한 참조 번호로 나타냈으며, 도 1은 반도체 장치(10)의 일부분을 도시한다. 반도체 장치(10)는 기판(12)을 포함하는데, 예를 들면, 갈륨 비화물과 같은 다른 물질을 예상할 수도 있지만 기판(12)은 바람직하게 실리콘 기판을 포함한다. 깊은 트렌치(14)는 당업자에 공지된 프로세스에 의해 패드 산화물층(18) 및 패드 질화물층(20)을 바람직하게 포함하는 패드 스택(16)을 통하여 기판(12)에 형성된다. 증착 프로세스가 사용되지만, 패드 산화물층(18)은 바람직하게 열 산화에 의해 형성된다. 패드 질화물층(20)은 바람직하게 패드 산화물층(18)에 증착된다. 칼라(22)는 기판(12)과 트랜치(14)의 부분을 전기적으로 절연하기 위해 트렌치(14)에 형성된다. 또한 트렌치(14)의 하부(도시되지 않음)는 트렌치(14)의 측부 및 하부에 대한 얇은 유전체층(도시되지 않음)에 의해 기판(12)과 전기적으로 추가 절연되어 있다.
트렌치(14)는 전도성 충진재(24), 바람직하게, 폴리실리콘 또는 도핑된 폴리실리콘으로 채워져 있다. 충진재(24)는 칼라(22)의 상부에서 확장되며 기판(12)에 접촉된다. 리세스(26)는 트렌치(14)에 남겨진다.
도 2를 참조하면, 절연층(28)이 증착되어 있다. 절연층(28)은 패드 스택(16), 트렌치 벽(14) 및 충진재(24)를 포함하는 노출된 표면을 코팅한다. 절연층(28)은 작동중 저장 노드로서 기능하는 충진재(24)를 절연시키기 위한 유전체를 포함한다. 절연층(28) 및 칼라(22)의 상부 사이의 충진재(24)는 통상, 매립 스트랩(30)으로 불린다. 절연층(28)은 바람직하게 예를 들면, 실리콘 산화물과 같은 산화물, 예를 들면 실리콘 질화물과 같은 질화물, 또는 그 결합물을 포함한다. 절연층(28)의 증착은 종래 기술에서 수행되는 바와 같이, 통상적인 충진(filling) 및 리세싱(recessing)을 제거함으로써 층(28)의 두께 조절을 더욱 용이하도록 한다. 절연층(28)의 증착은 화학적 기상 증착(CVD), 플라즈마 강화 화학적 기상 증착(PECVD), 또는 다른 적당한 증착 프로세스를 포함한다. 이러한 증착 프로세스는 절연층 두께가 종래 기술보다 우수하고 신뢰성있게 조절되기 때문에 바람직하다. 바람직한 실시예에서, 층(28)은 약 20 nm 내지 약 50 nm, 보다 바람직하게 약 30 nm 내지 약 40 nm의 두께를 가진다.
도 3-10을 참조하면, 돌출된 얕은 트렌치 절연물(RSTI)을 위한 조절된 절연층의 형성이 기술되어 있다. 도 3을 참조하면, 더미 또는 마스킹층(32)은 도 2 에 도시된 구조 위에 증착된다. 더미층(32)은 바람직하게 산화물 또는 질화물보다 리세싱하기 용이한 폴리실리콘이다. 더미층(32)은 또한 레지스트를 포함할 수 있다. 도 4에 도시된 것처럼, 더미층(32)은 절연층(28) 상부에서 미리 결정된 높이까지 트렌치(14) 아래로 리세스된다. 절연층(28)은 도 5에 도시된 바와 같이, 더미층(32)에 의해 마스크된 부분을 제외한 절연층(28) 부분을 제거하기 위해, 건식 에칭이 또한 고려되지만, 바람직하게 습식 에칭 프로세스에 의해 선택적으로 에칭된다. 습식 에칭은 HF 또는 HF 글리세롤을 사용한 에칭을 포함한다. 건식 에칭은 화학적 다운스트림 에칭 또는 반응성 이온 에칭을 포함한다.
도 6을 참조하면, 패드 스택(16)은 바람직하게 습식 에칭 프로세스에 의해,기판(12)으로부터 제거된다. 더미 마스크(32)는 선택적으로 에칭되지만, 설계에 따라, 더미 마스크(32)는 남을 수도 있다. 나머지 구조는 조절된 트렌치 상부 절연층(34)을 포함하며 반도체 장치(10)에 장치를 형성하기 위해 희생적인(sacrificial) 산화물 증착 및 이온 주입을 준비한다.
도 7을 참조하면, 이온 주입후, 희생적인 산화물층(도시되지 않음)이 제거된다. 전도성 물질(38)은 트렌치(14)에 증착된다. 희생적인 산화물층이 제거된 후, 전도성 물질(38)이 증착(게이트 전도체(36)의 부분)되기 전에, 게이트 산화물(39)이 형성된다. 전도성 물질(38) 증착에 의하여 트렌치 리세스가 완전히 채워지거나 부족하게 채워질 수 있다. 제 2 패드층(37), 바람직하게 질화물이 증착된다. 장치(10)는 마스크(액티브 영역)되고 장치(10)의 일부분은 돌출된 얕은 트렌치 절연물질들에 절연 트렌치(29)를 형성하기 위해 에칭된다. 기판(12)의 일부분, 매립 스트랩(30), 트렌치 상부 절연층(34), 칼라(22), 충진재(24), 및 전도성 물질(38)은 도 7에서 도시된 바와 같이 제거된다.
도 8 및 9 를 참조하면, 유전체 물질(40), 바람직하게 산화물은, 절연 트렌치(29)에 증착되고 패드층(37)에 평탄화된다. 패드층(37)은 제거되고, 잔류하는 게이트 스택층의 증착이 이루어진다. 게이트 전도체(36)는 바람직하게 폴리실리콘 또는 도핑된 폴리실리콘을 포함하는 부가적인 전도체를 증착시킴으로써 형성된다. 전도층(42), 예를 들면, 텅스텐 규소 화합물과 같은 규소 화합물은 게이트 전도체(36)의 전도성을 개선하기 위해, 게이트 전도체(36)에 증착된다. 케이트 컨덕터(36) 및 전도층(42)은 게이트 스택을 형성하기 위해 상부 또는 측부에 유전체(44)로 절연된다. 유전체 물질(44)은 산화물 또는 질화물, 바람직하게 실리콘 질화물을 포함한다. 게이트 전도체(36)는 기판(12)의 일부분(46)에 인접해 있다. 부분(46)은 수직형 트랜지스터용 채널로서 기능한다. 수직형 트랜지스터는 소스로서 비트라인(210) 및 드레인으로서 저장 노드(204)를 가지고 있다(도 19 참조). 도 9에 도시된 바와 같이, 게이트 전도체(36)는 절연층(34)에 의해 매립 스트랩(30)으로부터 분리된다. 전술한 바와 같이, 절연층(34)은 층의 형성을 위해 더미층(32)을 사용하는 증착 프로세스에 의해 미리 결정된 두께로 형성된다. 수직형 트랜지스터 구성에 관하여 도시되었지만, 본 방법은 다른 트랜지스터들 및 장치들로 용이하게 확장될 수 있다. 얇은 게이트 산화물 층(39)은 종래 기술에 공지된 바와 같이, 게이트 전도체 및 기판(12) 사이에 배치된다.
도 10-17을 참조하여, 얕은 트렌치 절연물(STI)에 대한 본 발명에 따른 방법이 기술될 것이다. 도 10을 참조하면, 더미 또는 마스킹층(32)은 도 2의 구조에 증착된다. 더미층(32)은 절연층(28)을 덮는다. 절연층(28)은 상술한 것과 실질적으로 동일하다. 더미층(32)은 바람직하게 폴리실리콘을 포함한다. 더미층(32)은 약 20nm 내지 약 50nm의 두께로 증착된다. 더미층(32)은 또한 다음 단계에서 형성될 장치들에 대해 액티브 영역을 형성하기 위한 순차적인 리소그래피 프로세스들의 반사-방지 코팅(ARC)으로서 사용될 수도 있다.
도 11 및 12를 참조하면, 장치(100)는 마스킹되고 장치(100)의 일부분은 얕은 트렌치 절연 물질들에 대한 위치(31)를 형성하기 위해 에칭된다. 기판(12)의 일부분, 매립 스트랩(30), 트렌치 상부 절연층(28), 칼라(22), 충진재(24), 및 더미층(32)은 도 11에서 보여진 바와 같이 제거된다. 도 12에 도시된 바와 같이, 위치(31)는 유전체 물질(50), 바람직하게 실리콘 이산화물과 같은 산화물로 충진된다. 상부 표면(52)은 추가 처리를 위한 표면(52)을 마련하기 위해 평탄화된다.
도 13 및 14를 참조하면, 상부 표면(52)은 나머지 산화물을 제거하기 위해 디글레이즈(deglaze)된다. 더미층(32)은 도시된 바와 같이 리세스(54)를 형성하기 위해 리세스된다. 도 14에 도시된 바와 같이, 절연층(28)은 더미층에 대하여 선택적으로 에칭된다. 유전체(50)의 일부분은 또한 에칭된다. 에칭 프로세스는, 건식 에칭이 또한 고려되지만, 바람직하게 습식 에칭을 포함한다. 습식 에칭은 또한 HF 또는 HF 글리세롤로서 에칭되는 것을 포함한다. 건식 에칭은 화학적 다운스트림 에칭 또는 반응성 이온 에칭을 포함한다. 더미층(32)은 조절된 절연층(34)이 형성되도록 매립 스트랩(30)에 접촉되는 절연층(28)의 일부분을 마스킹한다.
도 15 를 참조하면, 패드 스택(16)은, 바람직하게 습식 에칭 프로세스에 의해, 기판(12)으로부터 제거된다. 더미층(32)은 패드 산화물 제거에 앞서 선택적으로 에칭되지만, 설계에 따라, 더미층(32)은 남을 수도 있다. 나머지 구조는 조절된 트렌치 상부 절연층(34)을 포함하고 장치를 형성하기 위해 희생 산화물 증착 및 이온 주입을 준비한다.
도 16 을 참조하면, 이온 주입후, 희생 산화물층(도시되지 않음)은 제거된다. 게이트 전도체(36)는 전도체(38)의 상부에 게이트 스택을 쌓음으로써 형성된다. 전도체(38)는 바람직하게 폴리실리콘 또는 도핑된 폴리실리콘을 포함한다. 얇은 게이트 산화물층(39)은 공지된 바와 같이 게이트 전도체 및 기판(12)사이에 배치된다. 전도층(42), 예를 들면, 텅스텐 규소 화합물과 같은 규소 화합물은 게이트 전도체(36)의 전도성을 더욱 개선하기 위해, 게이트 전도체(36) 상부에 증착된다. 게이트 전도체(36) 및 전도층(42)은 상부 및 측면에서 유전체 물질(44)에 의해 절연되어 있다. 유전체 물질(44)은 산화물 또는 질화물, 바람직하게 실리콘 질화물을 포함한다. 게이트 전도체(36)는 기판(12)의 일부분(46)에 인접해 있다. 부분(46)은 수직형 트랜지스터의 채널로서 기능한다. 수직형 트랜지스터는 소스로서 비트 라인(210) 및 드레인으로서 저장 노드(204)를 가지고 있다(도 19 참조). 도 16 에서 도시된 바와 같이, 게이트 전도체(36)는 절연층(34)에 의해 매립 스트랩(30)과 분리되어 있다. 전술한 바와 같이, 절연층(34)은 더미층(32)을 사용하는 증착 프로세스에 의해 미리 결정된 두께만큼 형성된다. 수직형 트랜지스터 구성에 관하여 도시하였지만, 본 방법은 다른 트랜지스터들 및 장치들로 쉽게 확장된다.
도 17 및 18을 참조하면, 일 실시예에서, 도 14의 구조는 수직형 트랜지스터를 개선시키기 위하여 추가 처리될 수 있다. 깊은 접합 구조에 의해 장치의 성능을 손상시키지 않고 매립 스트랩 외부 확산 부분(outdiffusion)과의 오버랩(overlap)을 향상시키기 위해 트렌치(14)로부터 멀리 트랜지스터 채널(58)을 이동시키는 것이 유리하다. 에칭 프로세스는 채널(58)이 형성되었을 때, 채널(58)이 트렌치(14)로부터 멀어지도록 기판(12)의 일부분(60)을 제거하기 위해 바람직하게 수행된다. 동시에, 더미층(32)은 또한 에칭된다. 에칭 프로세스는 바람직하게 건식 에칭, 예를 들면 화학적 다운스트림 에칭을 포함한다. 기판(12)은 리세스(60)가 형성되도록 에칭된다. 도 18에 도시된 바와 같이, 리세스(60)는 트렌치(14)로부터 수직형 트랜지스터(62)(점선으로 경계된)가 멀리 이동되도록 공간을 제공한다. 얇은 게이트 산화물층(39)은 공지된 바와 같이, 게이트 전도체 및 기판(12) 사이에 배치된다.
도 19 및 20을 참조하면, 본 발명에 따라 두 개의 메모리 셀을 가지는 반도체 메모리(200)가 도시된다. 각각의 메모리 셀은 본 발명의 방법에 따라 형성된 절연층(34)을 가지는 매립 스트랩(30)을 포함한다. 매립 스트랩(30)은 트렌치(14)내부에서 채널(58)과 저장 노드(204)를 연결시키는 외부 확산 영역(202)을 포함한다. 도핑된 영역(206)은 채널(58)과 비트 라인(210)에 연결된 비트 라인 콘택(208)을 결합시킨다. 비트 라인(210)은 수직형 트랜지스터(212)의 소스로서 동작하고 저장 노드(204)는 드레인으로서 동작한다. 동작중에, 게이트(214)는 전류가 비트 라인(210) 및 저장 노드(204) 사이를 흐르도록 액티브된다. 절연층(34)은 게이트 전도체(36)와 저장 노드(204)를 분리한다. 얇은 게이트 산화물층(39)은 공지된 바와 같이, 게이트 전도체 및 기판(12) 사이에 배치된다. 유전층(216)은 비트 라인(210)을 절연시킨다. 유전층(216)은 바람직하게, 보로포스포실리케이트 글래스(borophosphosilicate glass:BPSG)와 같은 산화물을 포함한다.
반도체 장치의 깊은 트렌치 유전체를 형성하기 위한 장치 및 방법의 바람직한 실시예(설명을 위한것이며 이에 제한되지 않는)를 기술하지만, 상술한 설명을 참조로 당업자에 의해 변경 및 변형될 수 있다. 그러므로, 첨부된 청구항에 의해 제한된 본 발명의 범위 및 사상내에서 특정한 실시예에 변경이 있을 것으로 이해된다. 본 발명은 특허법에 필요한 상세한 설명으로 기술되었으나, 청구하는 대상 및 특허증에 의해 보호받고자하는 범위는 첨부된 청구항들에서 기재된다.
본 발명은 반도체 메모리의 트렌치에서 절연층 두께를 정확하게 조절함으로써 반도체 메모리 장치가 정확한 동작을 유지하도록 하는 효과를 가진다.

Claims (33)

  1. 반도체 메모리의 트렌치에서 절연층 두께를 조절하는 방법으로서,
    그 내부에 형성되는 저장 노드를 갖는 깊은 트렌치를 제공하는 단계 - 상기 저장 노드는 매립 스트랩을 가짐 -;
    상기 저장 노드에 전기적 절연을 제공하기 위해 상기 매립 스트랩상에 절연층을 증착하는 단계;
    상기 매립 스트랩에 접촉되는 상기 절연층 부분을 마스킹하기 위해 상기 절연층상에 마스킹층을 형성하는 단계; 및
    상기 마스킹층에 의해 마스킹된 부분을 제외한 상기 절연층을 제거하는 단계
    를 포함하는 절연층 두께 조절 방법.
  2. 제 1 항에 있어서, 상기 절연층을 증착하는 단계는 화학적 기상 증착에 의해 상기 절연층을 증착하는 단계를 포함하는 것을 특징으로 하는 절연층 두께 조절 방법.
  3. 제 1 항에 있어서, 상기 절연층을 증착하는 단계는 플라즈마 강화 화학적 기상 증착에 의해 상기 절연층을 증착하는 단계를 포함하는 것을 특징으로 하는 절연층 두께 조절 방법.
  4. 제 1 항에 있어서, 상기 절연층은 산화물을 포함하는 것을 특징으로 하는 절연층 두께 조절 방법.
  5. 제 1 항에 있어서, 상기 절연층은 질화물을 포함하는 것을 특징으로 하는 절연층 두께 조절 방법.
  6. 제 1 항에 있어서, 상기 절연층의 두께는 20nm 내지 50nm인 것을 특징으로 하는 절연층 두께 조절 방법.
  7. 제 1 항에 있어서, 상기 마스킹층을 형성하는 단계는 상기 절연층에 대하여 선택적으로 에칭될 수 있는 물질을 증착하는 단계를 포함하는 것을 특징으로 하는 절연층 두께 조절 방법.
  8. 제 7 항에 있어서, 상기 물질은 폴리실리콘을 포함하는 것을 특징으로 하는 절연층 두께 조절 방법.
  9. 트렌치 절연물을 갖는 메모리 셀을 제조하는 방법으로서,
    그 내부에 형성되는 저장 노드를 갖는 깊은 트렌치를 제공하는 단계 - 상기 저장 노드는 매립 스트랩을 가짐 -;
    상기 저장 노드에 전기적인 절연을 제공하기 위해 상기 매립 스트랩상에 절연층을 증착하는 단계;
    상기 매립 스트랩과 접촉되는 상기 절연층 부분을 마스킹하기 위해 상기 절연층상에 마스킹층을 형성하는 단계;
    상기 마스킹층에 의해 마스킹된 부분을 남겨두도록 상기 마스킹층에 대해 상기 절연층을 선택적으로 에칭하는 단계;
    상기 깊은 트렌치에 인접한 기판의 적어도 일부분을 제거함으로써 깊은 트렌치와 연결되도록 절연 트렌치를 개방하는 단계;
    트렌치 절연물을 제공하도록 상기 절연 트렌치를 유전체로 충진하는 단계
    를 포함하는 트렌치 절연물을 갖는 메모리 셀 제조 방법.
  10. 제 9 항에 있어서, 상기 절연층 하부의 상기 깊은 트렌치 내부에 배치된 상기 저장 노드에 엑세스하기 위한 엑세스 장치를 형성하는 단계를 더 포함하는 것을 특징으로 하는 트렌치 절연물을 갖는 메모리 셀 제조 방법.
  11. 제 10 항에 있어서, 상기 엑세스 장치를 형성하는 단계는 상기 매립 스트랩과 비트 라인을 전기적으로 결합하기 위해 상기 기판에 형성된 채널을 갖는 트랜지스터를 형성하는 단계를 포함하는 것을 특징으로 하는 트렌치 절연물을 갖는 메모리 셀 제조 방법.
  12. 제 11 항에 있어서, 상기 트랜지스터가 상기 트렌치로부터 더 멀리 떨어진 거리에 형성되도록 상기 깊은 트렌치에 인접한 상기 기판의 일부분을 리세싱하는 단계를 더 포함하는 것을 특징으로 하는 트렌치 절연물을 갖는 메모리 셀 제조 방법.
  13. 제 9 항에 있어서, 상기 트렌치 절연물 및 상기 깊은 트렌치의 상부의 절연층에 인접하도록 트랜지스터 게이트를 형성하는 단계를 더 포함하는 것을 특징으로 하는 트렌치 절연물을 갖는 메모리 셀 제조 방법.
  14. 제 9 항에 있어서, 상기 절연층을 증착하는 단계는 화학적 기상 증착에 의해 절연층을 증착하는 단계를 포함하는 것을 특징으로 하는 트렌치 절연물을 갖는 메모리 셀 제조 방법.
  15. 제 9 항에 있어서, 상기 절연층은 산화물을 포함하는 것을 특징으로 하는 트렌치 절연물을 갖는 메모리 셀 제조 방법.
  16. 제 9 항에 있어서, 상기 절연층은 질화물을 포함하는 것을 특징으로 하는 트렌치 절연물을 갖는 메모리 셀 제조 방법.
  17. 제 9 항에 있어서, 상기 절연층의 두께는 20 nm 내지 50 nm인 것을 특징으로 하는 트렌치 절연물을 갖는 메모리 셀 제조 방법.
  18. 제 9 항에 있어서, 상기 마스킹층은 폴리실리콘을 포함하는 것을 특징으로 하는 트렌치 절연물을 갖는 메모리 셀 제조 방법.
  19. 제 9 항에 있어서, 상기 트렌치 절연물은 얕은 트렌치 절연물을 포함하는 것을 특징으로 하는 트렌치 절연물을 갖는 메모리 셀 제조 방법.
  20. 제 9 항에 있어서, 상기 트렌치 절연물은 돌출된 얕은 트렌치 절연물을 포함하는 것을 특징으로 하는 트렌치 절연물을 갖는 메모리 셀 제조 방법.
  21. 수직형 트랜지스터를 제조하는 방법으로서,
    그 내부에 형성되는 트렌치들을 갖는 기판을 제공하는 단계 - 각각의 트렌치는 그 내부에 형성된 저장 노드를 포함하며, 상기 저장 노드는 매립 스트랩을 가짐 -;
    상기 매립 스트랩상에 절연층을 형성하는 단계;
    상기 트렌치와 연결되는 리세스가 상기 트렌치의 측면들을 넘어서 연장되도록 기판에 리세스를 형성하기 위해 기판을 측방향으로 에칭하는 단계;
    게이트 전도체의 활성화시 상기 매립 스트랩 및 전도성 라인 사이에 전기 전도성을 제공하기 위해 채널이 상기 게이트 전도체에 인접하게 형성되도록, 상기 리세스에 게이트 전도체를 형성하는 단계
    를 포함하는 수직형 트랜지스터 제조 방법.
  22. 제 21 항에 있어서, 상기 측방향 에칭 단계는 건식 에칭 프로세스에 의해 측방향으로 에칭하는 단계를 포함하는 것을 특징으로 하는 수직형 트랜지스터 제조 방법.
  23. 제 21 항에 있어서, 상기 측방향 에칭 단계는 화학적 다운스트림 에칭 및 반응성 이온 에칭 프로세스 중 하나에 의해 측방향 에칭하는 단계를 포함하는 것을 특징으로 하는 수직형 트랜지스터 제조 방법.
  24. 제 21 항에 있어서, 상기 전도성 라인은 비트 라인을 포함하는 것을 특징으로 하는 수직형 트랜지스터 제조 방법.
  25. 그 내부에 형성되는 다수의 깊은 트렌치들을 갖는 기판을 포함하며,
    상기 각각의 깊은 트렌치는,
    상기 깊은 트렌치 내부에 배치된 저장 노드에 엑세스하기 위해 상기 깊은 트렌치에 형성된 매립 스트랩;
    상기 매립 스트랩에 전기적 절연을 제공하기 위해 상기 매립 스트랩상에 형성된 증착된 절연층; 및
    상기 매립 스트랩과 접촉되는 상기 절연층의 일부분에 마스크를 제공하기 위해 상기 절연층상에 형성된 마스킹층을 포함하며,
    상기 마스킹층은 상기 절연층에 대해 선택적으로 에칭될 수 있고, 상기 마스킹층은 상기 절연층의 개선된 두께 조절을 제공하는 반도체 메모리.
  26. 제 25 항에 있어서, 상기 마스킹층은 폴리실리콘을 포함하는 것을 특징으로 하는 반도체 메모리.
  27. 제 25 항에 있어서, 상기 절연층은 산화물을 포함하는 것을 특징으로 하는 반도체 메모리.
  28. 제 25 항에 있어서, 상기 절연층은 질화물을 포함하는 것을 특징으로 하는 반도체 메모리.
  29. 제 25 항에 있어서, 상기 절연층의 두께는 20nm 내지 50nm인 것을 특징으로 하는 반도체 메모리.
  30. 제 25 항에 있어서, 상기 트렌치에 형성되는 게이트를 포함하고, 상기 절연층과 접촉되는 상기 게이트의 적어도 일부분을 갖는, 엑세스 트랜지스터를 더 포함하며, 상기 트랜지스터는 상기 매립 스트랩과 비트 라인을 전기적으로 결합하기 위해 상기 게이트에 인접하여 상기 기판에 형성된 채널을 갖는 것을 특징으로 하는 반도체 메모리.
  31. 제 30 항에 있어서, 상기 저장 노드로부터 상기 게이트를 절연시키기 위해 상기 깊은 트렌치의 적어도 일부분에 형성된 트렌치 절연물을 더 포함하는 것을 특징으로 하는 반도체 메모리.
  32. 제 30 항에 있어서, 상기 기판은 리세싱된 부분을 포함하며, 상기 리세싱된 부분은 상기 매립 스트랩 및 상기 채널로부터의 외부 확산영역 사이에 오버랩을 증가시키는 것을 특징으로 반도체 메모리.
  33. 깊은 트렌치들을 갖는 반도체 메모리용 수직형 트랜지스터를 제조하는 방법으로서,
    그 내부에 형성되는 깊은 트렌치들을 갖는 기판을 제공하는 단계 - 각각의 깊은 트렌치는 내부에 형성된 저장 노드를 가지며, 상기 저장 노드는 상기 기판의 상면 아래에 리세싱된 매립 스트랩을 가짐 -;
    상기 매립 스트랩 및 상기 트렌치 측벽들상에 절연층을 형성하는 단계;
    상기 절연층상에 더미층을 증착하는 단계;
    상기 깊은 트렌치에 인접한 상기 기판의 적어도 일부분을 제거함으로써 상기 깊은 트렌치와 연결되도록 절연 트렌치를 개방하는 단계;
    트렌치 절연물을 제공하기 위해 상기 절연 트렌치를 유전체 물질로 충진하는 단계;
    상기 유전체 물질 및 절연층에 대해 상기 더미층을 선택적으로 에칭하는 단계;
    상기 트렌치 측벽들에서 상기 절연층을 제거하는 단계; 및
    제거된 상기 기판 부분에 인접하게 수직형 트랜지스터를 형성하는 단계
    를 포함하는 반도체 메모리용 수직형 트랜지스터 제조 방법.
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