KR20010058452A - 셀프얼라인 콘택을 갖는 반도체장치의 제조방법 - Google Patents
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Abstract
본 발명은 셀프얼라인 콘택(Self-Aligned Contact)을 갖는 반도체장치의 제조방법에 관한 것으로서, 특히 이 방법은 반도체기판 상부에 제 1층간절연막을 형성하고 이를 패터닝하여 이후 워드라인이 형성될 부위를 개방한 후에 제 1층간절연막 패턴 측벽에 절연물질로 된 스페이서를 형성하고, 제 1층간 절연막 패턴에 의해 개방된 기판 구조물에 도전체 패턴을 형성하되, 제 1층간 절연막보다 낮게 형성한 후에, 제 1층간 절연막의 개구부에 절연물질을 매립하여 도전체 패턴 상부에 캐핑막을 형성하고, 제 1층간 절연막 상부에 제 2층간 절연막을 형성한 후에 제 2 및 제 1층간 절연막내에 셀프얼라인 콘택식각방식으로 콘택홀을 형성하고 도전 물질을 매립하여 콘택전극을 형성한다. 이에 따라, 본 발명은 라인 측벽의 스페이서 폭을 콘택 전극측에 대해 수직적으로 균일하게 확보할 수 있으며 셀프얼라인 콘택 식각 공정시 도전라인 측벽을 과도식각하더라도 라인을 식각으로부터 안전하게 보호할 수 있다.
Description
본 발명은 반도체장치의 제조방법에 관한 것으로, 특히 셀프얼라인 콘택(Self-Aligned Contact) 제조 공정시 워드라인(또는 비트라인)의 주변을 둘러싼 절연막의 과도 식각을 방지할 수 있는 셀프얼라인 콘택을 갖는 반도체장치의 제조방법에 관한 것이다.
일반적으로 모스 트랜지스터는 드레인 영역의 에지에서 전기장이 강하게 형성될 경우 핫 캐리어가 증가되어 트랜지스터의 특성을 열화시키기 때문에 이를 방지하기 위해 게이트 전극 상부에 절연 물질로 된 캐핑막(capping)과 그 측벽에 스페이서(spacer)를 형성한다.
한편, 반도체장치가 고집적화되어감에 따라 반도체 메모리의 비트라인 콘택 또는 스토리지 노드 콘택 제조 공정에서는 콘택홀의 높은 어스펙트비율(high aspect ratio)로 인해 도전체 패턴(예컨대 워드라인, 비트라인) 사이의 공간이 절대적으로 부족하기 때문에 셀프얼라인 콘택 방식을 채택하고 있다. 이 셀프얼라인 콘택 방식은 서로 다른 절연물질(즉, 층간절연막과 라인 주변의 절연막)의 식각비 차이를 이용한 것으로 마스크 단계에서 발생하는 미스얼라인(mis-aligne)을 극복할 수 있다는 장점이 있다.
도 1은 종래 기술에 의한 셀프얼라인 콘택을 갖는 반도체장치의 제조방법을 설명하기 위한 단면도로서, 이를 참조하면 종래 셀프얼라인 콘택 제조 공정은 다음과 같다.
우선, 반도체 기판(10)으로서 실리콘기판에 게이트절연막(11)을 형성하고, 그 위에 도전체 패턴으로서 워드라인(12)을 형성한다. 그리고, 상기 워드라인(12)상측면, 전체를 둘러싸도록 이후 층간 절연막과 식각 선택비를 갖는 절연물질로서 질화막을 이용하여 캐핑막(14) 및 스페이서(16)를 형성한다. 이때, 스페이서(16)는 콘택홀 형성을 위한 층간절연층의 건식 식각시 라인의 측면노출을 방지하고, 콘택홀을 셀프-얼라인 형태로 형성하기 위하여, 상기 캐핑막(14)과 대부분 동일한 절연물질을 사용한다.
그리고, 이온 주입 공정을 실시하여 게이트전극 에지 근방의 기판내에 소오스/드레인 접합(18)을 형성한다.
그리고, 기판 전면에 층간 절연막(20)으로서 산화막을 두껍게 증착한 후에, 연마 공정으로 그 표면을 평탄화하고, 층간 절연막(20)에 셀프얼라인 콘택 식각 공정을 진행하여 워드라인, 스페이서 사이의 접합 영역이 드러나는 콘택홀(22)을 형성한다. 그 다음, 도면에 도시되지는 않았지만, 층간 절연막의 콘택홀에 도전체로서 도프트 폴리실리콘을 매립한 후에 연마공정을 실시하여 기판의 접합 영역과 연결되는 셀프얼라인방식의 콘택전극을 형성한다.
상술한 바와 같이, 종래 셀프얼라인 콘택방식의 콘택전극 제조 방법은 워드라인(또는 비트라인) 측벽의 스페이서 형태가 워드라인 상측 모서리 부분이 경사진 형태를 취하고 있으며 이 부분이 특히 얇다. 이렇게 스페이서가 워드라인 상측 모서리 부분의 두께가 얇게 되면 통상의 셀프얼라인 콘택 식각 공정시 스페이서막이 과도 식각될 경우 워드라인을 식각으로부터 안전하게 보호하는데 한계가 있어 워드라인 주변의 절연 특성을 저하시키게 된다. 더욱이, 스페이서가 과도 식각되어 더욱 얇아지게 되면 이 부분의 절연 특성이 취약해져 콘택전극의 도펀트가 배출확산(out diffusion)되어 워드라인 전기적 성능이 낮아지게 된다.
본 발명의 목적은 워드라인 또는 비트라인 주변의 상측부분의 스페이서 모서리를 두껍게 형성함으로써 이후 셀프얼라인 콘택홀 식각 공정시 워드라인(또는 비트라인)을 안전하게 절연시킬 수 있으며 콘택전극 사이와 도전라인 사이의 절연 특성을 향상시킬 수 있는 셀프얼라인 콘택을 갖는 반도체장치의 제조방법을 제공하는 데 있다.
도 1은 종래 기술에 의한 셀프얼라인 콘택을 갖는 반도체장치의 제조방법을 설명하기 위한 단면도,
도 2a 내지 도 2e는 본 발명에 의한 셀프얼라인 콘택을 갖는 반도체장치의 제조방법을 설명하기 위한 공정 순서도.
* 도면의 주요 부분에 대한 부호의 설명 *
100 : 반도체기판 102 : 제 1층간 절연막
103,112 : 콘택홀 104 : 스페이서
106 : 도전체 패턴 108 : 캐핑막
110: 제 2층간 절연막 114 : 셀프얼라인 콘택전극
상기 목적을 달성하기 위하여 본 발명은 셀프얼라인 콘택 식각법을 이용한 반도체장치의 콘택 전극 제조 방법에 있어서, 반도체기판 상부에 제 1층간절연막을 형성하고, 제 1층간 절연막을 패터닝하여 이후 도전 라인이 형성될 부위를 개방하는 단계와, 제 1층간절연막 패턴 측벽에 절연 물질로 된 스페이서를 형성하는 단계와, 제 1층간 절연막 패턴에 의해 개방된 기판 구조물에 도전체 패턴을 형성하되, 제 1층간 절연막보다 낮게 형성하는 단계와, 제 1층간 절연막의 개구부에 절연물질을 매립하여 도전체 패턴 상부에 캐핑막을 형성하는 단계와, 제 1층간 절연막 상부에 제 2층간 절연막을 형성하고, 제 2 및 제 1층간 절연막내에 셀프얼라인 콘택식각방식으로 콘택홀을 형성하는 단계와, 콘택홀이 형성된 층간 절연막에 도전 물질을 매립하여 콘택전극을 형성하는 단계를 포함한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.
도 2a 내지 도 2e는 본 발명에 의한 셀프얼라인 콘택을 갖는 반도체장치의 제조방법을 설명하기 위한 공정 순서도로서, 이를 참조하면 본 발명의 실시예는 워드라인 주변에 형성되는 셀프얼라인 콘택전극 제조 공정이다.
우선, 도 2a에 도시된 바와 같이, 반도체기판으로서 실리콘기판(100)에 필드산화막(미도시한)을 형성하고, 기판(100) 전면에 게이트 산화막(미도시함)을 형성한다.
그리고, 기판(100) 상부에 제 1층간절연막(102)을 형성하고, 콘택 마스크를 이용한 사진 공정 및 식각 공정을 진행하여 제 1층간 절연막(102)을 패터닝하여 이후 도전 라인이 형성될 부위(103)를 개방한다. 이어서, 제 1층간절연막 패턴(102) 측벽에 절연 물질, 예컨대 질화물로 된 스페이서(104)를 형성한다.
그 다음, 도 2b에 도시된 바와 같이, 제 1층간 절연막 패턴(102)에 의해 개방된 기판 구조물에 도전체로서 도프트 폴리실리콘(106)을 매립하여 도전체 패턴으로서 워드라인(106)을 형성한다. 이때, 워드라인(106)은 제 1층간 절연막(102)보다 낮게 형성한다.
그리고, 도 2c에 도시된 바와 같이, 상기 제 1층간 절연막(102)의 개구부(103)에 절연물질로서 질화막을 매립하고 이를 연마하여 도전체 패턴인 워드라인(106) 상부에 캐핑막(108)을 형성한다.
그 다음, 도 2d에 도시된 바와 같이, 상기 제 1층간 절연막(102) 상부에 제2층간 절연막(110)을 형성하고, 제 2 및 제 1층간 절연막(110,102)내에 셀프얼라인콘택 식각방식으로 콘택홀(112)을 형성한다. 여기서, 제 2층간 절연막(110)은 제 1층간 절연막(102)에 비해 얇게 증착한다.
그리고, 도 2e에 도시된 바와 같이, 콘택홀(112)이 형성된 층간 절연막(102,110)에 도전 물질로서 도프트 폴리실리콘을 매립하고 이를 연마해서 셀프얼라인 콘택전극(114)을 형성한다.
본 발명의 도전체 패턴이 워드라인일 경우에는 제 1층간 절연막(102)을 형성하기전에 기판에 게이트절연막(미도시함)을 추가 형성할 수 있다. 그리고, 본 발명은 상기 제 1층간 절연막(102)을 형성하기 전, 또는 상기 콘택홀(112)을 형성한 후에 기판에 소오스/드레인 영역(미도시함)을 추가 형성할 수 있다.
그러므로, 본 발명은 도 2d의 도면 부호 b와 같이 워드라인 둘러싼 절연막(스페이서, 캐핑막)의 두께가 상층부와 측면에서 균일한 두께를 갖기 때문에 셀프얼라인 콘택 식각 공정시 워드라인 측벽의 손실을 촤소화할 수 있다.
한편, 본 실시예의 제조 공정은 워드라인 주변의 콘택 전극에 적용되었지만 비트라인 제조 공정에도 동일하게 적용이 가능하다.
상술한 바와 같이, 본 발명에 따르면 전기적 절연 및 불순물 영역 확보를 위해 형성하는 도전라인 측벽의 스페이서 폭을 콘택 전극측에 대해 수직적으로 균일하게 확보할 수 있어 종래 라인 모서리 부분의 절연이 취약한 구조를 개선할 수 있다.
또한, 본 발명은 셀프얼라인 콘택 식각 공정시 도전라인 측벽을 과도식각하게 되더라도 라인을 식각으로부터 안전하게 보호할 수 있어 이후 라인과 콘택전극사이의 절연 특성을 크게 향상시켜 제조 수율 및 그 전기적 특성을 개선시킬 수 있다.
한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.
Claims (5)
- 셀프얼라인 콘택 식각법을 이용한 반도체장치의 콘택 전극 제조 방법에 있어서,반도체기판 상부에 제 1층간절연막을 형성하고, 상기 제 1층간 절연막을 패터닝하여 이후 도전 라인이 형성될 부위를 개방하는 단계;상기 제 1층간절연막 패턴 측벽에 절연 물질로 된 스페이서를 형성하는 단계;상기 제 1층간 절연막 패턴에 의해 개방된 기판 구조물에 도전체 패턴을 형성하되, 제 1층간 절연막보다 낮게 형성하는 단계;상기 제 1층간 절연막의 개구부에 절연물질을 매립하여 상기 도전체 패턴 상부에 캐핑막을 형성하는 단계;상기 제 1층간 절연막 상부에 제 2층간 절연막을 형성하고, 제 2 및 제 1층간 절연막내에 셀프얼라인 콘택 식각방식으로 콘택홀을 형성하는 단계; 및상기 콘택홀이 형성된 층간 절연막에 도전 물질을 매립하여 콘택전극을 형성하는 단계를 포함하여 이루어진 것을 특징하는 셀프얼라인 콘택을 갖는 반도체장치의 제조방법.
- 제 1항에 있어서, 상기 제 2층간 절연막은 제 1층간 절연막에 비해 얇은 것을 특징으로 하는 셀프얼라인 콘택을 갖는 반도체장치의 제조방법.
- 제 1항에 있어서, 상기 도전체 패턴이 워드라인일 경우 상기 제 1층간 절연막의 개구부에 도전체 패턴을 형성하기 전에, 게이트절연막을 추가 형성하는 것을 특징으로 하는 셀프얼라인 콘택을 갖는 반도체장치의 제조방법.
- 제 1항에 있어서, 상기 도전체 패턴이 워드라인일 경우 상기 제 1층간 절연막을 형성하기 전에 반도체 기판에 소오스/드레인 영역을 추가 형성하는 것을 특징으로 하는 셀프얼라인 콘택을 갖는 반도체장치의 제조방법.
- 제 1항에 있어서, 상기 도전체 패턴이 워드라인일 경우 상기 콘택홀을 형성한 후에 반도체 기판에 소오스/드레인 영역을 추가 형성하는 것을 특징으로 하는 셀프얼라인 콘택을 갖는 반도체장치의 제조방법.
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| KR (1) | KR20010058452A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9799561B2 (en) | 2015-08-19 | 2017-10-24 | Samsung Electronics Co., Ltd. | Method for fabricating a semiconductor device |
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1999
- 1999-12-30 KR KR1019990065784A patent/KR20010058452A/ko not_active Application Discontinuation
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| US9799561B2 (en) | 2015-08-19 | 2017-10-24 | Samsung Electronics Co., Ltd. | Method for fabricating a semiconductor device |
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