KR100574920B1 - 자기정렬된 콘택을 구비하는 반도체장치 및 그 제조방법 - Google Patents

Abstract

자기정렬된 보덜리스(borderless) 콘택을 구비하는 반도체장치와 그 제조방법에 대해 개시되어 있다. 그 제조방법은, 반도체기판 상에 비활성영역을 노출시키는 마스크층을 형성하는 단계와, 반도체기판의 비활성영역에 트렌치를 형성하는 단계와, 트렌치에 매립된 소자분리막을 형성하는 단계와, 소자분리막의 일부를 식각하는 단계와, 결과물의 전면에 식각저지층을 형성하는 단계와, 소자분리막 상부의 식각저지층 상에 절연막을 형성하는 단계와, 마스크층을 제거하는 단계와, 소자분리막 상부의 식각저지층의 측면에 제1 스페이서를 형성하는 단계와, 반도체기판에 게이트를 형성하는 단계와, 게이트의 측벽에 제2 스페이서를 형성하는 단계와, 결과물을 덮는 층간절연막을 형성하는 단계와, 반도체기판의 소정영역을 노출시키는 콘택홀을 형성하는 단계, 및 콘택홀을 채우는 도전층을 형성하는 단계를 포함하여 이루어진다.

Description

자기정렬된 콘택을 구비하는 반도체장치 및 그 제조방법{Semiconductor device having a self-aligned contact and manufacturing method therefor}

도 1a 내지 도 1g는 종래의 자기정렬된 콘택을 구비하는 반도체장치의 제조방법을 설명하기 위한 단면도들이다.

도 2a 내지 도 2f는 본 발명의 일 실시예에 의한 자기정렬된 콘택을 구비하는 반도체장치를 설명하기 위한 단면도들이다.

본 발명은 반도체장치 및 그 제조방법에 관한 것으로, 특히 자기정렬된 콘택을 구비하며 향상된 특성을 갖는 반도체장치 및 그 제조방법에 관한 것이다.

최근, 반도체 소자의 고집적화에 따라 셀 면적이 축소되면서 쉘로우 트렌치 소자분리(Shallow Trench Isolation; STI) 공정, 자기정렬 콘택(Self-Aligned Contact; SAC), 보덜리스 콘택(borderless contact)을 이용한 로컬 접속(Local Interconnection; LI) 등의 공정이 사용되고 있다. 그 중 자기정렬 보덜리스 콘택을 이용한 LI 공정은 활성영역의 패턴의 단순화와 콘택에 대한 공정 마진의 확보를 통해 셀 크기를 축소시킬 수 있는 장점이 있어, 향후 반도체 소자의 제조공정에 그 적용이 확대될 것으로 예상된다.

LI 공정은 로컬 접속을 위한 콘택형성 공정을 별도로 진행하지 않고 LI 형성시 식각 종료층(stop layer)을 이용하여 활성영역과 필드영역까지 식각하여 필드영역 상에서 LI를 바로 연결하기 때문에 STI 공정과 함께 사용되고, 주로 활성영역 사이의 전기적 연결을 위해 사용된다. 이 때, 트렌치 소자분리막은 식각 종료층의 제거를 위한 식각 공정에서 손상을 받고, 여러 차례의 세정공정에 따른 리세스 때문에 활성영역의 표면보다 낮아지게 된다. 이로 인해 측면 전계로 인한 역치전압의 감소를 가져오는 역협폭효과(Inverse narrow width effect)의 유발, 게이트절연막의 신뢰성 저하, 소자분리 특성의 취약 등의 문제점이 발생한다.

또한, 자기정렬 콘택 공정에서는 콘택홀 형성시 게이트전극과 콘택 사이의 절연을 위해 게이트 위에 두꺼운 절연막을 구성하는데, 이에 따라 높은 어스펙트비(aspect ratio)로 인해 층간절연막 증착시 게이트 사이에 보이드(void)가 형성되는 문제점이 있다. 여기에 식각종료층을 형성하게 되면 어스펙트비가 더욱 증가하게 되어 층간절연막 증착시 보이드가 형성될 가능성을 증가시킨다. 그리고, 콘택홀을 형성하기 위하여 층간절연막을 식각할 때에도 식각종료층을 콘택홀 입구의 크기를 줄이게 되어 층간절연막의 불완전한 식각을 유발하여 콘택홀이 오픈(open)되지 않는 문제점이 발생한다.

종래의 식각종료층을 이용한 보덜리스 콘택 공정을 첨부된 도 1a 내지 도 1g를 참조하여 설명한다.

도 1a를 참조하면, 반도체기판(2) 상에 소정 두께의 열산화막을 성장시켜 기 판의 스트레스를 완화시키고 기판을 보호하기 위한 패드산화막(4)을 형성한다. 이 패드산화막(4) 상에 실리콘질화막(6)을 소정 두께 증착하여 트렌치 형성을 위한 마스크층을 형성한다.

다음에, 사진공정을 이용하여 상기 실리콘질화막 상에 비활성영역을 노출시키는 모양의 포토레지스트 패턴(도시되지 않음)을 형성한 후, 이 포토레지스트 패턴을 마스크로 사용하여 상기 실리콘질화막(6)과 패드산화막(4)을 차례로 이방성 식각함으로써 비활성영역의 반도체기판을 노출시킨다.

다음에, 포토레지스트 패턴을 제거한 후 상기 실리콘질화막(6)을 마스크로 사용하여 노출된 반도체기판을 소정 깊이 이방성식각함으로써 트렌치(8)를 형성하고, 그 결과물의 전면에 얇은 실리콘질화막을 증착하여 트렌치의 내벽을 보호하기 위한 트렌치 라이너(10)를 형성한다.

도 1b를 참조하면, 결과물의 전면에 절연막, 예를 들어 화학 기상 증착(Chemical Vapor Deposition, CVD) 법을 이용하여 산화막을 증착한다. 다음에, 화학적 물리적 폴리슁(CMP) 또는 에치백(etchback)과 같은 평탄화 공정을 실시하여 상기 트렌치에 매립된 산화막의 표면을 평탄화 함으로써 소자분리막(12)을 형성한다.

도 1c를 참조하면, 활성영역의 반도체기판(2) 상에 형성되어 있는 마스크용 실리콘질화막(6)을 인산용액을 사용하여 습식식각하여 제거한다.

도 1d를 참조하면, 통상의 게이트 형성공정, 이온주입 공정 및 어닐링 공정을 진행하여 상기 반도체기판(2)에 트랜지스터를 형성한 상태를 나타낸다. 참조부호 "14"는 폴리실리콘막을, "16"은 실리사이드막을, "18"은 절연막을, "20"은 소오스/드레인을, 그리고 "22"는 스페이서를 각각 나타낸다. 이와 같은 공정을 진행하는 동안 소자분리막(12)은 여러 가지 전 처리나 습식식각 공정에서 식각되어 그 표면이 활성영역보다 낮아지게 되어 역협폭효과(INWE)에 따른 역치전압의 저하 및 게이트절연막의 신뢰성 저하 등의 문제를 초래한다.

도 1e를 참조하면, 트랜지스터가 형성된 결과물의 전면에, 실리콘질화막을 300 ∼ 500Å 정도 증착하여 자기정렬 콘택 형성을 위한 식각종료층(24)을 형성하고, 그 위에 절연막을 증착한 다음 평탄화 공정을 실시하여 층간절연막(26)을 형성한다. 이 때, 식각종료층(24)의 형성에 의해 후속 공정에서 자기정렬 콘택이 형성될 영역(참조부호 "A")의 어스펙트비가 증가하여 상기 층간절연막(26) 형성시 이 영역에 보이드가 발생할 가능성이 높다.

도 1f를 참조하면, 상기 식각종료층(24)을 이용하여 식각종료층(24)의 표면이 드러날 때까지 상기 층간절연막(26)에 대해 식각공정을 실시한다. 이 때에도 층간절연막(26) 형성시와 마찬가지로, 식각종료층(24)이 콘택의 입구의 크기를 좁혀놓았기 때문에 자기정렬 콘택공정을 어렵게 한다. 자기정렬 콘택공정은 층간절연막 식각시 식각종료층에 폴리머를 많이 형성시켜서 층간절연막 식각시 식각종료층이 덜 식각되도록 하는 선택적 식각을 이용하는데, 이 때 상기 "A"영역의 입구가 좁은 경우에는 콘택홀 측벽의 식각종료층(24)에 형성된 폴리머가 콘택홀의 입구를 막게 되어 "A"영역의 층간절연막(26)의 식각을 방해하게 된다. 따라서, 후속 공정에서 식각종료층(24)을 제거할 때 콘택홀이 오픈되지 않는 경우가 발생한다.

도 1g를 참조하면, 상기 식각종료층(24)을 제거한 다음, 결과물 상에 콘택용 도전층, 예를 들어 텅스텐(W)막을 증착한 후 평탄화하여 상기 콘택홀을 채우는 도전층 플럭(28)을 형성한다. 상기 식각종료층을 제거하는 식각공정에서 콘택홀의 완전한 형성을 위하여 과도식각(over etch)을 하게 되는데, 이 과도식각하는 양만큼 자기정렬 콘택의 스페이서(22)를 식각하게 되어 콘택과 게이트 사이의 전기적 절연이 취약하게 된다.

이와 같이 종래의 방법에 의하면, 여러 차례의 습식식각 공정에서 소자분리막이 식각되어 그 표면이 활성영역의 표면보다 낮아지게 된다. 이로 인해 측면 전계로 인한 역치전압의 감소를 가져오는 역협폭효과 유발, 게이트절연막의 신뢰성 저하, 소자분리 특성의 취약 등의 문제점이 발생한다.

그리고, 자기정렬 콘택 공정에서는 콘택홀 형성시 게이트전극과 콘택 사이의 절연을 위해 게이트 위에 두꺼운 절연막을 구성하는데, 이에 따라 높은 어스펙트비(aspect ratio)로 인해 층간절연막 증착시 자기정렬 콘택이 형성될 영역, 즉 두 게이트 사이에 보이드(void)가 형성된다. 여기에 식각종료층을 형성하게 되면 어스펙트비가 더욱 증가하게 되어 층간절연막 증착시 보이드 형성 가능성을 증가시킨다. 그리고, 콘택홀 형성을 위한 식각시에도 식각종료층을 적용할 경우 콘택홀 입구의 크기를 줄이게 되어 선택적 식각시 층간절연막의 불완전한 식각을 유발하여 콘택홀이 오픈(open)되지 않는 문제점이 발생한다.

따라서, 본 발명이 이루고자 하는 기술적 과제는, 상기한 종래의 콘택 형성 방법의 문제점을 개선하는 것으로, 식각종료층을 사용하지 않는 자기정렬 보덜리스 콘택공정을 이용하여 개선된 특성을 갖는 반도체장치를 제공하는 것이다.

본 발명이 이루고자 하는 다른 기술적 과제는, 식각종료층을 사용하지 않는 자기정렬 보덜리스 콘택공정을 이용한 반도체장치의 제조방법을 제공하는 것이다.

상기 과제를 이루기 위하여 본 발명에 의한 반도체장치는, 반도체기판의 비활성영역에 형성된 트렌치에 매립된 소자분리막과, 상기 소자분리막의 상부를 덮는 식각저지층과, 상기 반도체기판 상에, 게이트절연막을 개재하여 형성된 게이트들과, 상기 게이트의 양측에 형성된 소오스/드레인과, 상기 게이트들의 측벽에 각각 형성된 스페이서와, 상기 게이트들 사이에, 상기 스페이서에 자기정합되도록 형성된 제1 콘택과, 상기 소자분리막의 상부에 형성된 제2 콘택을 구비하는 것을 특징으로 한다.

본 발명에 있어서, 상기 소자분리막은 산화막으로 이루어지고, 상기 식각저지층은 실리콘질화막(SiN), 실리콘 산화질화막(SiON) 및 알루미늄 질화막(AlN)으로 이루어진 그룹에서 선택된 어느 하나로 이루어진다. 그리고, 상기 소자분리막과 트렌치 사이에, 실리콘질화막(SiN), 실리콘 산화질화막(SiON) 및 알루미늄 질화막(AlN)으로 이루어진 그룹에서 선택된 어느 하나로 이루어진 트렌치 라이너(liner)를 더 구비할 수도 있다.

상기 다른 과제를 이루기 위한 본 발명에 의한 반도체장치의 제조방법은, 반도체기판 상에 비활성영역을 노출시키는 마스크층을 형성하는 단계와, 반도체기판의 비활성영역에 트렌치를 형성하는 단계와, 상기 트렌치에 매립된 소자분리막을 형성하는 단계와, 상기 소자분리막의 일부를 식각하는 단계와, 결과물의 전면에 식각저지층을 형성하는 단계와, 상기 소자분리막 상부의 식각저지층 상에 절연막을 형성하는 단계와, 상기 마스크층을 제거하는 단계와, 상기 소자분리막 상부의 식각저지층의 측면에 제1 스페이서를 형성하는 단계와, 상기 절연막을 제거한 후, 상기 반도체기판에 게이트를 형성하는 단계와, 상기 게이트의 측벽에 제2 스페이서를 형성하는 단계와, 결과물을 덮는 층간절연막을 형성하는 단계와, 상기 반도체기판의 소정영역을 노출시키는 콘택홀을 형성하는 단계, 및 상기 콘택홀을 채우는 도전층을 형성하는 단계를 포함하는 것을 특징으로 한다.

본 발명에 있어서, 상기 식각저지층 및 상기 제1 스페이서 중 적어도 어느 하나는 실리콘질화막(SiN), 실리콘 산화질화막(SiON) 및 알루미늄 질화막(AlN)으로 이루어진 그룹에서 선택된 어느 하나로 형성한다. 그리고, 상기 소자분리막을 식각하는 단계에서, 상기 소자분리막의 높이가 활성영역의 반도체기판의 표면의 높이보다 0∼1,000Å 더 높은 단차를 갖도록 식각하는 것이 바람직하다.

본 발명에 따르면, 콘택홀이 형성될 부분의 어스펙트비를 낮출 수 있어 층간절연막 형성시 콘택영역을 완전하게 채울 수 있고, 자기정렬 콘택홀 형성시 콘택홀이 오픈되지 않는 문제점이 발생하지 않으며, 식각종료층에 대한 추가식각이 없기 때문에 소자분리막이 리세스되는 것을 방지할 수 있다. 따라서, 소자분리막의 식각으로 인한 소자분리특성의 약화, 게이트절연막 특성 약화 및 접합누설전류 문제를 개선할 수 있다.

이하, 첨부된 도면을 참조하여 본 발명을 더욱 상세히 설명하기로 한다.

도 2a 내지 도 2f는 본 발명에 의한 자기정렬 콘택을 구비하는 반도체장치의 제조방법을 설명하기 위한 단면도들이다.

도 2a를 참조하면, 반도체기판(32) 상에 소정 두께의 열산화막을 성장시켜 기판의 스트레스를 완화시키고 기판을 보호하기 위한 패드산화막(34)을 형성한다. 이 패드산화막(34) 상에, 후속의 트렌치 형성을 위한 기판 식각시 마스크로 사용될 물질로서, 상기 반도체기판(32)과의 식각 선택비가 우수한 물질, 예를 들어 실리콘질화막(36)을 소정 두께 증착하여 마스크층을 형성한다.

다음에, 사진공정을 이용하여 상기 실리콘질화막 상에 비활성영역을 노출시키는 모양의 포토레지스트 패턴(도시되지 않음)을 형성한 후, 이 포토레지스트 패턴을 마스크로 사용하여 상기 실리콘질화막(36)과 패드산화막(34)을 차례로 이방성 식각함으로써 비활성영역의 반도체기판(32)을 노출시킨다.

다음에, 포토레지스트 패턴을 제거하고, 상기 실리콘질화막(36)을 마스크로 사용하여 노출된 반도체기판(32)을 소정 깊이 이방성 식각함으로써 트렌치를 형성한 후, 그 결과물의 전면에 실리콘질화막(SiN), 실리콘 산화질화막(SiON) 또는 알루미늄 질화막(AlN)을 증착하여 트렌치 내벽을 보호하기 위한 트렌치 라이너(38)를 형성한다.

도 2b를 참조하면, 트렌치 라이너가 형성될 결과물의 전면에 절연막, 예를 들어 화학 기상 증착(CVD) 법을 이용하여 산화막을 증착한다. 다음에, 화학적 물리적 폴리슁(CMP) 또는 에치백(etchback)과 같은 평탄화 공정을 실시하여 상기 트렌 치에 매립된 산화막의 표면을 평탄화함으로써, 표면이 평탄한 소자분리막(40)을 형성한다.

이어서, 습식 또는 건식식각 공정을 이용하여, 상기 소자분리막(40)의 높이가 활성영역의 반도체기판의 표면의 높이보다 0∼1,000Å 더 높은 단차를 갖도록 상기 소자분리막(40)을 식각한 다음, 그 결과물의 전면에, 실리콘질화막(SiN), 실리콘 산화질화막(SiON) 또는 알루미늄 질화막(AlN)을 300 ∼ 500Å 정도 증착하여 식각종료층(42)을 형성한다.

도 2c를 참조하면, 식각종료층이 형성된 결과물 상에 산화막(44)을 증착한 다음, 상기 산화막에 대해 CMP 또는 에치백을 실시하여 도시된 바와 같이 식각종료층(42)이 상기 산화막(44) 아래에 매립된 모양이 되도록 한다.

도 2d를 참조하면, 결과물에 대해 인산용액을 이용한 실리콘질화막의 습식식각을 실시하면, 활성영역에 형성된 마스크용 실리콘질화막(도 2c의 36)과, 라이너용 실리콘질화막(도 2c의 38) 및 식각종료층(42)의 일부가 제거되어 도시된 것과 같이 소자분리막(40) 위에 식각종료층(42)을 개재하여 산화막(44)이 적층되어 있는 모양이 된다. 계속해서 산화막 식각액을 이용하여 패드산화막을 제거한다.

도 2e를 참조하면, 도 2d의 결과물 상에 실리콘질화막을 증착한 후 이를 이방성 식각하여, 도시된 것과 같이 잔류하는 식각종료층(42)의 측면부에 실리콘질화막 스페이서(46)를 형성한다. 상기 식각종료층(42)의 측면과 라이너용 실리콘질화막(38)의 상부를 실리콘질화막으로 채움으로써 소자분리막(40)이 실리콘질화막으로 완전히 둘러싸이게 된다. 따라서, 후속되는 여러 차례의 산화막 식각공정에서 소자 분리막(40)이 식각되어 소모되는 것을 방지할 수 있으므로, 소자분리막의 표면이 낮아짐에 따른 소자분리특성, 게이트절연막의 신뢰성 약화, 역치전압의 저하 등의 문제를 개선할 수 있다.

도 2f를 참조하면, 상기 산화막(도 2e의 44)을 제거한 후 통상의 게이트형성, 이온주입 및 어닐링 등의 공정을 진행하여 트랜지스터를 형성한다. 다음에, 종래의 콘택형성을 위한 식각종료층(도 1e의 24) 형성공정을 생략하고, 결과물 상에 층간절연막(58)을 형성한다. 이 때, 식각종료층이 없어 콘택홀 부분(참조부호 "B")의 어스펙트비를 낮출 수 있으므로, 층간절연막 형성시 상기 "B" 영역을 완전하게 채울 수 있다. 그 후, 상기 층간절연막을 식각하여 스페이서(54)에 의해 자기정렬된 콘택홀을 형성한 다음, 결과물 상에 도전층, 예를 들어 텅스텐(W)을 증착한 다음 CMP를 실시하여 도전층 플럭(60)을 형성한다.

상기 자기정렬 콘택홀 형성시 "B"부분의 입구가 넓어서 콘택홀이 오픈되지 않는 문제점이 발생하지 않으며, 식각종료층에 대한 추가식각이 없기 때문에 소자분리막(40)이 리세스되는 것을 방지할 수 있으며, 소자분리막(40) 위의 실리콘질화막(42, 46)이 그대로 유지되어 소자분리막의 식각이 억제되므로 소자분리특성 및 접합누설전류 문제를 개선할 수 있다.

이상 그 실시예를 들어 본 발명을 상세히 설명하였으나 본 발명은 상기한 실시예에 한정되지 않고 본 발명의 기술적 사상내에서 당분야의 통상의 지식을 가진 자에 의해 많은 변형 및 개량이 가능함은 명백하다.

상술한 본 발명에 의한 반도체장치 및 그 제조방법에 따르면, 식각종료층을 형성하지 않으므로 콘택홀이 형성될 부분의 어스펙트비를 낮출 수 있어 층간절연막 형성시 상기 콘택영역을 완전하게 채울 수 있다. 그리고, 자기정렬 콘택홀 형성시 콘택홀이 오픈되지 않는 문제점이 발생하지 않으며, 식각종료층에 대한 추가식각이 없기 때문에 소자분리막이 리세스되는 것을 방지할 수 있다. 따라서, 소자분리막의 식각으로 인한 소자분리특성의 약화, 게이트절연막 특성 약화 및 접합누설전류 문제를 개선할 수 있다.

Claims (6)

1. 삭제
2. 삭제
3. 삭제
4. (a) 반도체기판 상에 비활성영역을 노출시키는 마스크층을 형성하는 단계;

   (b) 반도체기판의 비활성영역에 트렌치를 형성하는 단계;

   (c) 상기 트렌치에 매립된 소자분리막을 형성하는 단계;

   (d) 상기 소자분리막의 일부를 식각하는 단계;

   (e) 상기 소자분리막의 일부가 식각된 반도체기판의 결과물의 전면에 식각저지층을 형성하는 단계;

   (f) 상기 소자분리막 상부의 식각저지층 상에 절연막을 형성하는 단계;

   (g) 상기 마스크층을 제거하는 단계;

   (h) 상기 소자분리막 상부의 식각저지층의 측면에 제1 스페이서를 형성하는 단계;

   (i) 상기 절연막을 제거한 후, 상기 반도체기판에 게이트를 형성하는 단계;

   (j) 상기 게이트의 측벽에 제2 스페이서를 형성하는 단계;

   (k) 상기 제2 스페이서가 형성된 반도체기판의 결과물을 덮는 층간절연막을 형성하는 단계;

   (l) 상기 반도체기판의 소정영역을 노출시키는 콘택홀을 형성하는 단계; 및

   (m) 상기 콘택홀을 채우는 도전층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
5. 제4항에 있어서, 상기 (e) 단계 또는 (h) 단계에서,

   상기 식각저지층 및 상기 제1 스페이서 중 적어도 어느 하나는 실리콘질화막(SiN), 실리콘 산화질화막(SiON) 및 알루미늄 질화막(AlN)으로 이루어진 그룹에서 선택된 어느 하나로 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
6. 제4항에 있어서, 상기 (d) 단계에서,

   상기 소자분리막의 높이가 활성영역의 반도체기판의 표면의 높이보다 0∼1,000Å 더 높은 단차를 갖도록 식각하는 것을 특징으로 하는 반도체장치의 제조방법.

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