JPS63211750A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS63211750A JPS63211750A JP62045640A JP4564087A JPS63211750A JP S63211750 A JPS63211750 A JP S63211750A JP 62045640 A JP62045640 A JP 62045640A JP 4564087 A JP4564087 A JP 4564087A JP S63211750 A JPS63211750 A JP S63211750A
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- H10B12/03—Making the capacitor or connections thereto
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- H10B—ELECTRONIC MEMORY DEVICES
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- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
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- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分腎〕
この発明は、高集積化を可能にした半導体記憶装置に関
するものである。
するものである。
第７図および第８図は従来のＭＩＳ型トランジスタに情
報電荷ＭＭｉ用キャパシタを直列接続した１トランジス
ター１キヤパシタ型のメモリセルから構成されるＭＩＳ
型随時読出し書込み半導体記憶装置の断面構造を示す図
である。
報電荷ＭＭｉ用キャパシタを直列接続した１トランジス
ター１キヤパシタ型のメモリセルから構成されるＭＩＳ
型随時読出し書込み半導体記憶装置の断面構造を示す図
である。
これらの図において、１は単結晶シリコン等を用いた半
導体基板、２は厚いシリコン酸化膜等を用いた素子間分
離領域、３はキャパシタ電極で、多結晶シリコン等に不
純物を拡散させて電極としての低抵抗化を図っている。
導体基板、２は厚いシリコン酸化膜等を用いた素子間分
離領域、３はキャパシタ電極で、多結晶シリコン等に不
純物を拡散させて電極としての低抵抗化を図っている。
４はトランジスタのゲー）・電極で、同様に多結晶シリ
コン等の不純物を拡散させて電極としての低抵抗化を図
っている。
コン等の不純物を拡散させて電極としての低抵抗化を図
っている。
５はピット線配線金属で、同様に不純物を拡散させた多
結晶シリコンあるいはアルミニウム等の金属を用いて構
成され、トランジスタの一方の拡散電極にコンタクトさ
れている。６はワード線配線金属で、アルミニウム等の
金属あるいはゲー１、電極４の材料を用いて構成され、
トランジスタのゲート電極４に配線されている。７（よ
シリコン酸化膜等からなろトランジスタのゲート誘電体
膜、８は前記半導体基板１に砒素等の不純物を拡散させ
たトランジスタのソース・ドレイン不純物拡散電極、９
はシリコン酸化膜等を用いたキャパシタ誘電体膜、１ｏ
はシリコン酸化膜を用いた各配線間の眉間絶縁膜、１１
はシリコン窒化膜等を用いた表面保護膜である。
結晶シリコンあるいはアルミニウム等の金属を用いて構
成され、トランジスタの一方の拡散電極にコンタクトさ
れている。６はワード線配線金属で、アルミニウム等の
金属あるいはゲー１、電極４の材料を用いて構成され、
トランジスタのゲート電極４に配線されている。７（よ
シリコン酸化膜等からなろトランジスタのゲート誘電体
膜、８は前記半導体基板１に砒素等の不純物を拡散させ
たトランジスタのソース・ドレイン不純物拡散電極、９
はシリコン酸化膜等を用いたキャパシタ誘電体膜、１ｏ
はシリコン酸化膜を用いた各配線間の眉間絶縁膜、１１
はシリコン窒化膜等を用いた表面保護膜である。
従来の１トランジスター１キャパシタ構成によるＭＩＳ
型随時読出し書込み半導体記憶装置では、第７図および
第８図に示したように、ＭＩＳ型トランジスタと情報電
荷蓄積用キャパシタとが半導体基板１の平面上に配置さ
れている。そして、第７図の半導体記憶装置では、トラ
ンジスタのゲート電極４の金属がワード線配線金属６を
兼ねた構造になっている。
型随時読出し書込み半導体記憶装置では、第７図および
第８図に示したように、ＭＩＳ型トランジスタと情報電
荷蓄積用キャパシタとが半導体基板１の平面上に配置さ
れている。そして、第７図の半導体記憶装置では、トラ
ンジスタのゲート電極４の金属がワード線配線金属６を
兼ねた構造になっている。
また、第８図の半導体記憶装置では、トランジスタのゲ
ー＋−ｍ極４の金属とワード線配線金属６に別々の材料
を用いてコンククトホールを介して接続された構造にな
っている。
ー＋−ｍ極４の金属とワード線配線金属６に別々の材料
を用いてコンククトホールを介して接続された構造にな
っている。
上記のような従来の半導体記憶装置では、半導体記憶装
置を構成しているＭＩＳ型）・ランジスタおよび情報電
荷蓄積用キャパシタが半導体基板１の平面上に配置され
ているため、高集積化を図った現在の１メガビットのＭ
ＩＳ型随時読出し書込み半導体記憶装置等では、これら
が占有する面積が限界の域に達している。したがって、
これ以上の１！積度を高めろことは困難であるという問
題点があった。
置を構成しているＭＩＳ型）・ランジスタおよび情報電
荷蓄積用キャパシタが半導体基板１の平面上に配置され
ているため、高集積化を図った現在の１メガビットのＭ
ＩＳ型随時読出し書込み半導体記憶装置等では、これら
が占有する面積が限界の域に達している。したがって、
これ以上の１！積度を高めろことは困難であるという問
題点があった。
この発明は、かかる問題点を解決するためになされたも
ので、半導体基板上の平面面積を従来の半導体記憶装置
よりも大きくすることなく、ＭＩＳ型）・ランジスタお
よびキャパシタの占有する領域の面積を大きくとって集
積度を高めることができろ半導体記憶装置を得ることを
目的とする。
ので、半導体基板上の平面面積を従来の半導体記憶装置
よりも大きくすることなく、ＭＩＳ型）・ランジスタお
よびキャパシタの占有する領域の面積を大きくとって集
積度を高めることができろ半導体記憶装置を得ることを
目的とする。
この発明に係る半導体記憶装置は、上面が平坦な複数の
島状の領域が規則的に突出されて形成された半導体基板
と、島状の領域の上部の周囲にゲート誘電体膜を介して
リング状に形成されたゲート電極と、このゲート電極と
離間して島状の領域にキャパシタ誘電体膜を介してリン
グ状に形成されたキャパシタ電極と、島状の領域の上面
および島状の領域のゲート電極とキャパシタ電極間の領
域に形成されたソース・ドレイン不純物拡散電極とから
構成したものである。
島状の領域が規則的に突出されて形成された半導体基板
と、島状の領域の上部の周囲にゲート誘電体膜を介して
リング状に形成されたゲート電極と、このゲート電極と
離間して島状の領域にキャパシタ誘電体膜を介してリン
グ状に形成されたキャパシタ電極と、島状の領域の上面
および島状の領域のゲート電極とキャパシタ電極間の領
域に形成されたソース・ドレイン不純物拡散電極とから
構成したものである。
この発明においては、半導体基板の島状の領域の上部に
形成されるＭＩＳ型トランジスタと、その下に形成され
るキャパシタとからメモリセルが構成され、高集積化が
可能になる。
形成されるＭＩＳ型トランジスタと、その下に形成され
るキャパシタとからメモリセルが構成され、高集積化が
可能になる。
第１図りよこの発明の半導体記憶装置の一実施例の断面
構造を示す図、第２図は、第１図に示した半導体記憶装
置の横方向の断面構造を示す図、第３図は、第１図およ
び第２図に示した半導体記憶装置の平面構造を示す図、
第４図は、第１図に示した半導体記憶装置のメモリセル
構造を示す斜視図である。
構造を示す図、第２図は、第１図に示した半導体記憶装
置の横方向の断面構造を示す図、第３図は、第１図およ
び第２図に示した半導体記憶装置の平面構造を示す図、
第４図は、第１図に示した半導体記憶装置のメモリセル
構造を示す斜視図である。
これらの図において、第７図および第８図と同一符号は
同一部分を示し、Ａ、Ａ’ 、Ｂ、Ｂ’は方向を示して
いる。
同一部分を示し、Ａ、Ａ’ 、Ｂ、Ｂ’は方向を示して
いる。
次に、この発明の半導体記憶装置の構造について説明す
る。
る。
この発明における半導体基板１は、島状の領域としてそ
の表面が規則的に円柱状に突出するように加工されてお
り、第４図に示したメモリセルは、この円柱状に加工さ
れた半導体基板１の表面にＭＩｓ型トランジスクおよび
キャパシタを直列に形成して配置するとともに、ビット
線配線金属５およびワード線配線金属６を形成したもの
である。
の表面が規則的に円柱状に突出するように加工されてお
り、第４図に示したメモリセルは、この円柱状に加工さ
れた半導体基板１の表面にＭＩｓ型トランジスクおよび
キャパシタを直列に形成して配置するとともに、ビット
線配線金属５およびワード線配線金属６を形成したもの
である。
すなわち、円柱上の平面をＭＩＳ型トランジスタの一方
のソース・ドレイン不純物拡散電極８とし、各円柱間の
底面領域をすべて素子間分離領域２とし、トランジスタ
のゲート電極４およびキャパシタ電極３は、この円柱の
側壁面にそれぞれゲート誘電体膜７およびキャパシタ誘
電体膜９を介してリング状に形成している。
のソース・ドレイン不純物拡散電極８とし、各円柱間の
底面領域をすべて素子間分離領域２とし、トランジスタ
のゲート電極４およびキャパシタ電極３は、この円柱の
側壁面にそれぞれゲート誘電体膜７およびキャパシタ誘
電体膜９を介してリング状に形成している。
また、ＭＩＳ型トランジスタの一方のソース。
ドレイン不純物拡散電極８となる円柱上の平面にコンタ
クトするビット線配線金属５は、第３図。
クトするビット線配線金属５は、第３図。
第４図に示すようにコンタクトホールを介さずに直接コ
ンタクトしている。
ンタクトしている。
そして、第７図に示した従来の半導体記憶装置の構造と
同様に、トランジスタのゲート電極４の金属がこれに接
続されるワード線配線金属６を兼ねているため、ビット
線配線金属５と直交して配列されているメモリセルのト
ランジスタのゲート電極４同士が互いに接続されている
。
同様に、トランジスタのゲート電極４の金属がこれに接
続されるワード線配線金属６を兼ねているため、ビット
線配線金属５と直交して配列されているメモリセルのト
ランジスタのゲート電極４同士が互いに接続されている
。
すなわち、ＭＩＳ型トランジスタおよびキャパシタが同
一平面領域内に上下に形成されていることにより、集積
度を高くすることができろ。
一平面領域内に上下に形成されていることにより、集積
度を高くすることができろ。
なお、第５図は、第１図に相当するこの発明の半導体記
憶装置の他の実施例の構造を示す断面図である。この実
施例では、円柱の外周を取り巻（リング状のキャパシタ
電極３を薄いボレート状に 。
憶装置の他の実施例の構造を示す断面図である。この実
施例では、円柱の外周を取り巻（リング状のキャパシタ
電極３を薄いボレート状に 。
形成せずに、各円柱間の溝の中に埋め込んだ構造として
いる。しかし、この場合にもキャパシタ電極３の電極面
は半導体基板１の円柱状に加工された領域の側壁面にリ
ング状に形成されており、上記実施例と全く同様の効果
が得られる構造である。
いる。しかし、この場合にもキャパシタ電極３の電極面
は半導体基板１の円柱状に加工された領域の側壁面にリ
ング状に形成されており、上記実施例と全く同様の効果
が得られる構造である。
第６図はこの発明の半導体記憶装置のさらに他の実施例
におけるメモリセル構造を示す斜視図である。
におけるメモリセル構造を示す斜視図である。
この実施例は、島状の領域として角錐状に加工され、そ
の上部鋭角部分が平坦にされた形状、すなわち、底面に
垂直方向の断面形状が台形となる形状に加工された半導
体基板１の表面に１個のＭＩＳ型トランジスタと１個の
キャパシタとを形成したものである。側壁が斜面となる
ため、第１図に示したように、円柱状の半導体基板１に
形成したものに比べて多少Ｓａ度は劣るものの、非常に
高い集積度が得られる。
の上部鋭角部分が平坦にされた形状、すなわち、底面に
垂直方向の断面形状が台形となる形状に加工された半導
体基板１の表面に１個のＭＩＳ型トランジスタと１個の
キャパシタとを形成したものである。側壁が斜面となる
ため、第１図に示したように、円柱状の半導体基板１に
形成したものに比べて多少Ｓａ度は劣るものの、非常に
高い集積度が得られる。
〔発明の効果〕
この発明は以上説明したとおり、上面が平坦な複数の島
状の領域が規則的に突出されて形成された半導体基板と
、島状の領域の上部の周囲にゲート誘電体膜を介してリ
ング状に形成されたゲート電極と、乙のゲート電極と離
間して島状の領域にキャパシタ誘電体膜を介してリング
状に形成されたキャパシタ電極と、島状の領域の上面お
よび島状の領域のゲート電極とキヤパンク電極間の領域
に形成されたソース・ドレイン不純物拡散電極とから構
成したので、ＭＩＳ型トランジスタのゲート電極および
キャパシタ電極の占有する面積が半導体基板平面上で小
さくなり、高いＩＩＳ積度が得られる。
状の領域が規則的に突出されて形成された半導体基板と
、島状の領域の上部の周囲にゲート誘電体膜を介してリ
ング状に形成されたゲート電極と、乙のゲート電極と離
間して島状の領域にキャパシタ誘電体膜を介してリング
状に形成されたキャパシタ電極と、島状の領域の上面お
よび島状の領域のゲート電極とキヤパンク電極間の領域
に形成されたソース・ドレイン不純物拡散電極とから構
成したので、ＭＩＳ型トランジスタのゲート電極および
キャパシタ電極の占有する面積が半導体基板平面上で小
さくなり、高いＩＩＳ積度が得られる。
また、下地段差部がなくなるため、金属配線のカバレッ
ジの問題、これに伴う配線抵抗値およびコンタクト抵抗
値の増大等の問題が改善され、信頼性が向上するという
効果がある。
ジの問題、これに伴う配線抵抗値およびコンタクト抵抗
値の増大等の問題が改善され、信頼性が向上するという
効果がある。
第１図はこの発明の半導体記憶装置の一実施例の断面構
造を示す斜視図、第２図は、第１図に示した半導体記憶
装置の横方向の断面構造を示す図、第３図は、第１図お
よび第２図に示した半導体記憶装置の平面構造を示す図
、第４図は、第１図に示した半導体記憶装置のメモリセ
ル構造を示す斜視図、第５図はこの発明の半導体記憶装
置の°他の実施例の構造を示す断面図、第６図はこの発
明の半導体記憶装置のさらに他の実施例におけるメモリ
セルの構造を示す斜視図、第７図および第８図は従来の
半導体記憶装置の断面構造を示す図である。 図において、１は半導体基板、２は素子間分離領域、３
はキャパシタ電極、４はゲート電極、５はビット線配線
金属、６はワード線配線金属、７はゲート誘電体膜、８
はソース・ドレイン不純物拡散電極、９はキャパシタ誘
電体膜、１０は眉間絶縁膜、１１は表面保護膜である。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 （外２名）第１図 第２図。、ヮー１１゜ 第３図 第４図 ら 第５図 第６図 第７図 第８図 手続補正書（自発） 蔓 １、事件の表示 特願昭６２−４５６４０号２、発
明の名称 半導体装置 ３、補正をする者 事件との関係 特許出願人 代表者志岐守哉 ４、代理人 住 所 東京都千代田区丸の内二丁目２番３号５
、補正により増加する発明の数 １ ／７二− ゝ・、〜へ ６、補正の対象 明細書全文 ７、補正の内容 別紙の通り。 以 上 明 細 書 １、発明の名称 半導体装置 ２、特許請求の範囲 （１） Ｍ状の領域亙叉出されて形成された半導体基
板と、前記島状の領域り濾囲にゲート誘電体膜を介して
リング状に形成されたゲート電極と工棗記島状の領域の
１表面の上部および下部の周囲Ａ前記ゲート電極と隣接
して形成されたソース・ドレイン不純物拡散電極とから
構成したことを特徴とする半導−停」配置。 （２） 島状の領域が、円柱状に形成されたものであ
ることを特徴とする特許請求の範囲第（１）項記載の半
導体記憶装置。 載の半導体装置。 （５）上面が平坦な複数の島状の領域が規り的に（９）
１つの島状の領域に、１つのトランジスタと１っの
キャパシタとが形成され、１トランジスター１キヤパシ
タ型のメモリセルが構成されたものであることを特徴と
する特許請求の範囲第ｎ項記載の半導婆装置。 ３、発明の詳細な説明 〔産業上の利用分胃〕 この発明は、高集積化を可能にした半導体装置に関する
ものである。 〔従来の技術〕 第７図および第８図は従来のＭＩＳ型トランジスタに情
報電荷蓄積用キャパシタを直列接続したＩＩ・ランシス
ター１キヤパシタ型のメモリセルから構成されるＭＩＳ
型随時読出し書込み半導体記憶装置の断面構造を示す図
である。 これらの図において、１は単結晶シリコン等を用いた半
導体基板、２は厚いシリコン酸化膜等を用いた素子間分
離領域、３はキャパシタ電極で、多結晶シリコン等に不
純物を拡散させて電極としての低抵抗化を図っている。 ４はトランジスタのゲート電極で、同様に多結晶シリコ
ン等の不純物を拡散させて電極としての低抵抗化を図っ
ている。 ５はピッｌ−線配線金属で、同様に不純物を拡散さ゛せ
た多結晶シリコンあるいはアルミニウム等の金属を用い
て構成され、トランジスタの一方の拡散電極にコンタク
トされている。６はワード線配線金属で、アルミニウム
等の金属あるいはゲート電極４の材料を用いて構成され
、１〜ランジスタのゲート電極４に配線されている。７
はシリコン酸化膜等からなるｌ・ランジスタのゲート誘
電体膜、８は前記半導体基板１に砒素等の不純物を拡散
させたトランジスタのソース・ドレイン不純物拡散電極
、９はシリコン酸化膜等を用いたキャパシタ誘電体膜、
１０はシリコン酸化膜を用いた各配線間の層間絶縁膜、
１１はシリコン窒化膜等を用いた表面保護膜である。 従来の１トランジスター１キヤパシタ構成によるＭＩＳ
型随時読出し書込み半導体記憶装置では、第７図および
第８図に示したように、ＭＩＳ型トランジスタと情報電
荷蓄積用キャパシタとが半導体基板１の平面上に配置さ
れている。そして、第７図の半導体記憶装置では、トラ
ンジスタのゲート電極４の金属がワード線配線金属６を
兼ねた構造になっている。 また、第８図の半導体記憶装置では、トランジスタのゲ
ート電極４の金属とワード線配線金属６に別々の材料を
用いてコンタクトホールを介して接続された構造になっ
ている。 〔発明が解決しようとする問題点〕 上記のような従来の半導体記憶装置では、半導体記憶装
置を構成しているＭＩＳ型トランジスタおよび情報電荷
蓄積用キャパシタが半導体基板１の平面上に配置されて
いるため、高ａ積化を図った現在の１メガビットのＭＩ
Ｓ型随時読出しδ込み半導体記憶装置等では、これらが
占有する面積が限界の域に達している。したがって、こ
れ以上の集積度を高めることは困難であるという問題点
があった。 この発明は、かかる問題点を解決するなめになされたも
ので、半導体基板上の平面面積を従来の半導体記憶装置
よりも大きくすることなく、ＭＩＳ型トランジスタおよ
びキャパシタの占有する領域の面積を大きくとって集積
度を高めることができる半導体装置を得ることを目的と
する。 〔問題点を解決するための手段〕 この発明に係る半導体装置は、島状の領域が突出されて
形成された半導体基板と、島状の領域の周囲にゲート誘
電体膜を介してリング状に形成されたゲート電極と、島
状の領域の側壁表面の上部および下部の周囲にゲート電
極と隣接して形成されたソース・ドレイン不純物拡散電
極とから構成したものである。 また、この発明の別の発明に係る半導体装置は、上面が
平坦な複数の島状の領域が規則的に突出されて形成され
た半導体基板と、島状の領域の上部の周囲にゲート誘電
体膜を介してリング状に形成されたゲート電極と、この
ゲート電極と離間して島状の領域にキャパシタ誘電体膜
を介してリング状に形成されたキャパシタ電極と、島状
の領域の上面および島状の領域のデー１〜電極とキャパ
シタ電極間の領域に形成されたソース・ドレイン不純物
拡散電極とから構成したものである。 ［作用〕 この発明においては、半導体基板から突出されて形成さ
れた島状の領域の周囲に形成されたゲート電極に印加す
る電圧によって、島状の領域の側壁表面の上部および下
部の周囲に形成されたソース・ドレイン不純物拡散電極
間の電流が制御される。 また、この発明の別の発明においては、半導体基板の島
状の領域の上部に形成されるＭＩＳ型トランジスタと、
その下に形成されるキャパシタとからメモリセルが構成
され、高ｉ積化が可能になる。 〔実施例〕 第１図はこの発明の半導体装置の一実施例の断面構造を
示す図、第２図は、第１図に示した半導体装置の横方向
の断面構造を示す図、第３図は、第１図および第２図に
示した半導体装置の平面構造を示す図、第４図は、第１
図に示した半導体装置のメモリセル構造を示す斜視図で
ある。 これらの図において、第７図および第８図と同一符号は
同一部分を示し、Ａ、Ａ’ 、Ｂ、Ｂ’は方向を示して
いる。 次に、この発明の半導体装置の構造について説明する。 この発明における半導体基板１は、島状の領域としてそ
の表面が規則的に円柱状に突出するように加工されてお
り、第４図に示したメモリセルは、この円柱状に加工さ
れた半導体基板１の表面にＭＩＳ型トランジスタおよび
キャパシタを直列に形成して配置するとともに、ビット
線配線金属５およびワード線配線金属６を形成したもの
である。 すなわち、円柱上の平面をＭＩＳ型トランジスタの一方
のソース・ドレイン不純物拡散電極８とし、各円柱間の
底面領域をすべて素子間分離領域２とし、トランジスタ
のゲート電極４およびキャパシタ電極３は、この円柱の
側壁面にそれぞれゲート誘電体膜７およびキャパシタ誘
電体膜９を介してリング状に形成している。 また、ＭＩＳ型トランジスタの一方のソース・ドレイン
不純物拡散電極８となる円柱上の平面にコンタクトする
ピット線配線金属５は、第３図。 第４図に示すようにコンククトホールを介さずに直接コ
ンタクトシている。 そして、第７図に示した従来の半導体記憶装置の構造と
同様に、トランジスタのゲート電極４の金属がこれに接
続されるワード線配線金属６を兼ねているため、ビット
線配線金属５と直交して配列されているメモリセルのト
ランジスタのゲート電極４同士が互いに接続されている
。 すなわち、ＭＩＳ型トランジスタおよびキャパシタが同
一平面領域内に上下に形成されていることにより、集積
度を高くすることができる。 なお、第５図は、第１図に相当するこの発明の半導体装
置の他の実施例の構造を示す断面図である。この実施例
では、円柱の外周を取り巻（リング状のキャパシタ電極
３を薄いプレート状に形成せずに、各円柱間の溝の中に
埋め込んだ構造としている。しかし、この場合にもキャ
パシタ電極３の電極面は半導体基板１０円柱状に加工さ
れた領域の側壁面にリング状に形成されており、上記実
施例と全く同様の効果が得られる構造である。 第６図はこの発明の半導体装置のさらに他の実施例にお
けるメモリセル構造を示す斜視図である。 この実施例は、島状の領域として角錐状に加工され、そ
の上部鋭角部分が平坦にされた形状、すなわち、底面に
垂直方向の断面形状が台形となる形状に加工された半導
体基板１の表面に１個のＭＩｓ型トランジスタと１個の
キャパシタとを形成したものである。側壁が斜面となる
ため、第１図に示したように、円柱状の半導体基板１に
形成したものに比べて多少集積度は劣るものの、非常に
高い集積度が得られる。 〔発明の効果〕 この発明は以上説明したとお９、島状の領域が突出され
て形成された半導体基板と、島状の領域の周囲にゲート
誘電体膜を介してリング状に形成されたゲート電極と、
島状の領域の側壁表面の上部および下部の周囲にゲート
電極と隣接して形成されたソース・ドレイン不純物拡散
電極とから構成したので、高集積化が可能になるという
効果がある。 また、乙の発明の別の発明は以上説明したとおり、上面
が平坦な複数の島状の領域が規則的に突出されて形成さ
れた半導体基板と、島状の領域の上部の周囲にゲート誘
電体膜を介してリング状に形成されたゲート電極と、こ
のゲート電極と離間して島状の領域にキャパシタ誘電体
膜を介してリング状に形成されたキャパシタ電極と、島
状の領域の上面および島状の領域のゲート電極とキャパ
シタ電極間の領域に形成されたソース・ドレイン不純物
拡散電極とから構成したので、ＭＩＳ型ｌ・ランレスタ
のゲート電極およびキャパシタ電極の占有する面積が半
導体基板平面上で小さくなり、高い集積度が得られる。 また、下地段差部がなくなるため、金属配線のカバレッ
ジの問題、これに伴う配線抵抗値およびコンタクト抵抗
値の増大等の問題が改善され、信頼性が向上するという
効果がある。 ４、図面の簡単な説明 第１図はこの発明の半導体装置の一実施例の断面構造を
示す図、第２図は、第１図に示した半導体装置の横方向
の断面構造を示す図、第３図は、第１図および第２図に
示した半導体装置の平面構造を示す図、第４図は、第１
図に示した半導体装置のメモリセル構造を示す斜視図、
第５図はこの発明の半導体装置の他の実施例の構造を示
す断面図、第６図はこの発明の半導体装置のさらに他の
実施例におけるメモリセルの構造を示す斜視図、第７図
および第８図は従来の半導体記憶装置の断面構造を示す
図である。 図において、１は半導体基板、２は素子間分離領域、３
はキャパシタ電極、４はゲート電極、５はビット線配線
金属、６はワード線配線金属、７はゲート誘電体膜、８
はソース・ドレイン不純物拡散電極、９はキャパシタ誘
電体膜、１０は層間絶縁膜、１１は表面保護膜である。 なお、各図中の同一符号は同一または相当部分を示す。
造を示す斜視図、第２図は、第１図に示した半導体記憶
装置の横方向の断面構造を示す図、第３図は、第１図お
よび第２図に示した半導体記憶装置の平面構造を示す図
、第４図は、第１図に示した半導体記憶装置のメモリセ
ル構造を示す斜視図、第５図はこの発明の半導体記憶装
置の°他の実施例の構造を示す断面図、第６図はこの発
明の半導体記憶装置のさらに他の実施例におけるメモリ
セルの構造を示す斜視図、第７図および第８図は従来の
半導体記憶装置の断面構造を示す図である。 図において、１は半導体基板、２は素子間分離領域、３
はキャパシタ電極、４はゲート電極、５はビット線配線
金属、６はワード線配線金属、７はゲート誘電体膜、８
はソース・ドレイン不純物拡散電極、９はキャパシタ誘
電体膜、１０は眉間絶縁膜、１１は表面保護膜である。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 （外２名）第１図 第２図。、ヮー１１゜ 第３図 第４図 ら 第５図 第６図 第７図 第８図 手続補正書（自発） 蔓 １、事件の表示 特願昭６２−４５６４０号２、発
明の名称 半導体装置 ３、補正をする者 事件との関係 特許出願人 代表者志岐守哉 ４、代理人 住 所 東京都千代田区丸の内二丁目２番３号５
、補正により増加する発明の数 １ ／７二− ゝ・、〜へ ６、補正の対象 明細書全文 ７、補正の内容 別紙の通り。 以 上 明 細 書 １、発明の名称 半導体装置 ２、特許請求の範囲 （１） Ｍ状の領域亙叉出されて形成された半導体基
板と、前記島状の領域り濾囲にゲート誘電体膜を介して
リング状に形成されたゲート電極と工棗記島状の領域の
１表面の上部および下部の周囲Ａ前記ゲート電極と隣接
して形成されたソース・ドレイン不純物拡散電極とから
構成したことを特徴とする半導−停」配置。 （２） 島状の領域が、円柱状に形成されたものであ
ることを特徴とする特許請求の範囲第（１）項記載の半
導体記憶装置。 載の半導体装置。 （５）上面が平坦な複数の島状の領域が規り的に（９）
１つの島状の領域に、１つのトランジスタと１っの
キャパシタとが形成され、１トランジスター１キヤパシ
タ型のメモリセルが構成されたものであることを特徴と
する特許請求の範囲第ｎ項記載の半導婆装置。 ３、発明の詳細な説明 〔産業上の利用分胃〕 この発明は、高集積化を可能にした半導体装置に関する
ものである。 〔従来の技術〕 第７図および第８図は従来のＭＩＳ型トランジスタに情
報電荷蓄積用キャパシタを直列接続したＩＩ・ランシス
ター１キヤパシタ型のメモリセルから構成されるＭＩＳ
型随時読出し書込み半導体記憶装置の断面構造を示す図
である。 これらの図において、１は単結晶シリコン等を用いた半
導体基板、２は厚いシリコン酸化膜等を用いた素子間分
離領域、３はキャパシタ電極で、多結晶シリコン等に不
純物を拡散させて電極としての低抵抗化を図っている。 ４はトランジスタのゲート電極で、同様に多結晶シリコ
ン等の不純物を拡散させて電極としての低抵抗化を図っ
ている。 ５はピッｌ−線配線金属で、同様に不純物を拡散さ゛せ
た多結晶シリコンあるいはアルミニウム等の金属を用い
て構成され、トランジスタの一方の拡散電極にコンタク
トされている。６はワード線配線金属で、アルミニウム
等の金属あるいはゲート電極４の材料を用いて構成され
、１〜ランジスタのゲート電極４に配線されている。７
はシリコン酸化膜等からなるｌ・ランジスタのゲート誘
電体膜、８は前記半導体基板１に砒素等の不純物を拡散
させたトランジスタのソース・ドレイン不純物拡散電極
、９はシリコン酸化膜等を用いたキャパシタ誘電体膜、
１０はシリコン酸化膜を用いた各配線間の層間絶縁膜、
１１はシリコン窒化膜等を用いた表面保護膜である。 従来の１トランジスター１キヤパシタ構成によるＭＩＳ
型随時読出し書込み半導体記憶装置では、第７図および
第８図に示したように、ＭＩＳ型トランジスタと情報電
荷蓄積用キャパシタとが半導体基板１の平面上に配置さ
れている。そして、第７図の半導体記憶装置では、トラ
ンジスタのゲート電極４の金属がワード線配線金属６を
兼ねた構造になっている。 また、第８図の半導体記憶装置では、トランジスタのゲ
ート電極４の金属とワード線配線金属６に別々の材料を
用いてコンタクトホールを介して接続された構造になっ
ている。 〔発明が解決しようとする問題点〕 上記のような従来の半導体記憶装置では、半導体記憶装
置を構成しているＭＩＳ型トランジスタおよび情報電荷
蓄積用キャパシタが半導体基板１の平面上に配置されて
いるため、高ａ積化を図った現在の１メガビットのＭＩ
Ｓ型随時読出しδ込み半導体記憶装置等では、これらが
占有する面積が限界の域に達している。したがって、こ
れ以上の集積度を高めることは困難であるという問題点
があった。 この発明は、かかる問題点を解決するなめになされたも
ので、半導体基板上の平面面積を従来の半導体記憶装置
よりも大きくすることなく、ＭＩＳ型トランジスタおよ
びキャパシタの占有する領域の面積を大きくとって集積
度を高めることができる半導体装置を得ることを目的と
する。 〔問題点を解決するための手段〕 この発明に係る半導体装置は、島状の領域が突出されて
形成された半導体基板と、島状の領域の周囲にゲート誘
電体膜を介してリング状に形成されたゲート電極と、島
状の領域の側壁表面の上部および下部の周囲にゲート電
極と隣接して形成されたソース・ドレイン不純物拡散電
極とから構成したものである。 また、この発明の別の発明に係る半導体装置は、上面が
平坦な複数の島状の領域が規則的に突出されて形成され
た半導体基板と、島状の領域の上部の周囲にゲート誘電
体膜を介してリング状に形成されたゲート電極と、この
ゲート電極と離間して島状の領域にキャパシタ誘電体膜
を介してリング状に形成されたキャパシタ電極と、島状
の領域の上面および島状の領域のデー１〜電極とキャパ
シタ電極間の領域に形成されたソース・ドレイン不純物
拡散電極とから構成したものである。 ［作用〕 この発明においては、半導体基板から突出されて形成さ
れた島状の領域の周囲に形成されたゲート電極に印加す
る電圧によって、島状の領域の側壁表面の上部および下
部の周囲に形成されたソース・ドレイン不純物拡散電極
間の電流が制御される。 また、この発明の別の発明においては、半導体基板の島
状の領域の上部に形成されるＭＩＳ型トランジスタと、
その下に形成されるキャパシタとからメモリセルが構成
され、高ｉ積化が可能になる。 〔実施例〕 第１図はこの発明の半導体装置の一実施例の断面構造を
示す図、第２図は、第１図に示した半導体装置の横方向
の断面構造を示す図、第３図は、第１図および第２図に
示した半導体装置の平面構造を示す図、第４図は、第１
図に示した半導体装置のメモリセル構造を示す斜視図で
ある。 これらの図において、第７図および第８図と同一符号は
同一部分を示し、Ａ、Ａ’ 、Ｂ、Ｂ’は方向を示して
いる。 次に、この発明の半導体装置の構造について説明する。 この発明における半導体基板１は、島状の領域としてそ
の表面が規則的に円柱状に突出するように加工されてお
り、第４図に示したメモリセルは、この円柱状に加工さ
れた半導体基板１の表面にＭＩＳ型トランジスタおよび
キャパシタを直列に形成して配置するとともに、ビット
線配線金属５およびワード線配線金属６を形成したもの
である。 すなわち、円柱上の平面をＭＩＳ型トランジスタの一方
のソース・ドレイン不純物拡散電極８とし、各円柱間の
底面領域をすべて素子間分離領域２とし、トランジスタ
のゲート電極４およびキャパシタ電極３は、この円柱の
側壁面にそれぞれゲート誘電体膜７およびキャパシタ誘
電体膜９を介してリング状に形成している。 また、ＭＩＳ型トランジスタの一方のソース・ドレイン
不純物拡散電極８となる円柱上の平面にコンタクトする
ピット線配線金属５は、第３図。 第４図に示すようにコンククトホールを介さずに直接コ
ンタクトシている。 そして、第７図に示した従来の半導体記憶装置の構造と
同様に、トランジスタのゲート電極４の金属がこれに接
続されるワード線配線金属６を兼ねているため、ビット
線配線金属５と直交して配列されているメモリセルのト
ランジスタのゲート電極４同士が互いに接続されている
。 すなわち、ＭＩＳ型トランジスタおよびキャパシタが同
一平面領域内に上下に形成されていることにより、集積
度を高くすることができる。 なお、第５図は、第１図に相当するこの発明の半導体装
置の他の実施例の構造を示す断面図である。この実施例
では、円柱の外周を取り巻（リング状のキャパシタ電極
３を薄いプレート状に形成せずに、各円柱間の溝の中に
埋め込んだ構造としている。しかし、この場合にもキャ
パシタ電極３の電極面は半導体基板１０円柱状に加工さ
れた領域の側壁面にリング状に形成されており、上記実
施例と全く同様の効果が得られる構造である。 第６図はこの発明の半導体装置のさらに他の実施例にお
けるメモリセル構造を示す斜視図である。 この実施例は、島状の領域として角錐状に加工され、そ
の上部鋭角部分が平坦にされた形状、すなわち、底面に
垂直方向の断面形状が台形となる形状に加工された半導
体基板１の表面に１個のＭＩｓ型トランジスタと１個の
キャパシタとを形成したものである。側壁が斜面となる
ため、第１図に示したように、円柱状の半導体基板１に
形成したものに比べて多少集積度は劣るものの、非常に
高い集積度が得られる。 〔発明の効果〕 この発明は以上説明したとお９、島状の領域が突出され
て形成された半導体基板と、島状の領域の周囲にゲート
誘電体膜を介してリング状に形成されたゲート電極と、
島状の領域の側壁表面の上部および下部の周囲にゲート
電極と隣接して形成されたソース・ドレイン不純物拡散
電極とから構成したので、高集積化が可能になるという
効果がある。 また、乙の発明の別の発明は以上説明したとおり、上面
が平坦な複数の島状の領域が規則的に突出されて形成さ
れた半導体基板と、島状の領域の上部の周囲にゲート誘
電体膜を介してリング状に形成されたゲート電極と、こ
のゲート電極と離間して島状の領域にキャパシタ誘電体
膜を介してリング状に形成されたキャパシタ電極と、島
状の領域の上面および島状の領域のゲート電極とキャパ
シタ電極間の領域に形成されたソース・ドレイン不純物
拡散電極とから構成したので、ＭＩＳ型ｌ・ランレスタ
のゲート電極およびキャパシタ電極の占有する面積が半
導体基板平面上で小さくなり、高い集積度が得られる。 また、下地段差部がなくなるため、金属配線のカバレッ
ジの問題、これに伴う配線抵抗値およびコンタクト抵抗
値の増大等の問題が改善され、信頼性が向上するという
効果がある。 ４、図面の簡単な説明 第１図はこの発明の半導体装置の一実施例の断面構造を
示す図、第２図は、第１図に示した半導体装置の横方向
の断面構造を示す図、第３図は、第１図および第２図に
示した半導体装置の平面構造を示す図、第４図は、第１
図に示した半導体装置のメモリセル構造を示す斜視図、
第５図はこの発明の半導体装置の他の実施例の構造を示
す断面図、第６図はこの発明の半導体装置のさらに他の
実施例におけるメモリセルの構造を示す斜視図、第７図
および第８図は従来の半導体記憶装置の断面構造を示す
図である。 図において、１は半導体基板、２は素子間分離領域、３
はキャパシタ電極、４はゲート電極、５はビット線配線
金属、６はワード線配線金属、７はゲート誘電体膜、８
はソース・ドレイン不純物拡散電極、９はキャパシタ誘
電体膜、１０は層間絶縁膜、１１は表面保護膜である。 なお、各図中の同一符号は同一または相当部分を示す。
Claims (4)
- （１）上面が平坦な複数の島状の領域が規則的に突出さ
れて形成された半導体基板と、前記島状の領域の上部の
周囲にゲート誘電体膜を介してリング状に形成されたゲ
ート電極と、このゲート電極と離間して前記島状の領域
にキャパシタ誘電体膜を介してリング状に形成されたキ
ャパシタ電極と、前記島状の領域の上面および前記島状
の領域の前記ゲート電極と前記キャパシタ電極間の領域
に形成されたソース・ドレイン不純物拡散電極とから構
成したことを特徴とする半導体記憶装置。 - （２）島状の領域が、円柱状に形成されたものであるこ
とを特徴とする特許請求の範囲第（１）項記載の半導体
記憶装置。 - （３）島状の領域が、錐体の上部を平坦にした形状に形
成されたものであることを特徴とする特許請求の範囲第
（１）項記載の半導体記憶装置。 - （４）１つの島状の領域に、１つのトランジスタと１つ
のキャパシタとが形成され、１トランジスター１キャパ
シタ型のメモリセルが構成されたものであることを特徴
とする特許請求の範囲第（１）項記載の半導体記憶装置
。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62045640A JPS63211750A (ja) | 1987-02-27 | 1987-02-27 | 半導体記憶装置 |
| DE3801525A DE3801525A1 (de) | 1987-02-27 | 1988-01-20 | Halbleitereinrichtung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62045640A JPS63211750A (ja) | 1987-02-27 | 1987-02-27 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63211750A true JPS63211750A (ja) | 1988-09-02 |
Family
ID=12724966
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62045640A Pending JPS63211750A (ja) | 1987-02-27 | 1987-02-27 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPS63211750A (ja) |
| DE (1) | DE3801525A1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1992011658A1 (en) * | 1990-12-17 | 1992-07-09 | Tadamichi Masamoto | Random access memory |
| US5627390A (en) * | 1994-05-26 | 1997-05-06 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with columns |
Families Citing this family (10)
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|---|---|---|---|---|
| JPH07105477B2 (ja) * | 1988-05-28 | 1995-11-13 | 富士通株式会社 | 半導体装置及びその製造方法 |
| JPH056977A (ja) * | 1990-11-30 | 1993-01-14 | Toshiba Corp | ダイナミツク型半導体記憶装置およびその製造方法 |
| US5466961A (en) | 1991-04-23 | 1995-11-14 | Canon Kabushiki Kaisha | Semiconductor device and method of manufacturing the same |
| DE4447730B4 (de) * | 1993-03-15 | 2006-05-18 | Kabushiki Kaisha Toshiba, Kawasaki | Halbleiteranordnung mit Grabentypelementtrennbereich und Transistorstruktur |
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