KR970067851A - 강자성체 비휘발성 메모리 셀 및 메모리 셀 형성 방법 - Google Patents

강자성체 비휘발성 메모리 셀 및 메모리 셀 형성 방법 Download PDF

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Abstract

기판의 일부분인 절연충(32)위에 FENVM 어레이를 형성한다. 절연층(32)은 어레이의 메모리 셀내의 데이터가 공통의 상태하에서 혼란하게 되는 것을 줄이기 위해 메모리내 트랜지스터의 소스/드레인 영역(54,55,56,57,134,140,142,144,146)과 접촉한다. 소스/드레인 영역(54,55,56,57,134,136,138,140,142,144,146)이 절연층(32)과 접촉하기 때문에 소스/드레인 영역의 접합 캐패시턴스는 줄어든다. 메모리 셀은 벌크 기판내에 형성된 메모리 셀에 비해 판독(액세스) 및 기입 시간이 더 짧다. 래치 업(latch up)과 같은 것을 줄이는데 필요한 가아드 링(guard ring)과 다른 기판이 불필요하다. 일실시예에서, 필드 절연 영역은 메모리 셀들 사이에 있는 트랜지스터를 위한 액티브 영역 각각의 주위를 측면으로 감싸지 않는다. 그러므로, 메모리 어레이의 크기를 현저하게 줄일 수 있다.

Description

강자성체 비휘발성 메모리 셀 및 메모리 셀 형성 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
도 5는 2개의 트랜지스터를 형성한 후의 도 4의 기판에 대한 단면도, 도 6은 강자성체 캐패시터를 절연층위에 형성한 후에 도 5의 기판에 단면도, 도 7은 본 발명의 일실시예에 따라 거의 완성된 FENVM 셀을 형성한 후의 도 6의 기판의 일부에 대한 단면도, 도 8은 본 발명의 다른 일실시예에 따른 FENVM 셀을 포함하는 반도체 기판의 일부에 대한 단면도, 도 9는 도핑이 이루어진 후의 도 3의 기판 일부에 대한 단면도, 도 10은 4개의 트랜지스터을 형성한 후의 도 9의 기판에 대한 단면도, 도 11은 전도성 부재를 소스/드레인 영역위에 형성한 후의 도 10의 기판에 대한 단면도, 도 12는 절연층과 접촉 플러그를 형성한 후의 도 11의 기판에 대한 단면도, 도 13은 강자성체 캐패시터를 형성하는 후의 도 2의 기판에 대한 단면도, 도 14는 제1 레벨의 상호접속을 형성한 후의 도 13의 기판에 대한 단면도, 도 15는 본 발명의 일실시예에 따라 거의 완성된 장치를 형성한 후의 도 14의 기판에 대한 단면도, 도 16은 본 발명의 다른 일실시예에 따라 거의 완성된 장치의 일부에 대한 단면도.

Claims (4)

  1. 강자성체 비휘발성 메모리 셀(90)에 있어서, 반도체 기초 재료(30); 상기 반도체 기초 재료(30)위에 놓인 제1 절연층(32); 상기 제1 절연층(32)위에 놓이며 제1 전도성을 갖는 제1 액티브 영역(44); 상기 제1 절연층(32)위에 놓이며 상기 제1 전도성과 반대인 제2 전도성을 갖는 제2 액티브 영역(46); 제1 소스/드레인 영역(55)과제2 소스/드레인 영역(54); 상기 제1 및 제2 소스/드레인 영역(55,54)은 제1액티브 영역(44)내에 있으며 또한 서로 공간적으도 떨어져 있으며, 상기 제1 및 제2소스/드레인 영역(55,54)은 제2 전도성을 가지며, 제3 소스/드레인 영역(56)과 제4소스/드레인 영역(57); 상기 제3 및 제4 소스/드레인 영역(56,57)은 제2 액티브 영역(46)내에 있으며 또한 서로 공간적으로 떨어져 있으며, 상기 제3 및 제4 소스/드레인 영역(56,57)은 제1 전도성을 가지며, 제1 및 제2 액티브 영역(44,46)위에 각각 놓이는 제1 게이트 전극(52); 제2게이트 전극(52); 상기 제1 및 제2 액티브 영역(44,46)과 제1 및 제2 게이트 전극(52)위에 놓이는 제2 절연층(61); 상기 제2 절연층(61)위에 놓이며 제1 캐패시터 전극(92)과 제2 캐패시터 전극(923)을 가지며, 상기 제1 및 제2 캐패시터 전극(921,923)중하나는 제1 및 제3 소스/드레인 영역(55,56)에 전기적으로 접속되는 제1 강자성체 캐패시터(92);를 포함하는 것을 특징으로 하는 강자성체 비휘발성 메모리 셀.
  2. 강자성체 비휘발성 메모리 셀(302)에 있어서, 반도체 기초 재료(30); 상기 반도체 기초 재료(30)위에 놓인 제1 절연층(32); 상기 제1 절연층(32)위에 놓이며 제1 전도성을 갖는 제1 액티브 영역(118); 상기 제1 절연층(32)위에 놓이며 상기 제1 전도성과 반대인 제2 전도성을 갖는 제2 액티브 영역(120); 상기 제1 절연층(32)위에 놓이며 제1 전도성을 갖는 제3 액티브 영역(118); 상기 제1 절연층(32)위에 놓이며 제2 전도성을 갖는 제4 액티브 영역(120); 제1 소스/드레인 영역(136)과 제2 소스/드레인 영역(134); 상기 제1 및 제2 소스/드레인 영역(136,134)은 제1 액티브 영역(118)내에 있으며 또한 서로 공간적으로 떨어져 있으며 상기 제1 및 제2 소스/드레인 영역(136,134)은 제2 전도성을 가지며, 제3 소스/드레인 영역(142)과 제4소스/드레인 영역(144); 상기 제3 및 제4 소스/드레인 영역(142,144)은 제2 액티브 영역내에 있으며 또한 서로 공간적으로 떨어져 있으며, 상기 제3 및 제4 소스/드레인 영역(142,144)은 제1 전도성을 가지며, 제5 소스/드레인 영역(136)과 제6소스/드레인 영역(134); 상기 제5 및 제6 소스/드레인 영역(136,134)은 제3 액티브 영역내(118)에 있으며 또한 서로 공간적으로 떨어져 위치하며, 상기 제5 및 제6 소스/드레인 영역(136,134)은 제2 전도성을 가지며, 제7 소스/드레인 영역(142)과 제8소스/드레인 영역(144); 상기 제7 및 제8 소스/드레인 영역(142,144)은 제4 액티브 영역(120)내에있으며 또한 서로 공간적으로 떨어져 위치하며, 상기 제7 및 제8 소스/드레인 영역(142, 144)은 제1 전도성을가지며, 상기 제1, 제2, 제3, 제4 액티브 영역(118,120)위에 각각 놓이는 제1게이트 전극(52), 제2 게이트 전극(52), 제3 게이트 전극(52) 제4 게이트 전극(52); 상기 제1,제2,제3,제4 액티브 영역(118,120)과 상기 제1,제2,제3,제4 게이트 전극(52)위에 놓이는 제2 절연층 (61): 상기 제2 절연층(61)위에 놓이며 제1 캐패시터 전극(921)과 제2 캐패시터 전극(923)을 가지며, 상기 제1 및 제2 캐패시터 전극(921,923)중 하나는 제1 및 제3 소스/드레인 영역(136,142)에 전기적으로 접속되는 제1 강자성체 캐패시터(156);상기 제2 절연층(61)위에 놓이며 제3 캐패시터 전극(921)과 제4 캐패시터 전극(923)을 가지며, 상기 제3 및 제4 캐패시터 전극(921,923)중 하나의 제5 및 제7 소스/드레인 영역(136,142)에 전기적으로 접속되는 제2 강자성체 캐패시터(156);를 포함하는 것을 특징으로 하는 강자성체 비휘발성 메모리 셀.
  3. 강자성체 비휘발성 메모리 셀(80) 형성 방법에 있어서, 반도체 기초 재료 (30); 상기 반도체 기초 재료(30)위에 놓인 제1 절연층(32); 상기 제1 절연층(32)위에 놓이며 제1 전도성을 갖는 제1 액티브 영역(44); 상기 제1 절연층(32)위에 놓이며 상기 제1 전도성과 반대인 제2 전도성을 갖는 제2 액티브 영역(46)을 구비하는 기판을 제공하는 단계; 제1 게이트 전극(52)과 제2 게이트 전극(52)을 형성하는 단계; 상기 제1 및 제2 게이트 전극들(52)은 상기 제1 및 제2 액티브 영역(44,46)위에 각각 놓이며, 상기 제1 액티브 영역(44)내에 제1 소스/드레인 영역(55)과 제2 소스/드레인 영역(54을 형성하는 단계; 상기 제1 및 제2 소스/드레인 영역(55,54)은 서로 공간적으로 떨어져 있으며,상기 제1 및 제2 소스/드레인 영역(55,54)은 제2 전도성을 가지며,상기 제2 액티브 영역(46)내에 제3 소스/드레인 영역(56)과 제4소스/드레인 영역(57)을 형성하는 단계;상기 제3 및 제4 소스/드레인 영역 (56,57)은 서로 공간적으로 떨어져 있으며, 상기 제3 및 제4 소스/드레인 영역 (56,57)은 제1 전도성을 가지며, 상기 제1 및 제2 엑티브 영역(44,46)과 제1및 제2 게이트 전극(52)위에 놓이는 제2 절연층(61)을 형성하는 단계; 상기 제2 절연층(61)위에 놓이며 제1 캐패시터 전극(92)과 제1 캐패시터 전극(923)을 가지며, 상기 제1 및 제2 캐패시터 전극 중하나는 제1 및 제3 소스/드레인 영역(55,56)에 전기적으로 접속되는 제1 강자성체 캐패시터(92)를 형성하는 단계;를 포함하는 것을 특징으로 하는 강자성체 비휘발성 메모리 셀 형성방법.
  4. 강자성체 비휘발성 메모리 셀(302) 형성 방법에 있어서, 반도체 기초 재료 (30); 상기 반도체 기초 재료(30)위에 놓인 제1 절연층(32); 상기 제1 절연층(32)위에 놓이며 제1 전도성을 갖는 제1 액티브 영역(118);상기 제1 절연층(32)위에 놓이며 제1 전도성과 반대인 제2 전도성을 갖는 제2 액티브 영역(120), 상기 제1 절연층(32)위에 놓이며 제1 전도성을 갖는 제3 액티브 영역(118); 상기 제1 절연층(32)위에 놓이며 제2 전도성을 갖는 제4 액티브 영역(120),을 구비하는 기판을 제공하는 단계;상기 제1,제2,제3,제4 액티브 영역(118,120)위에 제1게이트 전극(52), 제2 게이트 전극(52), 제3 게이트 전극(52) 제4 게이트 전극(52)을 각각 형성하는 단계; 제1 소스/드레인 영역(136)과 제2 소스/드레인 영역(134),제3 소스/드레인 영역(136), 제4소스/드레인 영역(134)을 형성하는 단계; 상기 제1 및 제2 소스/드레인 영역(136,134)은 제1 액티브 영역(118)내에 있으며 또한 서로 공간적으로 떨어져 있으며, 상기 제3 및 제4 소스/드레인 영역(136,134)은 제3 액티브 영역(136)내에 있으며 또한 서로 공간적으로 떨어져 있으며, 상기 제1,제2,제3,제4 소스/드레인 영역(136,134)은 제2 전도성을 가지며, 제5 소스/드레인 영역 (142), 제6 소스/드레인 영역(144), 제7 소스/드레인 영역(142), 제8 소스/드레인 영역(144)을 형성하는 단계; 상기 제5 및 제6 소스/드레인 영역(142,144)은 제2 액티브 영역(120)내에 있으며 또한 서로 공간적으로 떨어져 있으며, 상기 제7 및 제8 소스/드레인 영역 (142,144)은 제4 액티브 영역(120)내에 있으며 또한 서로 공간적으로 떨어져 있으며, 상기 제5, 제6, 제7, 제8 소스/드레인 영역(142, 144)은 제1 정도성을가지며, 상기 제1, 제2, 제3, 제4 소스/드레인 영역(118,120)과 상기 제1,제2,제3,제4 게이트 전극 (52)위에 제2 절연층(61)을 형성하는 단계; 상기 제2 절연층(61)위에 제1 강자성체 캐패시터(156)과 제2 강자성체 캐패시터(156)을 형성하는 단계로서, 상기 제1 강자성체 캐패시터(156)는 제1 캐패시터 전극 (921)과 제2 캐패시터 전극 (923)을 가지며,상기 제1 및 제2 캐패시터(921,923)중 하나는 제1 및 제4 소스/드레인 영역(136,142)에 전기적으로 접속되며; 상기 제2 강자성체 캐패시터(156)는 제3 캐패시터 전극(921)과 제4 캐패시터 전극 (923)을 가지며 상기 제3 및 제4 캐패시터 전극(921,923)중 하나는 제3 및 제7 소스/드레인 영역(136,142)에 전기적으로 접속되는, 상기 제1 및 제2 강자성체 캐패시터(156)를 형성하는 단계; 를 포함하는 것을 특징으로 하는 강자성체 비휘발성 메모리 셀 형성 방법.
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