JPS5949710B2 - 集積回路のコンデンサ - Google Patents

集積回路のコンデンサ

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JPS5949710B2
JPS5949710B2 JP47097927A JP9792772A JPS5949710B2 JP S5949710 B2 JPS5949710 B2 JP S5949710B2 JP 47097927 A JP47097927 A JP 47097927A JP 9792772 A JP9792772 A JP 9792772A JP S5949710 B2 JPS5949710 B2 JP S5949710B2
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Description

【発明の詳細な説明】 この発明は、半導体基板表面に作られた絶縁層を誘電層
としてはさむ二つの電極によつて形成されたメモリコン
デンサと一つのトランジスタから成る１トランジスタメ
モリセルから構成される半導体メモリに関する。
半導体材料の所定の区域をドーピングにより少くとも表
面において良導電性とし、この半導体材料の表面に電気
絶縁層とその土に導電層を設けることにより集積回路中
にコンデンサを作ることは公知である。
このコンデンサの電極は半導体材料内の導電性区域と導
電層とであり、絶縁層がこれらの電極の間の誘電層とな
る。このようなコンデンサが１トランジスタ記憶素子の
構成に使用されることは既に発表されている。１トラン
ジスタメモリセルを使用する半導体メモリにおいてメモ
リコンデンサの一方の電極を同じメモリセルのトランジ
スタの一つの領域に結んでこの領域をその電気接続部と
して使用することは例えば米国特許第３３８７２８６号
明細書に記載されている。
この構造によりメモリセルのメモリコンデンサとトラン
ジスタを近接して配置しメモリセルの所要面積を小さに
することができるが、上記の公知構造の場合メモリコン
デンサの二つの電極の形成にはそれぞれ別のマスクが必
要でありこれらのマスクの位置合せに避けることのでき
ない誤差分がメモリコンデンサの無効面積となり、それ
だけメモリセルの集積密度の低下を招く。この発明は１
トランジスタメモリセルのメモリコンデンサとして半導
体表面の占有面積が極めて小さく、メモリセルの高密度
集積を可能にするメモリコンデンサを提供することであ
る。この目的は半導体表面の絶縁層上に設けられた電極
とこの電極に電圧を印加することによつてその下にある
半導体表面部分にこの電極に対向してその拡がりに対応
する拡がりをもつて形成される反転層とをメモリコンデ
ンサの両電極とし、絶縁層上の電極はその境界が半導体
内のメモリトランジスタの一つのドープ領域の境界と少
くとも部分的に重なり合う位置に置くことによつて達成
される。メモリコンデンサの電極の大きさはメモリコン
デンサに要求される電気容量に関係して定められるがそ
の位置は自由に選定できる。
絶縁層上の電極とメモリセルトランジスタのドープ領域
との間の関係位置を、この電極に電圧を印加して半導体
体内に形成させた反転層が一方のドープ領域に電気接触
するように選んでおけば半導体表面上で電極とドープ領
域との間に無効面積が生ずることなくメモリセルの占有
面積を最小にすることができる。半導体境界に形成され
た反転層を一方の電極とするＭＯＳ型コンデンサ自体は
公知であるが、この種のコンデンサを１トランジスタメ
モリセルのメモリコンデンサとして使用することにより
１トランジスタメモリセルの占有面積を極度に縮小する
ことができるという考えはこれ迄提案されたことはない
。
第１図と第２図にこの発明の記憶装置を構成するメモリ
セルのメモリコンデンサの基本的構造を示す。
第１図において例えばｎ型の半導体基板は２で示されて
いる。基板２の代りにｎ型あるいはｐ型のエピタキシヤ
ル成長層を持つ基板を使用することができる。基板表面
の一部には電気絶縁材料の層４があり、この層の一部分
５はその他の部分６よりも相当薄くなつている。層４の
表面には主として薄い部分５の上に導電層７がある。こ
の導電層はよく知られているようにコンデンサの一方の
電極として作用するもので電気接続部８を持つ。９は半
導体材料のドーブされた領域であり、その導電型は適当
なドーピングにより基板２の導電型に対して逆型になつ
ている。
領域９の表面の一部には導電層１０が電気接続部１１と
共に設けられている。基板２の導電型に対応して適当な
向きの電圧を接続部８と基板の接続部１２の間に加える
とき絶縁層部分５内の電界が充分な大きさとなると部分
５の下で半導体材料の表面部分に反転層が形成される。
この反転層は破線１４で表わされている。この層は絶縁
層電界に基いて基板２内の少数キヤリヤと同じ符号のキ
ヤリヤが主として存在する半導体表面層である。従つて
反転層１４の導電型は領域９の導電型と一致する。これ
により領域９がこの発明により絶縁層部分５の下で導電
層７まで延びているとき９と１４の間に電気結合が作ら
れる。従つて領域９は同時に層１４の接続端子となる。
この場合メモリコンデンサは絶縁層部分５を誘電体とす
る容量の外反転層１４とこの層に対して逆導電型の基板
２の間の接合容量を含む。
接続部１２と８が上記の電源を通して結合されていると
これらの両容量は電気的に並列である。
これに対応してこの発明によるコンデンサは電気的には
接続部１１と接続部８および１２を合せたものの間にあ
る。絶縁層４の部分６と５の間の境界が反転層１４の拡
がりを限定する。
部分６では絶縁層が厚くてその電界は反転層の形成に必
要な高い値に達しない。第２図において２１は第１図の
２にほぼ対応する基板である。
その他の第１図と対応する部分には同じ符号がつけてあ
る。基板２１の表面の所定区域に電気絶縁材料の薄い層
２５がある。この層は第１図の絶縁層部分５に対応しそ
の上に導電層２８がある。この導電層はメモリコンデン
サの一方の電極である。基板２１にはドーブされた領域
９の外に別のドーブ領域２２が例えば拡散によつて作ら
れその優勢導電型は基板に対して逆である。領域２２は
少くとも導電層２８の境界の下にまで達している。領域
２２は領域９と共に導電層２８の面全体を環状に取囲む
のが有利である。区域２２は導電層２８の境界の下で絶
縁層２５内に高い電界の形成を避けるためのものである
。この高い電界は逆電流を大きくする。領域２２の導電
層２８から見て外側の境界を電気絶縁層２３で覆い、半
導体表面に電荷が集つて別の反転層が半導体内に形成さ
れることがないようにするのが有利である。第３図はこ
の発明による半導体メモリを構成する１トランジスタメ
モリセルの一つの実施例を示す。
３１は基板であつて、第１図、第２図の２，２１に対応
する。
第３図の実施例に使用されるコンデンサは第２図に示し
た構造のものであつて対応部分には第２図と同じ符号が
つけてある。第２図の構造と異り領域９上の電極層１０
は接続部１１と共に省略することができる。この領域９
はこの場合も反転層１４への接触を形成すると同時に第
３図に示すようにその右側にあるトランジスタ３２の一
部を構成している。３２は電界効果トランジスタとする
のが有利であり、３３はゲート絶縁層、３４はゲート電
極である。
３５は基板３１に作られた別のドープ領域である。
領域９と３５はトランジスタ３２のドレンとソースにな
る。領域３５上には接続部３８を持つ導電層３７がある
。３９はトランジスタ３２のゲート電極の接続部であり
、１２は基板の接続部である。
記憶マトリツクスのメモリセルとして使用する場合には
第３図に示した接続部３８をデイジツト線に、接続部３
９をアドレス線に接続し接続部１２は８と共に所定の電
位に接続する。
接続部８と１２の間には反転層１４の形成に必要な高い
電圧を適当な極性で印加する。第４図はこの発明による
記憶マトリツクスの有利な設計例の平面図である。
この設計によれば記憶素子の特に高い集積度が得られる
と共に、この発明によるコンデンサの使用と併せて全体
として必要面積が極めて小さくなる。これはコンデンサ
自体が既に最小の面積を要求しているものとなつている
からである。第５図は第４図の構造をＡ−Ａ’線に沿つ
て切断した断面を示す。
５１は基板でありその上に絶縁層５２が全面的に設けら
れている。
第２の絶縁層５３の上にアドレス線６０がある。第４図
と第５図において１トランジスタメモリセルの各部分で
第３図の各部分と少くとも機能的に対応するものは第３
図と同じ符号で示してある。図を見易＜するため第４図
、第５図には各部分の間隔を実際よりも大きく示してあ
る。第５図に示すように層５３だけによつて覆われた部
分２８，３４は第４図に長破線で示し、層５２によつて
も覆われている部分９，３５，１３５は短破線で示す。
第３図の実施例に設けられている領域２２は図を見易く
するため省略した。第４図に示すように１トランジスタ
メモリセルは原理的に一つのマトリツクスの行と列に配
置され、導電層２８で表わされているメモリコンデンサ
は一列につなぎ並べて配置されている。
一つの列の導電層２８の間は導電結合１２８によつて結
合されている。マトリツクスの総ての導電層２８は接続
線８で互に結合されているがこれは図に示されていない
。導電層２８で代表されているこのメモリコンデンサは
第４図に示すように各列で一つ置きに列の右側のデイジ
ツト線１３５あるいは列の左側のデイジツト線１１３５
に電気的に結合されている。これらの結合はそれぞれ一
つのトランジスタ１３２を通して形成される。デイジツ
ト線１３５，１１３５は基板の一部を帯状にドーブして
作つた導電路である。第３図に示した領域３５は第４図
に示すようにデイジツト線１３５と１１３５の分岐点で
ある。トランジスタ１３２は領域３５、領域９、絶縁層
５２、これらの領域間にある部分および絶縁層５２上の
導電層３４から成る。導電層３４はゲート電極として作
用するもので第４図の構造では細長い帯状である。ゲー
ト電極層３４はそれぞれ一つのアドレス線６０に結合さ
れている。
一つのトランジスタのゲート電極はその一側にある導電
層２８の列中でこのゲート電極に対応する導電層の隣に
ある導電層の上を通るアドレス線６０に接続されている
。第４図の構造ではアドレス線は水平に並ぶ導電層２８
の上を通過し、その隣りに水平に並ぶ導電層に対するト
ランジスタのゲート電極に結合されている。このように
ゲート電極とアドレス線との間 ．の結合をずらして置
くことによりゲート電極とアドレス線の間の結合個所が
それぞれのトランジスタの機能に悪い影響を及ぼさない
ようにすることができる。ゲート電極３４とアドレス線
６０の結合は第５図に示すようにこの結合個所で絶縁層
５３にゲート電極に達する孔を設け、公知の方法によつ
て作ることができる。全体の一部を示した第４図と第５
図は各部分の相対的配置に関して設計の正確な像を表わ
しているものであるから、設計者はこの図面から設計の
その他の詳細は容易に引き出すことができる。
但し各部分間の間隔は拡大して示してある。又前にも述
べたように第２図に示してある領域２２は図面を見易く
するため除いてある。個々の部分自体の形状例えば導電
層３４、分岐領域３５および領域９の形状は第４図につ
いて説明した各部分の空間配置原理から外れない限り第
４図に示した形状と異なつていてもよい。
【図面の簡単な説明】
第１図と第２図はこの発明による半導体メモリに使用さ
れるメモリコンデンサの基本的構成を示す断面図、第３
図はこの発明による半導体メモリを構成する１トランジ
スタメモリセルの一つの実施例の断面図、第４図は第３
図のメモリセルを使用する記憶マトリツクスの平面図、
第５図は第４図のＡ−Ａ′線に沿う断面図であつて、３
１は基板、２５は誘電層、２８は電極層、９はドープ領
域、１４はメモリコンデンサの電極となる反転層である
。

Claims (1)

    【特許請求の範囲】
  1. １ 絶縁層上に設けられた電極に充分高い電圧が印加さ
    れ、それによつてこの電極の下にある半導体表面部分に
    この電極に対向しその拡がりに対応する拡がりをもつて
    形成される反転層が半導体内部の電極となり、絶縁層上
    の電極は半導体内のメモリトランジスタを構成するドー
    プ領域の一つと境界の少くとも一部が互に重り合う位置
    に設けられていることを特徴とする半導体表面の絶縁層
    をはさんで一方はこの絶縁層上にあり他方は半導体内部
    にあつて互に対向する二つの電極がメモリコンデンサを
    構成し、その半導体内部にある電極がメモリセルのトラ
    ンジスタのソースおよびドレンとなる二つのドープ領域
    の一方に電気的に結合されている１トランジスタ・メモ
    リセルから構成される半導体メモリ。
JP47097927A 1971-09-30 1972-09-29 集積回路のコンデンサ Expired JPS5949710B2 (ja)

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FR (1) FR2154620B1 (ja)
GB (1) GB1411795A (ja)
IT (1) IT968422B (ja)
LU (1) LU66190A1 (ja)
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