DE2736715C2 - Speichervorrichtung mit wahlfreiem Zugriff - Google Patents

Speichervorrichtung mit wahlfreiem Zugriff

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Description

Die Erfindung betrifft eine Speichervorrichtung mit wahlfreiem Zugriff gemäß dem Oberbegriff des Patentanspruchs 1.
Eine derartige Speichervorrichtung ist aus der DE-OS 2148 948 bekannt. Hierbei wird Information in flüchtiger Form in einem Kondensator gespeichert, wobei der Zugriff zu dem Kondensator über einen Feldeffekttransistor erfolgt, der auf dem Substrat angeordnet ist. Die bekannte Vorrichtung hat den Nachteil, daß die in dem Kondensator gespeicherie Information flüchtig gespeichert ist und beim Ausfall der Stromversorgung verlorengeht.
In dem Aufsatz D. Frohman-Bentchkowski in »Proccedings of the IEEE«, August 1970, Seiten 1207 bis 1219. werden MNOS-Transistoren diskutiert, die Transistoren mit veränderbarer Schwellwertspannung sind, d. h. es sind Feldeffekttransistoren, bei denen die Schwcllwertspannung geändert werden kann. Die Schwellwertspannung ist die Spannung, die an die Gate-Elektrode angelegt werden muß, um den sich von dem Source-Bereich zum Drain-Bereich erstreckenden Kanalbcrcich vom nichtleitenden in den leitenden Zustand zu schalten. Die in dem Aufsatz diskutierten MNOS-
b0 Transistoren sind Feldeffekttransistoren, bei denen ein Halbleitersubstrat von einer Meiall-Gate-Elcktrode getrennt durch eine Isolatorschicht angeordnet sind, die aus einer verhältnismäßig dünnen Siliziumoxidschicht und einer verhältnismäßig dicken Siliziumnitridschicht
br> besteht. Ein MNOS-Transistor kann Ladung für eine längere Zeit (Monate oder |ahrc) an dem Übergang zwischen der Siliziumoxidschicht und der Siliziumnitridschicht speichern, wobei eine derartige Ladung die
Schweilwertspannung des Transistors bestimmt. Fig. 21 des Aufsatzes zeigt eine Speicheranordnung, bei der MNOS-Transistoren in Zeilen und Spalten angeordnet sind. Daten werden in den Transistoren durch selektives Steuern ihrer SchwelIwert-(Einschalt-)Spannungen gespeichert Diese Speicheranordnung hat den Nachteil, daß ihre Betriebskennwerte einer Verschlechterung unterliegen, da die Schwellwertspannungen sich mit steigender Anzahl von Arbeitszyklen der Vorrichtungen ändern, d. h. es erfolgt eine Verschlechterung in der Diskriminationsfähigkeit nach wiederholten Lese-/Schreibzyklen.
Aus der DE-OS 23 51 554 ist ferner eine Speicherzelle bekannt, die einen Lesetransistor mit fester Schwellwertspannung einen Speicher transistor mit fester Schwellwertspannung, einen etwa durch die- Gate-Elektroden-zu-Substrat-Kapazität dargestellten Speicherkondensator und einen Schreibtransistor mit veränderbarer Schwellwertspannung aufweist. Bei einem Ausfall der Stromversorgung wird der Schwellenwertpegel des Transistors mit veränderbarer Schwellwertspannung auf einen Wert eingestellt, der abhängi, vom Ladungsspeicherzustand des Kondensators, wodurch Jer flüchtige kapazitive Ladungszustand in nichtflüchtiger Form als der Schwellenwert des Transistors mit veränderbarer Schwellwertspannung gespeichert wird. Die bekannte Zelle besitzt den Nachteil, daß der Transistor mit veränderbarer Schweilwertspannung auch bei Schreibvorgängen mit flüchtiger Speicherung verwendet wird, was zu einer Verschlechterung der Kennwerte des Transistor mit nichtflüchtiger Speicherung führt. Bei einer anderen aus der DE-OS 23 32 643 bekannten Speicherzelle ist ein Schreibtransistor mit fester Schwellwer'.5pannung, einen Lesetransistor mit veränderbarer Schweilwertspannung und ein Speichertransistor mit fester Schweilwertspannung zur kapazitiven Speicherung einer Ladung an seiner Gate-Elektrode vorgesehen. Auch bei dieser Speicherzelle wird bei Ausfall der Stromversorgung der Schweliwertpegel des Transistors mit veränderbarer Schweilwertspannung auf einen Wert eingestellt, der abhängt von dem Ladungsspeicherzustand des Speichertransistors, wodurch der flüchtige kapazitive Ladungszustand in nichtflüchtiger Form als der Schwellenwert des Transistors mit veränderbarer Schweilwertspannung gespeichert wird. Diese bekannte Zelle hat den Nachteil, daß der Transistor mit veränderbarer Schweilwertspannung bei Leseoperationen im Zusammenhang mit flüchtiger Speicherung verwendet wird, was ebenfalls zu einer Verschlechterung der Kennwerte des Transistors für die nichtflüchtige Speicherung führen kann.
Der Erfindung liegt die Aufgabe zugrunde, eine Speichervorrichtung mit wahlfreiem Zugriff anzugeben, bei der der für die nichtflüchtige Speicherung dienende Teil der Speichervorrichtung vollständig unbeeinflußt von den üblichen Lese-/Schreiboperationen bei flüchtiger Speicherung bleibt.
Diese Aufgabe wird erfindungsgemäß gelöst durch eine Speichervorrichtung mit den Merkmalen des Kennzeichens des Patentanspruchs 1.
Da bei der erfindungsgemäßen Speichervorrichtung ein einziger durchgehender Leitungskanal für die Kanaibereiche der ersten MOS-transistorartigen Vorrichtung, des Kondensators, der zweiten MOS-transistorartigen Vorrichtung mit veränderbarer Schwellwcrtspannung und der dritten MOS-lrunsistorartigen Vorrich tung vorgesehen ist, eniibt sich eine Trennung der Speichcr/Rückspcicher-Vorgänge für nichtflüchtige Speicherung von den Lese-ZSchreib-Vorgängen der flüchtigen Speicherung.
Ein weiterer Vorteil der erfindungsgemäßen SpRichervorrichtung liegt darin, daß die ursprüngliche Binärinformation in den Kondensator entweder in invertierter oder nichtinvertierter Form zurückgespeichert werden kann, wodurch sich ein hoher Grad an Arbeitsflexibilität ergibt. Die erfindungsgemäße Speichervorrichtung ist besonders geeignet für eine im wahlfreien
ίο Zugriff arbeitende Anordnung von in Zeilen und Spalten angeordneten Speicherzellen mit der Möglichkeit einer nichtflüchtigen Speicherung von in jeder Speichervorrichtung der Anordnung flüchtig gespeicherten Daten ohne eigene Abtastung aufeinanderfolgender
is Zeilen.
Ausführungsbeispiele der erfindungsgemäßen Speichervorrichtung werden nachstehend unter Bezugnahme auf die Zeichnungen näher beschrieben. In diesen zeigt
F i g. 1 eine schematische Darstellung eines Ausführungsbeispiels einer erfindungsgerr-Oen Speichervorrichtung,
F i g. 2 eine schematische Darstellung eines anderen Ausführungsbeispiels der erfindungsgemäßen Speichervorrichtung, nachstehend auch als RAM-Zelle bezeichnet,
F i g. 3 eine schematische Darstellung einer typischen Anordnung der erfindungsgemäßen RAM-Zellen nach Art einer aus Zeilen und Spalten bestehenden Matrix;
Fig.4 eine teilweise schematische Querschnittsansicht einer P-Kanal-Ausführungsform der in F i g. 2 dargestellten RAM-Zelle;
F i g. 5 eine teilweise schematische Draufsicht auf die in F i g. 4 dargestellte P-Kanal-RAM-Zelle;
F i g. 6 Spannungssignalformen, wie sie während eines normalen flüchtigen Schreibvorgangs in die in Fig. 4 gezeigte P-Kanal-Zelle auftreten;
F i g. 7 Spannungssignalformen wie sie während einer nichtflüchtigen Speichcroperation in der In Fif..4 gezeigten P-Kanal-RAM-Zelle auftreten;
F i g. 8 Spannungssignalformen, wie sie während einer in ,ertierten Rückspeicheroperalion in der in F i g. 4 gezeigten P-Kanal-RAM-Zelle auftreten; und
F i g. 9 Spannungssignalformcn, wie sie während einer nichtinvertierten Rückspeicheroperation in der in F i g. 4 gezeigten P-Kanal-RAM-Zelle auftreten.
In Fig. 1 ist ein Ausführungsbeispiel einer erfindungsgemäßen RAM-Zelle 10 schematisch dargestellt, welche eindiffundierte Bereiche 14 und 16 aufweist. In
so diesem Ausführungsbeispiel sind Diffusions-Bereiche 14 bzw. 16 mit einem mit »B« bezeichneten Bit-Leiter 36 verbunden, während ein mit »W« bezeichneter Wort-Leiter 28 direkt mit der Gate-Elektrode 18.1 eines in f.ine" dynamischen RAM-Zelle für den Zugriff erforderliehen adressierbaren Feldeffekt-Transistor 18 verbunden ist. Neben dciVi adressierbaren Transistor 18 ist der flüchtig Daten speichernde Kondensator 20 (dieser ist aufbaumäßig ein Feldeffekt-Transistor) mit einer Elektrode 20.1 angeordnet, welche mit einem mit;»C« j be·
zeichneten Leiter 30 verbunden ist. Die andere Elektrode des Kondensators 20 wird durch den Kanalbereich 12 des Halbleitersubstrats gebildet, auf welchem die Zelle 10 ausgebildet ist. Die aus dem adressierbaren Transistor 18 und dem Kondensator 20 bestehende Kombination entspricht einer typischen bekannten dynamischen RAM-Zelle.
Neben dem Kondensator 20 ist ein aufgrund änderbarer Schweilwertspannung nichtflüthtig speichernder
Feldeffekttransistor 24 angeordnet. Dieser Transistor 24 kann ein typischer MNOS-Feldeffekttransistor mit einer Speicheroxydschicht gleichmäßiger Dicke oder auch ein solcher mit Doppcl· oder Dreifach-Gate-Aufbau sein, wie dies in der DE-OS 21 59 192 beschrieben ist. Ein mit »M« bezeichneter Leiter 32 ist mit der Gate-Elektrode 24.1 zur Steuerung dieses Transistors 24 verbunden. Um die Eigenschaft des nichtflüchtigen Speichers des Feldeffekttransistors 24 zu veranschaulichen, ist dessen Gate-Elektrode 24.1 mit einem Pfeil versehen. Diese Eigenschaft des nichtfluchtigen Speichers, d. h. die Fähigkeit, einen bestimmten Speicherzustand auch in Abwesenheit der Betriebsspannung beizubehalten, ist in der obengenannten DE-PS 21 59 172 im einzelnen beschrieben, so daß sich an dieser Stelle eine weitere diesbezügliche Erläuterung erübrigt.
Neben dem nichtflüchtig speichernden Transistor 24 ist ein Übertragungstransistor 26 angeordnet, dessen Gate-Elektrode 26.1 mit einer mit »T« bezeichneten Leitung 34 verbunden ist.
In Fig.2 ist ein anderes Ausfuhrungsbeispiel der crfindungsgemäBen dynamischen RAM-Zelle 50 dargestellt, welche zusätzlich zu dem in F i g. 1 gezeigten Bit-Leiter 36 einen mit »R« bezeichneten Rückspeicherleiter 38 besitzt. Bei diesem Ausführungsbeispiel sind die Funktionen des Bit-Leiters 36 der Zelle IO in F i g. 1 auf den Bit-Leiter 36 und den Rückspeicherleiter 38 aufgeteilt. Bei der P-Kanal-MNOS-Ausführungsform 60 der in F i g. 5 gezeigten Zelle 50 ist der Aufbau der Zelle 60 identisch auch für die Zelle 10 gegeben, jedoch mit der Ausnahme, daß die Enden der Zelle 60 mit verschiedenen eindiffundierten P+ Leitern verbunden sind. In einer Speicheranordnung von Zellen 60-60 teilen sich benachbarte Zellen die eindiffundierten Leiter, so daß der eindiffundierte Leiter 14 sowohl als Bit-Leiter für die in Fi g. 5 gezeigte Zelle 60 als auch als Rückspeichcrleiter für die über der Zeile 60 liegende benachbarte Zeile dient, während der Leiter 16 den Rückspeicherleiter für die Zelle 60 und den Bit-Leiter für die unter der Zelle 60 liegende benachbarte Zelle bildet. Obwohl getrennte Leiter 14 und 16 die Bit- und Rückspeicherfunktion für eine bestimmte Zelle durchführen und obwohl in der vorliegenden Beschreibung und in den Signalformdiagrammen der Fig.8 und 9 die Leiter 14 und 16 zum besseren Verständnis als separate Bit- und Rückspeicherleiter dargestellt werden, ist es in Wirklichkeit so, daß jeder der Leiter 14 und 16 zu jedem gegebenen Zeitpunkt beide dieser Funktionen, jedoch für unterschiedliche Zellen 60, durchführen. Aufgrund dieser Einteilung der Bit- und Rückspeicherfunktion in der Zelle 60 liegen die Leiter 14 und 16 während der Speicherund Rückspeicheroperationen immer am gleichen Potential. Selbstverständlich ist es dem Fachmann auch möglich, solche Ausführungsformen zu entwickeln, in denen die Bit- und Rückspeicherleiter durch tatsächlich getrennte Leiter gebildet werden.
Die Zelle 50 und deren Ausführungsform 60 sind somit gegenüber der Zelle 10 vielseitiger anwendbar und insbesondere dann der zuletzt genannten Zelle vorzuziehen, wenn Speicheranordnungen mit hoher Speicherdichte erwünscht sind.
Wo dies zum Verständnis der Arbeitsweise der Zelle 10 erforderlich ist. ist bei den Leitern 14 und 36 sowie 16 und 38 auf ihre Funktion und/oder auf ihre Funktion und auf ihre Bezugszeichen Bezug genommen, statt nur das entsprechende Bezugszeichen zu verwenden, d. h. statt der Bezeichnungen Leiter 14 und 16 werden die Bezeichnungen »Bit-Leiter« oder »Bit-Leiter 14« bzw. »Rückspcicher-Lciter« oder »Riickspeichcr-Leilcr 16« verwendet. Ebenso werden die Leiter 28, 30, 32 und 34 /.um Anlegen einer Spannung an die Gate-Elektroden des adressierbaren Transistors 18, des flüchtig speichernden Kondensators 20, des nichtflüchtig speichernden oder Speichertransistor 24 bzw. des Übertragungstransistors 26 mit ihren jeweiligen Funktionen oder mit diese Funktionen kennzeichnenden Symbolen bezeichnet, z. B. »Wort-Leiter 28« oder »W-Leiter 28«. »Konto densator-Leiter 30« oder »C-Leiter 30«, »Speicher-Leiter 32« oder »M-Leiter 32« und »Übertragungs-l.citer 34« oder »T-Leitcr34«.
Anhand der Fig. 4 und 5 wird nunmehr eine P-Kanal-Ausführungsform 60 der in F i g. 2 dargestellten ZeI-Ie 50 beschrieben. Die Vorrichtung ist auf einem Substrat 11 mi! N-Lcitfähigkcitstyp ausgebildet und besitzt permanente eindiffundierte P+ Kanäle 46-46, um die während des Betriebes der verschiedenen Elemente gebildeten Teile des Kanals 12 miteinander zu verbinden.
Die Bit- und Rückspeicher-Leiter 14 bzw. 16 sind ebenfalls vom P-Leitfähigkeitstyp. Eine auf dem Substrat Il angeordnete dicke Schutzschicht 47 aus Feldoxyd bildet eine elektrische Isolation für das Substrat und die Elemente. Die Elemente 18, 20 und 26 besitzen jeweils einen solchen Aufbau der Gate-Isolationsschicht, weicher für die Funktion eines flüchtigen Transistors mit festem Schwellenwert (Schwellwcrtspannung) erforderlich ist: Oxidschichten 48, 49 und 51, mit einer Dicke von etwa 450 Angström, und eine Siliziumnitridschicht 52 mit einer Dicke von etwa 400 Angström. Unter Verwendung der Leiter 28, 30 und 34 und der Substratelektrode 50 können durch Herstellen eines Hotentialunterschiedes zwischen den Elektroden bzw.Gates 18,1,20,1 bzw.26.1 und dem Substrat die unter den Oxid-Nitrid-Gate-Isolationsschichten liegenden Kanalbereiche in den leitenden Zustand gebracht werden. Typischerweise bestehen die Elektroden oder Gates io.i, 20.1 und 26.1 aus einem guten Leiter, wie beispielsweise Aluminium.
Wie bereits erwähnt, verbinden die eindiffundierten P+ Bereiche 46-46 die während des Betriebes der verschiedenen Elemente gebildeten Teile des Leitungskanals 12 miteinander. Als Beispiel seien die mit dem Kondensator 20 und dem Speichertransistor 24 verbundenen Kanalteilc 61 und 62 genannt. Die eindiffundierten P+ Bereiche 46-46 sollen nicht als Source und Drain für die verschiedenen Elemente dienen sondern sind vielmehr zur Vervollständigung des Kanals 12 erforderlich, und dies wegen des zwischen benachbarten Gates oder Elektroden, wie beispielsweise den Gates 26.1 und 24.1
so oder des Gates 24.1 und der Elektrode 20.1 bestehenden Zwischenraumes. Die eindiffundierten Bereiche 46-46 können durch Verwendung von sich überlappenden, durch Isolation getrennten Gates oder Elektroden in Wegfall gebracht werden. Für diesen Fall ist die SNOS-Technik besonders geeignet.
Wie aus F i g. 4 ersichtlich, entspricht der Kondensator 20, was den Aufbau betrifft, den Transistoren 18,24 und 26 und könnte sehr wohl als ein Transistor oder ein Datenspeicherlransistor bezeichnet werden. Der Kondensator 20 und die Transistoren 18, 24 und 26 sind jedoch keine üblichen Feldeffekttransistoren oder MNOS-Feldeffekttransistoren mit drei Terminals (Source. Drain und Gate), denn keine Source- oder Drain-Anschlüsse finden dabei Verwendung. Wie aus der nachfolgend beschriebenen Arbeitsweise ersichtlich wird, finden dabei bei den Elementen 18, 20, 24 und 26 sowohl CCD (Ladungskopplungs)- als auch Transistor-Prinzipien Anwendung. Der Einfachheit der Bezeich-
nung halber wird auf die Elemente 20 und 18, 24 und 26 jedoch durchwegs als einen Kondensator und Transistoren Bezug genommen.
Der Spdche-transisior 24 ist als MNOS-Dreifachgaic-Slruktur dargestellt und besitzt einen dünnen Speichcroxidabschnitt 53 mil einer Dicke von ciwn 15 bis W) Angström, sowie seitliche Oxidabschnitte 54-54, welchr -;ine Dicke von etwa 450 Angström aufweisen können. Die Speicheroxidschicht 53, welche sehr dünn ist und eine niedrige Konzentration an Ladungsfangstellen besitzt, erlaubt eine Durchtunnelung vert Ladungen zu und von dem Substrat, während die Siliziumnitridschicht eine hohe Konzentration an Ladungsfangstellen besitzt. Beim Anlegen einer geeigneten Spannung über den M-Leitcr 32 an die Gate-Elektrode 24.1 (z. B. aus Aluminium) des Speichertransistors 24 arbeiten die Speichcroxidschicht 53 und die Siliziumnitridschicht 52 zusammen, um Ladungen zu speichern, die vom Subiirai Vr\n\mfnf\ Hip apnanntp Snpirh(»mxiHsrhirht 53 .#···■« .·~ *...« —.- σ. _, .... . .
durchtunnclt haben, und/oder geben Ladungen durch den gleichen Effekt an das Substrat frei, um den Wert der Schwellwertspannung Vt des Speichertransistors einzustellen. Die dicken Oxidabschnitte 54-54 verhindern einen Zener-Durchbruch des Transistors und wirken somit einer Entleerung entgegen.
Die Schwellenspannung bleibt unabhängig von der Abschaltung der Spannung für einen beliebig langen Zeitraum erhalten. Diese Eigenschaft ist die Grundlage für den Begriff der »Nicht-Flüchtigkeit«. Durch entsprechende Wahl der Vorspannungen kann der Transistor ai'. unterschiedliche Schwellenspannungen eingestellt werden, weiche unterschiedliche binäre Zustände darstellen und somit eine Datenspeicherung ermöglichen. Die RAM-Zelle 50 verwendet diese Eigenschaft in der weiter unten beschriebenen Weise, um eine nichtflüchtige Datenspeicherung in dem flüchtigen RAM-Teil der Zelle zu ermöglichen. Zur Vereinfachung der folgenden Beschreibung der Funktionsweise der nichtflüchtigen dynamischen RAM-Zelle 60 seien folgende Definitionen festgelegt: Ist davon die Rede, daß eine Leitung oder ein Element an niedriges Potential gelegt wird, dann bedeutet dies, daß diese Leitung bzw. das Element an Masse bzw. Erdpotential (0 Volt) gelegt wird. Ist dagegen davon die Rede, daß ein Leiter oder ein Element an hohes Potential gelegt wird, dann bedeutet dies, daß dieser Leiter bzw. dieses Element auf einem hohen negativen Potential, nämlich — falls nichts anderes gesagt ist — auf —12 Volt, gehalten bzw. gelegt wird.
Flüchtige Betriebsweise
50
Anhand der F i g. 6 sei nunmehr das Einschreiben einer binären »0«, beispielsweise dargestellt durch eine Spannung von 0 Volt, in den Kondensator 20 während einer normalen flüchtigen Betriebsweise der Zelle 60 beschrieben. Hierzu wird das Gate 18.1 des adressierbaren Transistors 18 mittels des Wort-Leiters 28 an hohes Potential, der Bit-Leiter 14 über den Leiter 36 auf niedriges Potential und die Elektrode 20.1 des Kondensators 20 über den Leiter 30 an hohes Potential gelegt. Das fco Gate 24.1 des Speichertransistors 24 und das Gate 26.1 des Übertragungstransistors 26 werden an niedriges Potential gelegt bzw. gehalten. Da der adressierbare Transistor 18 durch Anlegen des hohen Potentials an seine Gate-Elektrode 18.1 in den leitenden Zustand gebracht wird, gelangt das Potential Φι-des Kanalbereichs Sl des Kondensators 20 auf das gleiche Potential von 0 Volt wie der Bit-Leiter 14, wodurch der Kondensator geladen oder polarisiert wird. Der geladene oder polarisierte Zustand wird willkürlich als »O«-Zustand festgelegt. Es sei darauf hingewiesen, daß zu diesem Zeilpunkt der adressierbare Transistor 18 und der Kondensator 20 zusammen als flüchtige dynamische RAM-Zelle wirken.
Ist es erwünscht, den adressierburen Transistor 18 in den binüren I- oder »L«-Zustand zu schreiben, wozu hier die Spannung von -12VoIt gewählt wird, dann wird der Wort-Leiter 28 und der Kondensatorleiter 30 und nunmehr auch der Bit-Leiter 36 an hohes Potential gelegt. Die Gate-Elektroden des Speichertransistors 24 und des Übertragungstransistors 26 werden wieder auf niedrigem Potential gehalten. Wie im Falle des »0«-Zustandes wird der adressierbare Transistor 18 durch die über den Wort-Leiter 28 angelegte Spannung in den leitenden Zustand gebracht und das Potential Φο des Kanalbereiche 61 des Kondensators 20 weist das gleiche Potential wie der Bit-Leiter 14 auf. In diesem Falle liegt der Bit-Leiter 14 an — 12 Volt und es wird somit in den Kondensator 20 ebenfalls eine Spannung von — 12 Volt, d. h. der »L«-Zustand eingeschrieben, wobei der Kondensator 20 unpolarisiert bleibt.
Tatsächlich wird durch das Potential des Bit-Leiters von — 12 Volt der Kondensator 20 auf ein Potential von weniger als —12 Volt gebracht. Dies deshalb weil (ungeachtet anderer Effekte) das Potential iceine Annäherung durch die Differenz zwischen dem Potential des Bit-Leiters und der Schwellenspannung VVdes Kondensators 20 erfährt. Dies bedeutet bei einem Potential des Bit-Leiters von —12 Volt und einer Schwellenspannung Vn von —3 Volt ein Potential Φο von —9 Volt. Der Einfachheii halber und zum besseren Verständnis seien die Oberflächenpotentiale als ungefähr den Werten der angelegten Potentiale (beispielsweise durch den Bit-Leiter) entsprechend angesehen, jedoch sollte der Effekt von Vr auf solche Annäherungswerte nicht außer acht gelassen werden.
In F i g. 6 sind die Signalformen dargestellt, durch die der Kondensator 20 in den »0«- bzw. »L«-Zustand geschaltet wird. Es sei nochmals darauf hingewiesen, daß bei der flüchtigen Betriebsweise der Zelle 60 in deii Kondensator 20 eine »0« dadurch eingeschrieben wird, daß die Elektrode 20.1 des Kondensators und die Gate-Elektrode 18.1 des adressierbaren Transistors 18 an — 12 Volt gelegt wird, während der Leiter 36 dazu verwendet wird, den Bit-Leiter 14 auf 0 Volt zu halten. Das Einschreiben einer »L« in den Kondensator 20 erfolgi dadurch, daß die Elektrode 20.1 und die Gate-Elektrode 18.1 an —12 Volt und in diesem Falle der Bit-Leiter 14 durch den Leiter 36 ebenfalls an —12 Volt gelegt wird. In der Tat wird binäre Information in der Form von OVoIt- oder —12 Volt-Signalen von dem Bit-Leiter 14 auf den Kondensator 20 übertragen um letzteren auf einen gegebenen binären Zustand zu laden.
Speicherung
Es gibt Zeiten, in denen die Stromversorgung bzw. das Netz abgeschaltet wird bzw. aus anderer. Gründen eine Unterbrechung der Spannungsversorgung eintritt. In diesen Fällen ist es dringend erforderlich, die in dem Kondensator 20 flüchtig gespeicherte Information in ein nichtflüchtiges Speicherelement umzuspeichern, so daß keine Hilfsspannungsquelle für die Regenerierung bzw. Auffrischung der gespeicherten Daten erforderlich ist. In der Zelle 60 wird dies erreicht durch Abspeichern des Datenbits in den nichtflüchtigen Speichertransistor 24. Hierzu wird die Gate-Elektrode 24.1 des Speichertran-
ΔΙ όΌ I 10
sistors 24 an eine hohe negative Spannung, beispielsweise an —25 Volt, gelegt und eine kurze Zeit später wird die Elektrode 20.1 des Kondensators 20 an niedriges Potential gelegt, während die Gate-Elektrode 18.1 des adressierbaren Transistors 18 auf niedrigem Potential gehalten wird. Da die üblichen flüchtigen RAM-Zellen nur für einige Millisekunden nach dem Spannungsaus· fall Daten zu speichern vermögen, ist eine Spannungsausfall-Detektoischaltung erforderlich, um die genannte Umspeicherungsoperation im Falle eines unerwarteten oder unerwünschten Netzausfaiis durchzuführen.
In Fig.7 sind die Signalformen veranschaulicht, die zu der genannten Übertragung bzw. Umspeicherung der Daten aus dem Kondensator 20 in den änderbaren nichtflüchligen Speichertransistor 24 erforderlich sind. In dieser Figur sind Zeitabschnitte Tso — Tsi eingezeichnet. Es sei darauf hingewiesen, daß es nicht erforderlich ist, daß diese Zeitabschnitte in Fig. 7 oder in anderen Signalformdiagrammen gleich lane sind.
Zunächst sei die Übertragung einer »0« aus dem Kondensator 20 in den Speichertransistor 24 betrachtet. Dies setzt voraus, daß zum Zeitpunkt des Spannungsausfalls, d. h. zum Zeitpunkt 7^0, erstens der Speichertransistor 24 zuvor auf eine Schwellenspannung von beispielsweise VT = —3 Volt gelöscht wurde; zweitens das Potential <Pc des Kanalbereichs 61 des Kondensators auf 0 Volt geschrieben (durch C auf —12 Volt, W auf — 12 Volt, B auf 0 Volt, siehe F i g. 5) oder auf 0 Volt regeneriert wurde; und drittens nach der Schreib- oder Regenerieroperation der W-Leiter 28 auf niedriges Potential gebracht wurde und der C-Leiter 30 noch auf hohem Potential liegt. Es ist gleichgültig, ob der Bit-Leiter 14 auf niedrigem oder hohem Potential liegt, da der adressierbare Transistor 18 nicht leitet und somit die Verbindung zwischen dem Kondensatorkanal und dem Bit-Leiter unterbrochen ist.
Um für eine wirksame Übertragung des in dem Kondensator 20 gespeicherten Datenbus in diesem eine maximale Ladung zur Verfügung zu haben, werden unmittelbar nach dem Spannungsausfall alle Kondensatoren innerhalb der Speicheranordnung regeneriert, dann wird innerhalb eines Zci'raums von etwa 2 Millisekunden nach dieser Regenerierung, d. h. zum Zeitpunkt Ts ι über den M-Leiter 32 die Gate-Elektrode 24.1 des Speichertransistors 24 an eine Spannung von —25 Volt gelegt. Durch die angelegte Spannung wird anfangs das Oberflächenpotential Φμ des Kamalbereichs 62 des Speichertransistors 24 in Richtung der -25 Volt-Spannung getrieben. Das Potential Φα des Kondensatorkanals 61 liegt, wie bereits erwähnt, an 0 Volt. Der Kondcnsatorkanal enthält somit eine hohe Löcher-Konzentration (Minoritätsladungsträger). Da:; Potential von etwa —25 Volt an dem Speichertransistorkanal 62 zieht Löcher an und verteilt diese.
Als nächstes wird zum Zeitpunkl: Ts2 der C-Leiter 30 auf niedriges Potential gebracht, wodurch die Kondensatorelektrode 20.1 eine Spannung von 0 Volt erhält. Der Kondensator 20 zieht nunmehr keine Löcher mehr in den Kondensatorbereich, sondern durch die Kondensator-Elektrodenspannung von 0 Volt werden die Löcher von dem Kondensator abgestoßen, während die negative Speichertransistorspannung die Löcher zu dem Speichertransistor zieht. Durch diesen Vorgang werden sehr schnell genügend Löcher in den Kanal des Speichcrtransistors 24 übertragen, um das Potential ΦΜ ausreichend nahe auf 0 Volt anzuheben, um einen Tunneleffekt zwischen der Grenzfläche der Oxidschicht 53 und Nhridschicht 52 der Gate-I:5olationsschicht und dem Substrat 11 zu bewirken, wodurch in den Speichertransistor eingesi Vieben wird. Bei einer Gate-Spannung von etwa —25 Volt und einem Kanaloberflächenpotential Φμ von -;twa 0 Volt wird durch die resultierende Potcntialdiffercnz von 25 Volt eine Schwcllenspannung von etwa — 10 Volt in den Speichertransistor eingeschrieben.
Befand sich der Kondensator 20 beim Spannungsausfall im »L«-Zustand (etwa —12 Volt), dann sind keine
ίο Löcher in den Kondensatorkanal angezogen worden und es sind keine Löcher vorhanden, welche in den Spcichertransistorkanal übertragen werden können, wenn die Speichertransistor-Gate-Elektrode eine Schreibspannung erhält und der Kondensator an niedriges Poicntial gelegt wird. Das Spcichertransistor-Obcrflächenpotential Φμ bleibt auf etwa —25 Volt, d. h. etwa auf der gleichen Spannung wie die Gate-Elektrode 24.1 und es ist somit kein ausreichend hohes Potential an der Oxid-Nitrid-Grenzfläche vorhanden, um eine Durchtunnelung zu bewirken. Der Speichertransistor 24 bleibt somit in seinem gelöschten Zustand mit der Schwcllenspannung Vr — —3 Volt.
Zusammenfassend kann folgendes gesagt werden: Während einer Speicheroperation wird ein in dem Kondensator flüchtig gespeichertes Datenbit, »0« (0 Volt) oder »L« (—12 Volt), in einen nichtflüchligen Speichertransistorzustand übertragen, und zwar entweder in einen geschriebenen Zustand desselben (Vj = —10 Volt) oder in einen gelöschten Zustand desselben (V1- = —3 Volt). Der in Abhängigkeit von dem aus dem Kondensator 20 übertragenen »0«- oder »L«-Bit geschriebene bzw. gelöschte Zustand des Speichertransistors 24 steuert die Rückübertragung des Datenbits während einer im folgenden beschriebenen Rückspei-
j5 cheropcration.
Es sei darauf hingewiesen, daß während der Einspeichcrung des »L«-Zustandsbits in den Speichertransistor 24 das die Durchtunnelung verhindernde Oberfiächcnpotential Φμ nur einige wenige Millisekunden andauert.
Unter typischen Umgebungsbedingungen werden Löcher (die Minoritätsträger in dem N-Ieitenden Substrat M) kontinuierlich durch thermische Generierung und/ oder Absorption ionisierender Strahlung freigegeben. Die Minoritätsladungsträger werden von dem Speichertransistor 24 angezogen und innerhalb kurzer Zeit, d. h. innerhalb von etwa 10—20 Millisekunden, steigt das Oberflächenpotential Φ κι in die Nähe von etwa 0 Volt an. Die entstehende Potentialdiffercnz an der Gate-lsolationsschicht bewirkt, daß in den Speichertransistor 24
so geschrieben wird. Dieses unerwünschte Schreiben kann dadurch verhindert werden, daß die Speicher- bzw. Übertragungsoperation innerhalb einiger Millisekunden beendet wird und dann die Spannung von dem Speichertransistor-Gate 24.1 entfernt wird, wie dies zum Zeitpunkt Ts ι angedeutet ist. Eine andere Möglichkeit besteht selbstverständlich auch darin, die Umgebungstemperatur bzw. Licht- und andere Strahlungseinflüsse so unter Kontrolle zu halten, daß ein solcher unerwünschter Schreibvorgang verhindert wird.
bo Da die nunmehr in dem Transistor 24 nichtflüchtig gespeicherte Information keine periodische Regenerierung benötigt, kann diese Information über einen Zeitraum von einigen Monaten oder jähren bzw. solange in dem Transistor 24 gespeichert bleiben, bis es erwünscht
6C :st, die nichtflüchtig gespeicherte Information in den dynamischen RAM-Teil der Zelle 60 zur weiteren Benutzung zurückzuübertragen.
Rückspeicherung
Die Rückspeicherung eines Du'.enbits aus dem XpeichcrtransiMor 24 in den Konilcnsutor 20 kann entweder in invertierter oder nichiinvcrtierter Form erfolgen. Dm die Information in invertierter Form in den Kondensator 20 zurückzuübcrtragen, werden der Wort-Leiter 28, der Bit-Leiter 36 und der Kondensator-Leiter 30 an hohes Potential gelegt. Der Wort-Leiter 28 und der Bit-Leiter 36 werden dann an niedriges Potential gelegt, während das hohe Potential am Kondensator-Leiter 30 aufrechterhalten wird. Der Übertragungs-Leiter 34 wird dann auf hohes Potential gebracht und der Speicher-Leiter 32 wird auf —6 Volt gebracht, wodurch der Speichertransistor 24 dazu veranlaßt wird, eine invertierte Ladung zum Kondensator 20 zurückzuübertragen. Zur Veranschaulichung dieser invertierten Rückübertragung sei auf die in F i g. 8 dargestellten Spannungssignalformen verwiesen. Das in F i g. 8 dargestellte Signalformdiagramm ist in die Zeitintervalle TiRo—TiRt, i'ntertcilt. Anfänglich, d.h. zum Zeitpunkt Tino. befinc'-Mi sich alle Leiter und Gate-Elektroden (W, B. C. M. Γ und R) auf 0 Volt. d. h. im Zustand des Spannungsausfalls. Zum Zeitpunkt T/r ι wird der Kondensator 20 vorbereitend für die Rückspeicheroperation in den »L«-Zustand gebracht. Dies erfolgt durch Anlegen von —12 Volt sowohl an den Leiter 36, um den Bit-Leiter 14 an —12 Volt zu legen, als auch an den Wort-Leiter 28, um den adressierbaren Transistor 18 einzuschalten und den Bit-Leiter mit dem Kondensatorkanal 61 zu verbinden. Das Oberflächenpotential Φν dieses Kondensators 20 wird dadurch auf —12 Volt gebracht und der Kondensator wird dadurch in den unpolarisierten »L«-Zustand gebracht. Nach der Vorbereitung des Kondensators wird zum Zeitpunkt Tiri das Ansteuersignal zu dem adressierbaren Transistor 18 beendet, wodurch die Verbindung zwischen Kondensator 20 und Bit-Leiter 14 unterbrochen wird. Zum Zeitpunkt Tm j kann der Bit-Leiter an 0 Volt gelegt werden. Zum Zeitpunkt Tim wird der Übertragungstransistor 26 durch ein über den T-Leiter 34 angelegtes —12 Volt-Gate-Signal aktiviert, um den Kanalbereich 62 des Speichertransistors 24 mit dem Rückspeicherleiter 38 zu verbinden, welcher sich auf 0 Volt befindet. Zu diesem Zeitpunkt befinden sich der Bit-Leiter und der Rückspeicherleiter auf 0 Volt, die Gate-Elektrode 26.1 des Übertragungstransistors 26 auf —12 Volt, die Gate-Elektrode 24.1 des Speichertransistors 24 auf OVoIt und die Elektrode 20.1 des Kondensators 20 ebenfalls auf -12VoIt
Zum Zeitpunkt TiRi wird eine Lesespannung über den M-Ltiter 32 an die Gate-Elektrode 24.1 des Speichertransistors 24 angelegt, welche eine solche Höhe aufweist, die zwar dem arithmetischen Mittelwert der beiden Schwellenspannungen des Speichertransistors 24 ( — 3 Volt bzw. —10 Volt) entspricht. 1st die Speichertransistor-Schwellenspannung Vt —3 Volt, dann bewirkt dieses —6 Volt-Signal das Leitendwerden des Speichertransistors. Der Speichertransistor 24 und der Übertragungstransistor 26 legen dann den 0 Volt-Rückspeicherleiter 16 an den —12 Volt-Kondensatorkanal 61, so daß der Kondensatorkanal auf 0 Volt entladen wird. Demzufolge wurde der ursprüngliche »L«-Zustand in den gelöschten Zustand des Speichertransistors übertragen, dann invertiert zurückgespeichert, so daß der Kondensator nunmehr einen »O«-Zustand speichert. Ist der Schwellenwert Vt — 10 Volt, dann wird der Speichertransistor 24 nicht leitend, wenn das —6 Volt-Lesesignal angelegt wird und der Kanalbereich des Kondensators C bleibt auf -12VoIt. In diesem Fall wurde der ursprüngliche »0«-/usinnd ili-s KoiulcnMitors in ilen pi· schiit'bt'iHMi Zustund di*s SpeiihiTiiiinsisiois Olu-iuii
■> gen, dann wurde invertiert /urückgespeicherl, so daß der Kondensator nunmehr einen »L«-Zustand speichert.
Ein Vorteil der invertierten Rüclispeicherung ist in der relativen Unempfindlichkeit gegenüber einer Veränderung der Schwellenspannung V>zu sehen, wenn die Lesespannung richtig gewählt wird. Wenn beispielsweise die ursprüngliche Schwellenspannung entweder
— 3 Volt oder — 10 Volt ist, dann ergibt die Verwendung eines Lesesignals von beispielsweise —6 Volt eine einwandfreie Rückspeicherung selbst dann noch, wenn die Schwellenspannung sich von —3 Volt auf —5 Volt oder von — IO Volt auf —7 Volt verändert hat.
Außerdem wird der Speichertransistor 24 relativ selten benötigt, d.h. nur während einer Nicht-Flüchtigkeits-Speicheroperation bzw. einer Rückspeicheroperation, wodurch die Neigung zu einer Veränderung des genannten Schwellenwertes sowohl bei einer invertierten als auch bei einer nichtinvertierten Arbeitsweise vermindert wird.
Wie oben bereits erwähnt, erfolgt eine invertierte Speicherung in den Kondensator 20 wie folgt: Ein ursprüngliches 0 Volt- oder 12 Volt-Oberflächenpotential an dem Kanalbereich 61 des Kondensators zum Zeitpunkt des Spannungsausfalls wird in Form eines 12 Volt- bzw. 0 Volt-Potentials zurückgespeichert. Diese Tatsache macht es erforderlich, daß die RAM-Schaltung diese Invertierung feststellt, oder daß eine doppelte Rückspeicherung durchgeführt wird, um die invertierten Daten nochmals zu invertieren und damit die nicht-invertierten Originaldaten zurückzuerhalten. Beide Möglichkeiten lassen sich auf einfache Weise realisieren.
Falls es erwünscht ist, die Information ohne Invertierung in den Kondensator 20 zurückzuspeichern, wird der Kondensator durch Anlegen des Wort-Leiters 28 und des Kondensator-Leiters 30 auf hohes Potential vorgeladen, während der Bit-Leiter 36 an niedriges Potential gelegt bzw. auf solchem Potential gehalten wird. Der Speicher-Leiter 32 und der Übertragungs-Leiter 34 werden ebenfalls an niedriges Potential gelegi <>zw. auf diesem Potential gehalten. Der Wort-Leiter 28 wird an niedriges Potential gelegt während der Kondensator-Leiter 30 auf hohem Potential gehalten wird. Der Speicher-Leiter 32 wird an ein Potential von —10 Volt ge-
legt und der Übertragungs-Leiter 34 wird an hohes Potential gelegt und durch Source-Folgeaktion geht Φα auf
— 10 Volt (durch Vr des Transistors 24 reduziert). Die Zelle 60 arbeitet nunmehr wieder in der normalen Betriebsweise einer dynamischen RAM-Zelle, welche eine periodische Regenerierung benötigt, ist jedoch im Bedarfsfall in der Lage, die Information wieder unverlierbar abzuspeichern.
Zur besseren Veranschaulichung der nichtinvertierten Rückübertragung sei nunmehr auf F i g. 9 Bezug genommen, welche die für diese Betriebsweise erforderlichen Signalformen veranschaulicht. Die verschiedenen Zeitintervalle sind mit ΤΝΚο— Thr* bezeichnet. Der Zustand des Netzausfalls, bei dem sich alle Komponenten auf Masscpotential befinden, ist im Zeitpunkt Tnr ο dargestellt. Zum Zeitpunkt Tnr ι wird der Wort-Leiter 28 und der Kondensator-Leiter 30 auf —12 Volt gebracht, um den adressierbaren Transistor 18 und den Kondensator 20 zu aktivieren, und der Bit-Leiter 14 wird auf
O Volt gebracht bzw. auf diesem Potentiil gehalten, um das Potential Φσ an dem Kondensatorkanalbereich 61 auf 0 Volt zu bringen. Dadurch wird in den Kondensator der geladene »O«-Zustand eingeschrieben.
Der adressiert»are Transistor 18 wird dann zum Zeitpunkt Ta/ä2 durch Anlegen von 0 Volt an den Wort-Leiter 28 entaktiviert. Der Rückspeicher-Leiter und das Gate 26.1 des Obertragungstransistors 26 werden nun an —12 Volt gelegt, um das Potential am Speichertransistor umzukehren (siehe Zeitpunkt Tnr j)· Zu diesem Zeitpunkt liegt die linke Seite des Speichertransistorkanals 62 an 0 Volt und die rechte Seite desselben an -12VoIt.
Die Rückspeicherung wird beendet durch Anlegen von —10 VoH an die Gate-Elektrode 24.1 des Speichertransistors (falls erwünscht, ebenfalls zum Zeitpunkt Tnrz)- Falis der Schwellenwert Vt —10 Volt ist, dann wird der Speichertransistor nicht ganz leiten, der Kanalbereich des Kondensators 20 bleibt auf 0 Volt und der ursprüngliche »0«-Kondensatorzustand wird zurückgespeichei L
Befindet sich dagegen der Schwellenwert des Speichertransistors 24 in seinem gelöschten —3 VoIt-Zustand, dann wird durch Anlegen von —10 Volt an die Gate-Elektrode 24.1 der Speichertransistor in seinen leitenden Zustand geschaltet, wodurch seine Source-Elektrode eine Spannung von —7 Volt annimmt. Der Kanalbereich des Kondensators 20 wird dann auf —7 Volt aufgeladen und in den Kondensator wird dann wieder ein negatives Potential eingeschrieben.
Zusammenfassend kann gesagt werden, daß der Kanalbereich des Kondensators 20 entweder auf 0 Volt oder —7 Volt liegt, in Abhängigkeit davon, ob in den Speichertransistor ein Schwellenwert von —3 Voll oder von —10 Volt eingeschrieben wurde. Bezüglich der Höhe der zurückgespeicherten Ladung kann gesagt werden, daß die nicht-invertierte — 7 Volt-Rückspeicherung unvollständiger ist als die —12 Volt-Rückspeichcrung durch die invertierte Rückspeicherungsoperation. Jedoch besitzt die nichtinvertierte Rückspeicherung den Vorteil, daß der Kondensator 20 auf die gleiche Polarität gebracht wird, welche er zum Zeitpunkt des Spannungsausfalls besaß. Außerdem wird die —7 Volt-Rückspeicherungsiadung während der Regenerierung auf die volle Betriebsspannung von —12 Volt gebracht.
Nach vollendeter Rückspeicherung kann die Zelle durch Abschalten aller Komponenten mit Ausnahme des Kondensators 20 auf eine anschließende Regenerierungsoperation vorbereitet werden, wie dies zum Zeitpunkt Tnk·, dargestellt ist. Die Elektrode 20.1 des Kondensators wird unter Vorspannung gehalten, um die Information in dem Kondensator zu behalten.
Für den flüchtigen Teil der Speicherzelle 60 muß die Regenerierung innerhalb von etwa 2 Millisekunden nach der Beendigung der Rückspeicheroperation beginnen und dann etwa alle 2 Millisekunden fortgesetzt werden, um den Ladungszustand des Kondensators 20 aufrechtzuerhalten. Liegt die Übertragungs-Gate-Elektrode 26.1 und die Speicher-Gate-Elektrode 24.1 aufO Volt, dann wird der adressierbarc Transistor 18 durch den Wort-Leiter 28 in seinen leitenden Zustand geschaltet und die in dem Kondensator 20 gespeicherte Ladung wird über den Bit-Leiter 36 ausgelesen und gelangt in eine Abtasteinrichtung. Im Falle einer nicht-invertierten »L«-Rückspeicherung ist ein Fachmann ohne weiteres in der Lage, schaltungsmäßige Vorkehrungen zu treffen, um die —7 Volt-Ladung auf — 12 Volt aufzufrischen. Zu diesem Zeitpunkt ist die Zelle 60 wieder für eine normale flüchtige Betriebsweise bereit
In F:g.3 ist eine Vielzahl von Speicherzellen 10 in Reihen und Spalten angeordnet, um eine Informationsspeicheranordnung zu schaffen. Selbstverständlich kann in ähnlicher Weise auch der Aufbau einer solchen Anordnung mit den Zellen 60 erfolgen. Jeder Bit-Leiter in einer gemeinsamen Spalte ist mit einem gemeinsamen Leiter 36.1,36.2, 363 und 36.4 verbunden, während jeder Wort-Leiter (W1, W2 und Wj) mit einem gemeinsa-
to men Leiter 28.1, 28.2 bzw. 283 verbunden ist. Eine bestimmte Speicherzelle kann somit durch ihre Lage innerhalb der Anordnung ausgewählt werden. Falls es beispielsweise erwünscht ist, Zugriff zu der Zelle in der linken unteren Ecke der Anordnung zu erhalten, dann
is ist es lediglich erforderlich, den Wort-Leiter 283 und den Bit-Leiter 36.1 anzusteuern.
Die Gate-Elektroden der Kondensatoren 20 aller Zellen 10 sind mit einem einzigen Leiter 300 verbunden, während die Gate-Elektroden der nichtflQchtig spei chernden Transistoren aller Zellen mit einem Leiter 320 verbunden sind. In ähnlicher Weise sind die Gate-Elektroden aller Übertragungstransistoren 26 mit einem Leiter 340 verbunden. Dadurch ist es möglich, daß die erfindungsgemäße Anordnung auf einfache Weise so wohl ein blockweises Speichern als auch ein blockwei ses Löschen ermöglicht.
Zur Vervollständigung der Speicheranordnung ist ir Fig.3 ein Differential-Leseverstärker 42 zum Leser von Ausgabeinformationen sowie eine Eingangstreiber Schaltung 40 zur Informationseingabe in den Speichel schematisch dargestellt. Normalerweise ist jeder Zellen ipalte ein Leseverstärker zugeordnet, jedoch wurde dei Einfachheit halber nur ein solcher Verstärker darge stellt. Für den Fachmann ist es selbstverständlich, ver schiedene Abtast- und Treiberschaltungen zum Leser bzw. Schreiben der Zellen 10 innerhalb der Speicheren Ordnung auszuwählen bzw. die Zellen 10 in einer be stimmten Speichcrorganisntion anzuordnen. Eine solch« Speicherorganisation ist beispielsweise der in der Zeit schrift »Electronics« vom 28. April 1977 auf den Seilet 115 bis 119 beschriebene dynamische 16k-Bit-RAM Speicher.
Obwohl die Erfindung anhand von Speicherzellen mi P-Kanal beschrieben wurde, liegt es auf der Hand, dal auch N-Kanalzellen verwendet werden können, voraus gesetzt, daß an die verschiedenen Komponenten Span nungen mit der richtigen Polarität angelegt werden, um ferner daß sowohl N-Kannl- als auch P-Kanal-Einrich tungen unter Verwendung von MNOS- und andcrei
w Techniken, wie beispielsweise der SNOS-Technik, her gestellt werden können. Ebenso ist es selbstverständlich daß durch die beschriebene 3 χ 4-Matrix die Erfindun] in keiner Weise beschränkt werden soll. Die einzig* Beschränkung der Matrixgröße ergibt sich durch dl· jeweils zur Verfügung stehende Größe des Chips.
Hierzu 5 Blatt Zeichnungen

Claims (6)

Patentansprüche:
1. Speichervorrichtung mit wahlfreiem Zugriff, bestehend aus einem Halbleitersubstrat einer gegebenen Leitfähigkeit, einem im Halbleitersubstrat ausgebildeten und an eine Bitleitung angeschlossenen ersten Bereich entgegengesetzter Leitfähigkeit, einer benachbart zum ersten Bereich entgegengesetzter Leitfähigkeit auf dem Substrat angeordneten ersten MOS-transistorartigen Vorrichtung, mit einer an eine Wortleitung angeschlossenen isolierten Gateelektrode und einem darunter im Substrat befindlichen ersten Kanalbereich, und einem benachbart zur ersten MOS-transistorartigen Vorrichtung auf dem Substrat ausgebildeten Kondensator mit einer über einer Isolatorschicht angebrachten und an eine erste Steuerleitung angeschlossenen Elektrode und einem darunter als Gegenelektrode durch Inversion ausgebildeten zweiten Kanalbereich, wobei eine Signalinformation von dem ersten Bereich entgegengesetzter Leitfähigkeit über den ersten Kanalbereich in den zweiten Kanalbereich flüchtig einspeicherbar ist, dadurch gekennzeichnet, daß eine einen dritten Kanalbereich (62) aufweisende zweite MOS-transistorartige Vorrichiung (24) mit einer an eine zweite Steuerleitung (32) angeschlossenen isolierten Gateelektrode (24.1) auf dem Substrat benachbart zu dem Kondensator (20) ausgebildet ist, derart, daß der dritte Kanalbereich (62) mit dem zweiten Kaujlbereich (61) in Verbindung steht, daß die zweite MOS-transistorar%e Vorrichtung (24) eine veränderbare Schwellwertspannung besitzt und selektiv betätigbar ist, um ein"; Schwellwertspannung anzunehmen, die durch die flüchtig im zweiten Kanalbereich (61) gespeicherten Signalinformation bestimmt wird; und daß eine einen vierten Kanalbereich aufweisende dritte MOS-transistorartige Vorrichtung (26) mit einer an eine dritte Steuerleitung (34) angeschlossenen isolierten Gateelektrode (26.1) auf dem Substrat benachbart zur zweiten MOS-transistorartigen Vorrichtung (24) gebildet ist, derart, daß der vierte Kanalbereich mit dem dritten Kanalbereich (62) und einem zweiten Bereich entgegengesetzter Leitfähigkeit (16) in Verbindung steht und mit dem dritten Kanalbereich (62) zusammenwirkt, um zwischen dem zweiten Kanalbereich (61) und dem zweiten Bereich entgegengesetzter Leitfähigkeit (16) einen Leitungspl'ad zum Steuern des Wiedererstellens von Signalinformation in den Kondensator (20) gemäß der Schwellwertspannung der zweiten MOS-transistorartigen Vorrichtung (24) zu bilden, wodurch der erste, zweite, dritte und vierte Kanalbereich einen einzigen durchgehenden Leitungskanal in dem Halbleitersubstrat bilden.
2. Speichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der erste und zweite Bereich entgegengesetzter Leitfähigkeit (14,16) mit der Bitleitung (36) verbunden ist.
3. Speichervorrichtung nach Anspruch I oder 2, dadurch gekennzeichnet, daß die zweite MOS-transistorartige Vorrichtung (24) ein Feldeffekttransistor mil isolierter Gate-Elektrode ist, der aufweist: eine auf der Oberfliiehc des Substrats ausgebildete erste Isolatorschicht (53) mit einer verhältnismäßig niedrigen Konzentration von Ladungshuftstellcn. eine darauf ausgebildete zweite Isolatorschicht (52) mit einer verhältnismäßig hohen Konzentration von Ladungshaftstellen, und eine darauf ausgebildete Schicht von leitendem Material (24.1).
4. Speichervorrichtung nach Anspruch 3, dadurch gekennzeichnet, daß die erste Isolatorschicht (53) aus Siliziumoxid und die zweite Isolatorschicht (52) aus .Siliziumnitrid besteht.
5. Speichervorrichtung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Elektroden des Kondensators (20) und die erste,
ίο zweite und dritte MOS-transistorartige Vorrichtung (18,24,26) in SNOS-Technologie ausgebildet sind.
6. Speicheranordnung mit einer Vielzahl von Speichervorrichtungen gemäß einem der vorhergehenden Ansprüche, die in Zeilen und Spalten angeordnet sind, und eine Vielzahl von Wort- und Bit-Leitungen aufweist, dadurch gekennzeichnet, daß alle Speichervorrichtungen (10) einer Zeile mit einer Wort-Leitung (28.1, 28.2, 28J) und alle Speichervorrichtungen (10) einer Spalte mit einer Bit-Leitung (36.1, 36.2,363) gekoppelt sind, daß die an die Kondensatoren (20) angeschlossenen ersten Steuerleitungen (30) aller Speichervorrichtungen (10) mit einer ersten gemeinsamen Leitung (300) verbunden sind, daß die an die zweiten MOS-transistorartigen Vorrichtungen (24) angeschlossenen zweiten Steuerleitungen (32) aller Speichervorrichtungen (10) mit einer zweiten gemeinsamen Leitung (320) verbunden sind, und daß die an die dritten MOS-transistorartigen Vorrichtungen (26) angeschlossenen dritten Stcuerleitungen (34) aller Speichervorrichlungen (10) mit einer dritten gemeinsamen Leitung (340) verbunden sind.
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