DE3714980C2 - - Google Patents

Description

Die Erfindung betrifft eine Halbleiterschaltung gemäß Oberbegriff des Patentanspruchs 1.

In letzter Zeit werden in den meisten Halbleiterspeichern Redundanz-Schaltungen eingesetzt, um die Funktionsfähigkeit dieser Speicher wegen einiger während der Herstellung aufgetretenen Fehler in den Speicherzellen zu gewährleisten (z. B. "Der Elektroniker" 5-1981; S 20-22).

Dazu wird zusätzlich zu einem normalen Hauptspeicherfeld ein Reservespeicherfeld auf dem Chip implementiert, um bei fehlerhaften Speicherzellen im Hauptspeicherfeld die Zeilen oder Spalten, die die defekten Hauptspeicherzellen enthalten, gegen diejenigen Zeilen oder Spalten auszutauschen, die die entsprechenden defektfreien redundanten Zellen enthalten.

Der Austausch defekter Zellen gegen fehlerfreie Zellen in einem Hauptspeicherfeld erfolgt dadurch, daß die Zeilen oder Spalten der fehlerhaften Zellen entweder auf elektrische oder physikalische Weise vom Hauptspeicherfeld abgetrennt und die entsprechenden redundanten Zeilen oder Spalten an den entsprechenden Zeilen- oder Spaltenadressendecoder elektrisch zugeschaltet werden, so daß dieser Adressendecoder auf das Adressen-Bitmuster an­ spricht, das vorher die fehlerhafte Zeile oder Spalte ausgewählt hätte. Eine derartige Redundanz wird entweder vor oder nach dem Bepacken des Speicherchips implementiert, und zwar durch Anwendung eines von zwei möglichen Verfahren, nämlich entweder durch Durchbrennen von Schmelzstellen aus Polysilizium-Kristall mit Hilfe von elektrischen Stromimpulsen oder durch Aufdampfen von leitendem Material durch äußerst genau fokussierte Laserstrahlen.

Da jedoch die Packungsdichte der Speicherfelder immer größer und die Breite der Leiterbahnen immer geringer wurde, benötigte das Laser-Verfahren immer teurere Geräte, um die Größe und die Position der Laserstrahlen noch genau zu kontrollieren. Das Schmelzverfahren dagegen hatte den Nachteil, daß sehr hohe Ströme zum Auftrennen der Polysilizium-Schmelzpunkte benötigt wurden, wenn auf demselben Chip eine zusätzliche Schaltung untergebracht ist, und daß bei Verwendung von peripheren Schaltkreisen diese vor der Zerstörung durch die hohen Ströme geschützt werden mußten. Deshalb war es nicht mehr möglich, die Packungsdichte der Chips noch zu steigern.

Zusätzlich zu den erwähnten Redundanz-Verfahren gibt es noch ein weiteres, bei welchem die defekten Zeilen oder Spalten gegenüber redundanten Zeilen oder Spalten ausgetauscht werden, indem nichtflüchtige Speicherelemente programmiert werden, so daß die entsprechende redundante Zeile oder Spalte selektiv aktiviert wird, wann immer die zu den defekten Hauptspeicherzellen zugehörige Zeile oder Spalte adressiert wird.

Ein derartiger Austausch von Speicherzellen erfolgt mit Hilfe einer Schaltung, wie sie in den US-PS 44 22 161 und 45 14 830 beschrieben sind. Derartige Schaltungen benötigen jedoch für den Austausch fehlerhafter Zellen eine erhebliche Anzahl von nichtflüchtigen Speicherelementen.

Das größe Problem eines derartigen Redundanzverfahrens unter Verwendung von nichtflüchtigen Speicherelementen besteht in der Zuverlässigkeit dieser Elemente selbst. Falls eines der nichtflüchtigen Speicherelemente fehlerhaft ist, welches für den Ersatz von defekten Zellen programmiert ist, geht die in den Speicherelementen gespeicherte Information verloren, und der Ersatz der fehlerhaften Zellen funktioniert nicht.

Aufgabe der Erfindung ist daher die Schaffung einer Schaltung zum Austausch defekter Speicherzellen gegen redundante defektfreie Speicherzellen, bei welcher nur in minimaler Anzahl nichtflüchtige Speicherelemente benötigt werden, die eine zuverlässige Betriebssicherheit garantieren, so daß eine Erhöhung der Packungsdichte erreicht wird.

Zur Lösung dieser Aufgabe dienen die im kennzeichnenden Teil des Hauptanspruches enthaltenen Merkmale.

Vorteilhafte Ausgestaltungen der Erfindung sind in den Unteransprüchen gekennzeichnet.

Die Erfindung soll im folgenden anhand der in den Figuren dargestellten Ausführungsform erläutert werden. Es zeigt

Fig. 1 ein Blockschaltbild eines redundanten Zeilendecoders, der mehrere Zeilenadressenprogrammierungseinheiten enthält, und eines daran angeschlossenen Hauptzeilendecoders;

Fig. 2 die Schaltung einer Zeilenadressenprogrammierungseinheit;

Fig. 3 einen Querschnitt durch einen nichtflüchtigen FLOTOX-Speicherbaustein;

Fig. 4 ein Schaltbild des Speicherbausteins von Fig. 3;

Fig. 5 ein Schaltbild eines nichtflüchtigen FLOTOX- Speicherbausteins mit vier in Brücke zusammengeschalteten Speicherzellen;

Fig. 6 eine Redundanz-Schaltung mit mehreren Hauptzeilendecodern und redundanten Zeilendecodern; und

Fig. 7 die Schaltung eines Schaltungselementes zum Einprägen einer hohen Spannung.

In Fig. 1 ist eine redundante Schaltung zum Austausch einer an fehlerhafte Speicherzellen angeschlossenen Hauptzeilenleitung 4 gegenüber einer redundanten Zeilenleitung 3 dargestellt. Obwohl die redundante Schaltung aus Fig. 1 nur für die Redundanz der Zeilenleitung (auch als "Bit- Leitung" bezeichnet) Anwendung findet, kann diese Schaltung ebenfalls selbstverständlich für eine Spaltenleitung (auch als "Wort-Leitung" bezeichnet) eingesetzt werden.

Die redundante Schaltung gemäß Fig. 1 enthält einen Hauptzeilendecoder 20, der eine Kombination der Zeilenadressensignale und ihrer komplementären Werte A₀/, A ₁/, . . . und A _i / (A _k / bedeutet A _k oder , und k kann einen der Werte zwischen 0 und i annehmen) von hier nicht dargestellten Zeilenadressenpuffern empfängt und außerdem mit einem weiteren Eingang an die redundante Zeilenleitung 3 angeschlossen ist. Der Hauptzeilendecoder 20 ist ein NOR-Gatter, wie es in gewöhnlichen Halbleiterspeicherbausteinen eingesetzt wird, und steuert die an die Hauptzeilenleitung 4 angeschlossenen Speicherzellen nur dann an, wenn sämtliche Eingangsadressensignale auf "logisch 0" liegen.

Ein redundanter Zeilendecoder 10 enthält mehrere Zeilenadressenprogrammierungseinheiten RAPD ₀ bis RAPD _i , in welche von hier nicht dargestellten Zeilenadressenpuffern entsprechende Signalpaare, bestehend aus einem Zeilenadressensignal und seinem komplementären Wert, A ₀, ; A₁, ; . . . A _i , , eingegeben werden, eine zusätzliche Zeilen­ adressenprogrammierungseinheit RAPD _i+1, in welche die komplementären Werte , A _i derjenigen Zeilenadressensignale A _i , eingegeben werden, welche die Zeilenadressenprogram­ mierungseinheit RAPD _i empfängt, die redundante Zeilenlei­ tung 3, an die sämtliche Ausgangsleitungen 2-0 bis 2-i+1 der Zeilenadressenprogrammierungseinheiten RAPD ₀ bis RAPD _i+1 angeschlossen sind, und einen als Treiber dienenden Depletion-MOSFET 1, dessen Gate und Source-Elektroden an die redundante Zeilenleitung 3 und dessen Drain-Elektrode an eine Spannungsquelle mit der Versorgungsspannung V _cc (+5 Volt) angeschlossen sind.

Es sei betont, daß die Anzahl der Zeilenadressenprogrammierungseinheiten RAPD ₀ bis RAPD _i+1 um eins höher ist als beim Zeilenadressen-Bitmuster. Wenn beispielsweise ein Halbleiterspeicher mit 2 ⁿ Zeilenleitungen in einem Hauptspeicherfeld n Adressenbits zur Auswahl nur einer einzigen Zeilenleitung benötigt, beträgt die Anzahl der Zeilenadressenprogrammierungseinheiten n + 1.

Wie Fig. 1 zeigt, sind die Eingangssignale und A _i der zusätzlichen Zeilenadressenprogrammierungseinheit RAPD _i+1 komplementär zu den Eingangssignalen A _i und A _i , die in die davor liegende Zeilenadressenprogrammierungseinheit RAPD _i eingegeben werden. Falls die redundante Zeilenleitung 3 aufgrund defektfreier Speicherzellen im Hauptspeicherfeld nicht aktiviert zu werden braucht, wird die redundante Zeilenleitung 3 immer auf "logisch 0" gehalten, so daß keine redundante Speicherzelle angesteuert wird. Dies hat seinen Grund darin, daß sich jedes Signal auf den Ausgangsleitungen 2-i und 2-i+1 der Zeilenadressenprogrammierungseinheiten RAPD _i und RAPD _i+1 in einem jeweils entgegengesetzten logischen Zustand durch Reset-Programmierung sämtlicher Zeilenadressenprogrammierungseinheiten befinden, was später noch im Detail beschrieben werden soll.

Falls andererseits die zu den entsprechenden defektfreien Ersatzspeicherzellen gehörende redundante Zeilenleitung 3 aufgrund einer oder mehrerer defekter Hauptspeicherzellen an der Hauptzeilenleitung 4 angesteuert werden muß, werden die Zeilenadressenprogrammierungseinheiten RAPD ₀ bis RAPD _i+1 programmiert, wie später noch beschrieben werden soll, so daß sämtliche Zeilenadressenprogrammierungseinheiten RAPD ₀ bis RAPD _i+1 mit den die Hauptzeilenleitung 4 ansteuernden Zeilenadressen-Eingangssignalen nichtleitend, d. h. gesperrt werden.

Anschließend wird die redundante Zeilenleitung 3 auf "logisch 1" (+5 Volt) durch Übertragung der Spannung V _cc über den Depletion-MOSFET 1 gebracht, während der Hauptzeilendecoder 20 nicht angesteuert wird, so daß die Hauptzeilenleitung 4 auf "logisch 0" liegt.

In Fig. 2 ist schematisch ein Schaltbild eines der Zeilenadressenprogrammierungseinheiten RAPD ₀ bis RAPD _i+1 dargestellt. Die eingesetzten Transistoren sind sämtlich n-Kanal- Enhancement- oder Depletion-MOSFETs. Die Schwellwertspannung der Depletion-MOSFETs beträgt etwa -3 Volt und die der Enhancement-MOSFETs etwa +3 Volt. Die Impulssignale RS, CP und PR liegen normalerweise auf dem unteren Pegel. Ferner sind ein nichtflüchtiger Speicherbaustein 100 sowie Schaltungselemente 200, 300 und 400 zum Einprägen einer hohen Spannung vorgesehen.

Der hier verwendete Speicherbaustein 100 ist ein nichtflüchtiger FLOTOX-Speicherbaustein.

Nähere Angaben über nichtflüchtige FLOTOX-Speicherbausteine finden sich beispielsweise im Aufsatz "16 k E²PROM Employing New Array Architecture" im IEEE Journal of Solid State circuits, Oktober 1982, S. 833-840.

In Fig. 3 ist der Aufbau eines derartigen nichtflüchtigen FLOTOX-Speicherbausteins dargestellt, der einen Grundkörper 170 aus p-Substrat, einen N⁺-Source-Bereich 140, einen N⁺-Drain-Bereich 131 und einen N⁺-Löschungs-Drain-Bereich 121 aufweist. Auf dem N⁺-Löschungs-Drain-Bereich 121 ist eine erste Oxidschicht 160 mit einer Dicke von 7 nm bis 20 nm (70 Å bis 200 Å) als Tunnel-Oxidschicht aufgetragen. Ferner ist eine zweite Oxidschicht 180 auf dem p-Substrat 170 zwischen dem N⁺-Source-Bereich 140 und dem N⁺-Drain-Bereich 131 als Gate-Oxidschicht aufgetragen. Außerdem sind eine erste und zweite Isolierschicht 161 und 162, eine erste polykristalline Siliziumschicht 158 als potentialfreie (floating) Gate-Elektrode und eine zweite polykristalline Siliziumschicht 111 als Programmierungs- Gate-Elektrode vorgesehen.

Fig. 4 zeigt das entsprechende Schaltungssymbol des Speicherbausteins aus Fig. 3.

Der Schreibbetrieb des nichtflüchtigen FLOTOX-Speicherbausteins erfolgt durch Anlegen einer positiven Spannung (etwa +20 Volt) an die Programmierungs-Gate-Elektrode 111 und durch Anlegen von Masse an die Löschungs-Drain- Elektrode 121. Dieses Potential erzeugt ein elektrisches Feld über die erste Oxidschicht 160, wodurch der Tunnel Übergang der Elektronen von der Löschungs-Drain-Elektrode 121 zur potentialfreien (floating) Gate-Elektrode 150 erzeugt wird. Nach dem Übergang der Elektronen zur Gate- Elektrode 150 aufgrund des Tunneleffektes wird die Schwellwertspannung des Speicherbausteins positiv, so daß sich dieser nun im Enhancement-Modus befindet, d. h. selbstsperrend ist. Während des Lesebetriebs, bei der eine positive Spannung von etwa 2 Volt an der Programmierungs-Gate-Elektrode 111 anliegt, wird der Speicherbaustein also nichtleitend.

Zum Löschen des Speicherbausteins aus Fig. 3 und 4 wird eine positive Spannung V _pp an die Löschungs-Drain-Elektrode 121 angelegt, während die Programmierungs-Gate-Elektrode 111 an Masse gelegt, d. h. geerdet wird. Dadurch fließen die Elektronen aufgrund des Tunneleffektes zur Löschungs- Drain-Elektrode 121, und die potentialfreie (floating) Gate-Elektrode 150 wird positiv aufgeladen. Somit befindet sich der Speicherbaustein im Depletion-Modus und wird während des Lesebetriebes selbstleitend.

Die Programmierungs-Gate-Elektrode 111, die Löschungs-Drain- Elektrode 121 und die Drain-Elektrode 131 des nichtflüchtigen FLOTOX-Speicherbausteins sind entsprechend an die Verbindungsleitungen 110, 120 und 130 angeschlossen, während die Source-Elektrode 140 geerdet ist.

In Fig. 7 ist die Schaltung eines herkömmlichen Schaltungselementes zum Einprägen einer hohen Spannung dargestellt.

Dieses Schaltungselement enthält einen Enhancement-MOSFET 214 (im folgenden als "E-MOSFET" bezeichnet), an dessen Drain-Elektrode 210 eine positive Spannung V _pp liegt, die von einer entsprechenden, hier nicht dargestellten Schaltung erzeugt wird, und dessen Source-Elektrode an einen Knotenpunkt 222 und dessen Gate-Elektrode an einen Knotenpunkt 220 angeschlossen sind, einen Treibertransistor, bestehend aus einem E-MOSFET 218, dessen Gate- und Drain-Elektrode ebenfalls am Knotenpunkt 222 und dessen Source-Elektrode am Knotenpunkt 220 angeschlossen sind, und einen MOS-Koppelkondensator 216, an dessen eine Elektrode 212 ein Taktimpuls Φ, d. h. ein Rechteckimpuls von 5 V _ss , angelegt wird, der von einem nicht näher dargestellten Impulsgenerator erzeugt wird, und dessen andere Elektrode am Knotenpunkt 222 angeschlossen ist.

Wenn der Knotenpunkt 220 auf den Wert "logisch 1" (+5 Volt) gebracht wird, wird der MOSFET 214 zum Laden des getakteten Kondensators 216 eingeschaltet. Anschließend wird die Ladung vom MOS-Kondensator 216 bei jedem Taktimpuls durch den E-MOSFET 218 zum Knotenpunkt 220 übertragen. Da der Knotenpunkt 220 in diesem Fall potentialfrei ist, also "floatet", steigt dessen Spannung auf hohes Spannungspotential V _pp (+20 Volt).

Wenn sich dagegen der Knotenpunkt 220 auf "logisch 0", d. h. Null- oder Massepotential, befindet, wird der MOSFET 214 ausgeschaltet. Obwohl weiterhin der Taktimpuls Φ am MOS-Kondensator 216 anliegt und dadurch noch etwas Ladung zum Knotenpunkt 220 übertragen wird, wird dieser auf "logisch 0" bleiben, da er geerdet ist.

Wie Fig. 2 zeigt, ist jeder Knotenpunkt 220 der Schaltungselemente 200, 300 und 400 zum Einprägen einer hohen Spannung an Verbindungsleitungen 33, 120 und 34 angeschlossen. Die Verbindungsleitungen 31, 32, 33, 34, 35, 36, 110, 120 und 130 können beispielsweise aus Polysilizium oder Metall bestehen. Zwischen der Spannungsquelle mit der Versorgungsspannung V _cc (+5 Volt) und der Verbindungsleitung 34 sind in Reihe ein E-MOSFET 64 und ein Depletion- MOSFET 65 (im folgenden als "D-MOSFET" bezeichnet) eingeschaltet, welche eine gemeinsame Source-Drain-Verbindung haben. Die Gate-Elektrode des D-MOSFET 65 ist an die Verbindungsleitung 34 angeschlossen. An die Gate-Elektrode des E-MOSFET 64 wird ein Impulssignal CP angelegt, das zur Zeit des Adressierungsprogramms auf den Wert "logisch 1" ansteigt, worauf noch später näher eingegangen werden soll.

Zwischen der Verbindungsleitung 34 und Masse ist der Drain-Source-Kanal eines E-MOSFET 66 geschaltet. An die Gate-Elektrode dieses E-MOSFET 66 wird ein Reset-Impulssignal RS angelegt, das während des Reset-Programms den Wert "logisch 1" hat, worauf später noch näher eingegangen werden soll. Während des Adressierungsprogramms wird demnach die Spannung der Verbindungsleitungen 34 auf dem Wert "logisch 1" (+5 Volt) liegen, da die beiden MOSFETs 64 und 65 durchgeschaltet sind, und anschließend auf hohes Potential (+20 Volt) aufgrund der Wirkung des Schaltungselementes 400 zum Einprägen einer hohen Spannung.

Zwischen der Spannungsquelle mit der Versorgungsspannung V _cc (+5 Volt) und Masse sind die Drain-Source-Kanäle eines D-MOSFET 68, an dessen Gate-Elektrode der komplementäre Wert des Impulssignals CP angelegt wird, eines E-MOSFET 69, an dessen Gate-Elektrode dasselbe Signal CP wie an den MOSFET 68 angelegt wird, und eines D-MOSFET 70 in Reihe geschaltet, dessen GATE-Elektrode geerdet ist. Der Verbindungspunkt 71 beider MOSFETs 68 und 69 ist mit der Verbindungsleitung 34 verbunden.

Der aus den MOSFETs 67 bis 70 gebildete Schaltkreis dient als Referenzspannungsgenerator, wenn sich das Signal auf dem Wert "logisch 1" befindet, wodurch während des Lesebetriebes V _cc /2 (+2,5 Volt) auf den Verbindungsleitungen 34 und 110 erzeugt wird, worauf später noch näher eingegangen werden soll. Eine Spannung von V _cc /2 auf der Verbindungsleitung 110 gibt dem nichtflüchtigen FLOTOX-Speicherbaustein 100 im Depletion-Modus während des Lesebetriebes eine bessere Leitfähigkeit.

Die Verbindungsleitung 34 ist über den Drain-Source-Kanal eines D-MOSFET 90 mit der Verbindungsleitung 110 verbunden. Die Gate-Elektrode des MOSFET 90 ist an die Verbindungsleitung 33 angeschlossen. Zwischen der Spannungsquelle mit der Versorgungsspannung V _cc und der Verbindungsleitung 33 sind ein E-MOSFET 44 und ein D-MOSFET 45 in Reihe geschaltet. Die Gate-Elektrode des E-MOSFET 44 ist an die Verbindungsleitung 31, auf der ein von einem hier nicht dargestellten Adressenpuffer übertragenes Adressensignal A _k anliegt, und die Gate-Elektrode des D-MOSFET 45 an die Verbindungsleitung 33 angeschlossen. Zwischen der Verbindungsleitung 33 und Masse sind zwei E-MOSFETs 46 und 47 parallel geschaltet. An die Gate-Elektrode des E-MOSFET 46 wird ein Impulssignal angelegt. Die Gate-Elektrode des E-MOSFET 47 ist an die Verbindungsleitung 32 angeschlossen, auf der ein Adressensignal , d. h. der komplementäre Wert des Adressensignals A _k , anliegt. Wenn sich das Impulssignal auf dem Wert "logisch 0" befindet und das Adressensignal A _k "logisch 1" (und "logisch 0") ist, wird die Verbindungsleitung 33 auf hohem Potential V _pp liegen, was durch die beiden leitenden MOSFETs 44 und 45 und anschließend durch die Wirkung des Schaltungselementes 200 zum Einprägen einer hohen Spannung erreicht wird. Wenn das Adressensignal "logisch 1" (und A _k "logisch 0") ist, wird die Verbindungsleitung 33 auf "logisch 0" liegen, da nun der MOSFET 47 durchgeschaltet ist.

Schließlich ist das Ende der mit der Löschungs-Drain-Elektrode 121 verbundenen Verbindungsleitung 120 am Anschlußpunkt 56 angeschlossen, welcher zwei E-MOSFET 54 und 55 miteinander verbindet, die zwischen der Spannungsquelle mit der Versorgungsspannung V _cc und Masse in Reihe geschaltet sind, durch ein Reset-Signal RS und dessen komplementären Wert gesteuert werden und somit als Inverter funktionieren. Wenn sich das Reset-Signal RS während des Reset-Programms auf hohem Pegel befindet, liegt die Verbindungsleitung 120 auf hohem Potential V _pp , was durch den Inverter und das Schaltungselement 300 zum Einprägen einer hohen Spannung bewirkt wird.

Zwischen der Spannungsquelle mit der Versorgungsspannung V _cc und der Verbindungsleitung 130, die zur Drain-Elektrode 131 des nichtflüchtigen Speicherbausteins 100 führt, sind ein D-MOSFET 81, dessen Gate-Elektrode an einem Knotenpunkt 38 angeschlossen ist, und ein weiterer D- MOSFET 82 in Reihe geschaltet, dessen Gate-Elektrode geerdet ist.

Die am Knotenpunkt 38 angeschlossene Verbindungsleitung 35 führt zur Drain-Elektrode eines E-MOSFET 83, welche wiederum mit den Gate-Elektroden zweier weiterer E-MOSFETs 85 und 87 verbunden ist. Wenn das Signal PR während des Adressierungsprogramms auf "logisch 1" liegt und an die Gate-Elektrode des E-MOSFET 83 übertragen ist, dessen Source-Elektrode geerdet ist, wird der E-MOSFET 83 angeschaltet.

Der E-MOSFET 85 und ein D-MOSFET 84 sind zu einem Knotenpunkt 39 in Reihe geschaltet, um einen Inverter zu bilden. Der Knotenpunkt 39 ist an der Gate-Elektrode eines E-MOSFET 86 über die Verbindungsleitung 36 angeschlossen. Die Drain-Source-Kanäle der MOSFETs 86 und 87 sind zwischen den Verbindungsleitungen 31 und 32 über einen Knotenpunkt 37 in Reihe geschaltet.

Der Knotenpunkt 37 ist wiederum mit der Gate-Elektrode eines E-MOSFET 88 verbunden, dessen Source-Elektrode geerdet ist. Die Drain-Anschlußleitung 89 des E-MOSFET 88 ist an die redundante Zeilenleitung 3 angeschlossen.

Der von den MOSFETs 81 bis 88 gebildete Schaltkreis arbeitet während des Lesebetriebes als Abfrageeinheit, um zu bestimmen, ob eine redundante Zeilenleitung entsprechend dem programmierten Status des nichtflüchtigen Speicherbausteins 100 ausgewählt werden soll oder nicht. D. h. falls der nichtflüchtige Speicherbaustein 100 im Depletion- Modus programmiert ist und das Zeilenadressensignal A _k auf der Verbindungsleitung 31 auf "logisch 0" liegt, wird die Spannung des Knotenpunktes 38 sehr gering sein (auf Masse liegen), was durch die Leitung des Speicherbausteins 100 und durch das Signal PR bewirkt wird, welches während des Lesebetriebes "logisch 0" ist. Anschließend werden die MOSFETs 85 und 87 ausgeschaltet, und der MOSFET 86 wird aktiviert. Deshalb liegt das Potential des Knotenpunktes 37 auf dem Wert "logisch 0" und das der redundanten Zeilenleitung 3, die an die Verbindungsleitung 89 angeschlossen ist, auf dem Wert "logisch 1", so daß die entsprechende redundante Speicherzelle angesprochen wird.

Falls zu dieser Zeit das Zeilenadressensignal A _k den Wert "logisch 1" hat, würde das Potential des Knotenpunktes 37 auf dem Wert "logisch 1" liegen, und als Folge davon würden die an die redundante Zeilenleitung 3 angeschlossenen redundanten Speicherzellen nicht angewählt, sondern statt dessen die an die Hauptzeilenleitung 4 angeschlossenen Hauptspeicherzellen.

Falls demgegenüber der nichtflüchtige Speicherbaustein 100 im Enhancement-Modus programmiert ist, würde das Potential des Knotenpunktes 38 "logisch 1" sein, was durch das Nichtleiten bzw. Sperren des Speicherbausteins 100 erfolgt. Falls das komplementäre Zeilenadressensignal "logisch 0" ist, wird deshalb die redundante Zeilenleitung 3 angesprochen, was aufgrund des Durchschaltens des MOSFET 87 erfolgt.

Im folgenden soll anhand der Fig. 1 und 2 die Funktion der erfindungsgemäßen Schaltung beschrieben werden.

Die Programmierung der Zeilenadressenprogrammierungseinheiten RAPD ₀ bis RAPD _i+1 für den Austausch defekter gegen fehlerfreie Zellen kann in zwei Schritte unterteilt werden, nämlich in eine Reset- und eine Adressenprogrammierung.

Die Reset-Programmierung wird zur gleichen Zeit bei allen Zeilenadressenprogrammierungseinheiten RAPD ₀ bis RAPD _i+1 nach dem Test des Speicherfeldes vorgenommen, wobei sämtliche nicht flüchtige Speicherbausteine so programmiert werden, daß sie im Depletion-Modus arbeiten. Zu Beginn dieser Reset-Programmierung wird nur das Reset-Signal RS (von den Kontrollsignalen RS, CP und PR) auf den Wert "logisch 1" gesetzt. Anschließend werden die MOSFET 46 54 und 66 selbstleitend. Das Potential der Verbindungsleitungen 33, 34 und 110 liegt auf "logisch 0", und auf der Verbindungsleitung 120 wird ein hohes Potential V _pp aufgrund der Wirkung des Schaltungselementes 300 eingeprägt.

Als Folge davon befinden sich alle nichtflüchtigen Speicherbausteine in den Zeilenadressenprogrammierungseinheiten RAPD ₀ bis RAPD _i+1 im Depletion-Modus, da an der Löschungs- Drain-Elektrode 121 hohes Potential V _pp und an der Programmierungs-Gate-Elektrode 111 Null- bzw. Massepotential anliegt.

Nach Beendigung der Reset-Programmierung wird die Adressenprogrammierung für den Austausch redundanter Speicherzellen durchgeführt. Dabei werden die Zellenprogrammierungseinheiten RAPD ₀ bis RAPD _i+1 so programmiert, daß sie bei einem bestimmten Adressen-Bitmuster, durch welches normalerweise die Hauptzeilenleitung 4 angesteuert wird, statt dessen die redundante Zeilenleitung 3 aktivieren. Die Adressenprogrammierung kann durchgeführt werden, wenn das Zeilenadressensignal A _k entweder "logisch 0" oder "logisch 1" ist.

Auf jeden Fall werden die Programmierungs-Kontrollsignale PR und CP auf "logisch 1" und das Reset-Signal RS auf "logisch 0" gesetzt. Auf diese Weise ist das Potential auf der Verbindungsleitung 120 "logisch 0", da der MOSFET 55 selbstleitend ist, und die Verbindungsleitung 34 wird auf hohes Potential V _pp geladen, was aufgrund der Selbstleitung der MOSFETs 64 und 65 und durch die Funktion des Schaltungselementes 400 zum Einprägen einer hohen Spannung bewirkt wird.

Falls dabei das Zeilenadressensignal A _k auf der Verbindungsleitung 31 den Wert "logisch 0" (und das dazu komplementäre Signal den Wert "logisch 1") hat, wird der MOSFET 44 ausgeschaltet und der MOSFET 47 eingeschaltet. Anschließend wird die Verbindungsleitung 33 bis auf Null- bzw. Massepotential entladen. Deshalb überträgt der Trenn- MOSFET 90 nur einen Teil des hohen Potentials V _pp (+20 Volt) auf die Verbindungsleitung 110.

Als Folge davon liegt über die Verbindungsleitung 110 ein Potential von etwa 3 Volt an der Programmierungs-Gate- Elektrode 111 an. Da dieses Potential kein elektrisches Feld von geeigneter Größe erzeugen kann, um den Programmierungsstatus des Speicherbausteins 100 zu ändern, wird der Speicherbaustein 100 weiterhin im Depletion-Modus wie zum Zeitpunkt der oben beschriebenen Reset-Programmierung bleiben.

Falls ein Zeilenadressensignal A _k auf der Verbindungsleitung 31 "logisch 1" ist, werden die MOSFETs 44 und 45 selbstleitend, und anschließend erhält die Verbindungsleitung 33 ein hohes Potential V _pp aufgrund der Wirkung des Schaltungselementes 200 zum Einprägen einer hohen Spannung. Deshalb wird die Spannung auf der Verbindungsleitung 110 auf hohes Potential V _pp aufgrund des selbstleitenden MOSFET 90 ansteigen. Als Folge davon wird der nichtflüchtige Speicherbaustein 100 in den Enhancement-Modus gebracht.

Nach vollständiger Beendigung der oben beschriebenen Programmierungsschritte arbeitet der redundante Zeilendecoder 10 während des Lesebetriebes so, daß die redundante Zeilenleitung 3 anstelle der Hauptzeilenleitung 4 angesteuert wird. Der Lesebetrieb wird von der aus den MOSFETs 81 bis 88 gebildeten Abfrageeinheit durchgeführt. Dabei befinden sich alle Signale CP, RS und PR auf dem Wert "logisch 0", was auch der Normalzustand ist. Deswegen ist das Potential der Verbindungsleitungen 110 und 120 gleich "logisch 0". Falls der nichtflüchtige Speicherbaustein 100 im Depletion-Modus programmiert ist, wird auch der Knotenpunkt 38 auf "logisch 0" liegen, und anschließend wird der MOSFET 86 durchgeschaltet, während der MOSFET 87 ausgeschaltet wird. Dadurch befindet sich das Potential am Knotenpunkt 37 ebenfalls auf dem Wert "logisch 0" des Adressensignals A _k , und der MOSFET 88 ist ausgeschaltet. Anschließend wird die redundante Zeilenschaltung 3 angesteuert. Falls der nichtflüchtige Speicherbaustein 100 im Enhancement-Modus programmiert ist, werden der MOSFET 86 aus- und der MOSFET 87 eingeschaltet. Deshalb wird die redundante Zeilenleitung 3 angesteuert, wenn das Adressensignal "logisch 0" ist.

Falls die an der Hauptzeilenleitung 4 angeschlossenen Speicherzellen fehlerfrei sind, wird eines der Ausgangssignale der Zeilenadressenprogrammierungseinheiten RAPD _i und RAPD _i+1 "logisch 0" aufgrund der oben beschriebenen Reset-Programmierung sein. Dadurch bleibt die redundante Zeilenleitung 3 auf dem Wert "logisch 0", so daß sie nicht aktiviert wird.

Falls die Speicherzellen an der Hauptzeilenleitung 4 defekt sind, werden eine oder mehrere Zeilenadressenprogrammierungseinheiten, die als Eingangssignal ein auf "logisch 0" liegendes Zeilenadressensignal A _k (k = 0 . . . i) erhalten, in den Depletion-Modus umprogrammiert, während diejenigen Zeilenadressenprogrammierungseinheiten, die als Eingangssignale die auf "logisch 1" liegenden Zeilenadressensignale A _k erhalten, in den Enhancement-Modus umprogrammiert werden.

Obwohl im beschriebenen Ausführungsbeispiel ein nichtflüchtiger FLOTOX-Speicherbaustein verwendet wird, wenn das Hauptelement defekt ist, dürfte eine weitere Redundanz vorteilhaft sein. Dazu kann als Speicherbaustein 100 (siehe Fig. 2) ein nichtflüchtiger 4-Zellen-FLOTOX- Speicherbaustein verwendet werden, der als Brücke geschaltet ist.

In Fig. 5 ist eine Schaltung aus vier nichtflüchtigen FLOTOX-Speicherzellen 202 bis 205 dargestellt, deren Programmierungs-Gate-Elektroden zusammen an einen Programmierungs- Gate-Anschluß 211 und deren Löschungs-Drain-Elektroden zusammen an einen Löschungs-Drain-Anschluß 221 geschaltet sind. Die Drain-Elektroden der Speicherbausteine 202 und 203 sind zusammen an einem Drain-Anschluß 231 angeschlossen. Die Sourceelektroden der Speicherbausteine 202 und 203 sind zusammen mit den Drain-Elektroden der Speicherbausteine 204 und 205 verbunden. Die Sourceelektroden der Speicherbausteine 204 und 205 sind geerdet. Der Programmierungs-Gate-, der Löschungs-Drain- und der Drain-Anschluß 211, 221 und 231 sind entsprechend an die Verbindungsleitungen 110, 120 und 130 angeschlossen. Der nichtflüchtige 4-Zellen-FLOTOX-Speicherbaustein funktioniert in derselben Weise wie der nichtflüchtige FLOTOX-Speicherbaustein, der in den Fig. 3 und 4 dargestellt ist.

Der nichtflüchtige 4-Zellen-FLOTOX-Speicherbaustein aus Fig. 5 kann nicht benutzt werden, wenn mindestens zwei der vier Speicherbausteine 202 bis 205 defekt sind. Deshalb kann die Wahrscheinlichkeit P _T , bei der das nichtflüchtige 4-Zellen-FLOTOX-Speicherelement defekt ist, durch folgende Gleichung wiedergegeben werden:

P _T = 2P² (1-P²) + 4P³ (1-P) + P⁴ + 2P²,

wobei P die Wahrscheinlichkeit ist, bei der ein nichtflüchtiger FLOTOX-Speicherbaustein gemäß Fig. 3 und 4 bereits bei der Herstellung defekt ist.

Da im allgemeinen der Wert von P sehr klein ist und etwa bei 10^-5 liegt, wird die Zuverlässigkeit des 4-Zellen- Speicherbausteins aus Fig. 5 im Gegensatz zu einem 1- Zellen-Speicherelement gemäß den Fig. 3 und 4 um 10^-5 ansteigen.

In Fig. 6 ist eine Schaltung zum Austausch mehrerer Hauptzeilenleitungen gegen mehrere redundante Zeilenleitungen dargestellt. Dabei hat jede der redundanten Zeilendecoder 10 A bis 10 I denselben Aufbau wie der redundante Zeilendecoder 10 aus Fig. 1, und die Hauptzeilendecoder 20 A bis 20 I sind ebenfalls NOR-Gatter.

Falls unter der Annahme, daß die an der Hauptzeilenleitung 4 A angeschlossenen Hauptspeicherzellen defekt sind, die Zeilenadressenprogrammierungseinheiten RAPD _0A bis RAPD _i+1A so programmiert sind, daß sie mit Hilfe des Adressierungsprogrammes die fehlerhaften Zellen ersetzen, und die Zeilenadressensignale zum Ansteuern der Hauptspeicherzellen auf der Hauptzeilenleitung 4 A dem erfindungsgemäßen Halbleiterchip zugeführt werden, würde das Signal auf der redundanten Zeilenleitung 3 A auf den Wert "logisch 1" ansteigen. Anschließend wird das Ausgangssignal eines aus einem NOR-Gatter 5 und einem Inverter 6 gebildeten NAND-Gatter "logisch 1" sein, welches die auf den redundanten Zeilenleitungen 3 A bis 3 I anliegenden Signale als Eingangssignale erhält. Deshalb werden alle Ausgangssignale der am NAND-Gatter angeschlossenen Hauptzeilendecoder 20 A bis 20 I "logisch 0" werden, so daß die an den Hauptzeilenleitungen 4 A bis 4 I angeschlossenen Hauptspeicherzellen nicht aktiviert werden.

Falls alle Speicherzellen im Hauptspeicherfeld defektfrei sind, werden mit Hilfe der oben beschriebenen Reset-Programmierung alle redundanten Zeilenleitungen 3 A bis 3 I auf "logisch 0" gelegt, so daß keine redundanten Speicherzellen angesprochen werden.

Zum Schluß sei angemerkt, daß die Erfindung gegenüber der beschriebenen Ausführungsform modifiziert werden kann, indem beispielsweise die Eingangssignale der zusätzlichen Zeilenadressenprogrammierungseinheit RAPD _i+1 komplementär gegenüber den Eingangssignalen einer bestimmten Einheit der übrigen Zeilenadressenprogrammierungseinheiten sein können.

Claims (5)

1. Halbleiterschaltung zum Ansteuern von Ersatzspeicherzellen eines Halbleiterspeichers, mit:

• - einer Hauptleitung (4), die an eine Anzahl normaler Speicherzellen angeschlossen ist;
• - einer Ersatzleitung (3), die an eine Anzahl von Ersatz­ speicherzellen angeschlossen ist;
• - einem Hauptdekoder (20) zum Ansteuern der Hauptleitung (4) in Abhängigkeit von einem Signal auf der Ersatzleitung (3) sowie in Abhängigkeit von bestimmten Kombinationen von Adressensignalen (A _i) und deren Komplementen ; und
• - einem redundanten Dekoder (10), der an die Ersatzleitung (3) angeschlossen ist und diese in Abhängigkeit von den Adressensignalen (A _i) und deren Komplementen ansteuert;

dadurch gekennzeichnet, daß der redundante Dekoder (10) aufweist:

• - eine Anzahl erster Adressenprogrammierungseinheiten (RAPD ₀-RAPD _i ), die zwischen ein Bezugspotential (V _cc) und die Ersatzleitung (3) gelegt sind und die dazu dienen, die Ersatzleitung (3) an das Bezugspotential (V _cc) in Abhängigkeit von Paaren von Eingangssignalen /A _i ) an­ zuschließen bzw. davon zu trennen; und
• - eine zweite Adressenprogrammierungseinheit (RAPD _i+1), die parallel zu den ersten Adressenprogrammierungseinheiten (RAPD₀-RAPD _i) zwischen Bezugspotential (V _cc) und die Ersatzleitung (3) gelegt ist, um die Ersatzleitung (3) an das Bezugspotential (V _cc) anzuschließen oder davon zu trennen, und zwar in Abhängigkeit von einem Eingangssignalpaar (A _i /, das komplementär zu den Eingangssignalpaaren /A _i ) für eine ausgewählte Einheit der Anzahl der ersten Adressenprogrammierungs­ einheiten (RAPD _i) ist;
• - so daß in einer ersten Programmierung (Resetmodus) irgendeine der ausgewählten ersten Programmierungseinheiten (RAPD _i) oder die zweite Programmierungseinheit (RAPD _i+1) die Ersatzleitung (3) an das Bezugspotential (V _cc) anschließt, diese abkoppelt und die Hauptleitung (4) auswählt, und in einer zweiten Programmierung (Adressierungsmodus) beim Auftreten von schadhaften normalen Speicherzellen jede der Programmierungseinheiten (RAPD₀- RAPD _i+1) die Ersatzleitung (3) vom Bezugspotential (V _cc) trennt und damit die Ersatzleitung (3) ansteuert.

2. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß jede Adressenprogrammierungseinheit aufweist:

• - einen nichtflüchtigen Speicherbaustein (100) mit einer Programmierungs-Gate-Elektrode (111), einer Löschungs- Drain-Elektrode (121), einer Drain-Elektrode (131) und einer geerdeten Source-Elektrode (140);
• - eine an die Programmierungs-Gate-Elektrode (111) über einen Trenn-Transistor (90) angeschlossene erste Pump­ schaltung (200) zum Einprägen einer hohen Spannung während der zweiten Programmierung und eines niedrigen Potentials während der ersten Programmierung und zum Zuführen eines bestimmten Potentials an die Programmierungs-Gate- Elektrode (111), so daß der Speicherbaustein (100) während des Lesebetriebes leitend wird;
• - eine an die Löschungs-Drain-Elektrode (121) angeschlossene zweite Pumpschaltung (300) zum Einprägen einer hohen Spannung bei der ersten Programmierung;
• - eine dritte Pumpschaltung (400) zum Einprägen einer genügend hohen Spannung in den Eingang des Trenn-Transi­ stors (90), so daß die von der ersten Pumpschaltung (200) während der zweiten Programmierung erzeugte hohe Spannung an die Programmierungs-Gate-Elektrode (111) übertragen wird, wenn das wahre Adressensignal "logisch 1" ist, wodurch der Programmierungszustand des programmierten Speicherbau­ steins (100) geändert wird, und zum Einprägen einer niedrigen Spannung, wenn das wahre Adressensignal komplementär ist, wodurch keine Änderung des Program­ mierungszustandes des Speicherbausteins (100) erfolgt; und
• - eine an die Drain-Elektrode (131) angeschlossene Abfrage­ schaltung (81-88) zum Anlegen von Nullpotential (Masse) an die an die redundante Leitung (3) angeschlossene Ausgangsleitung (89), wenn die das wahre Adressensignal führende Leitung auf "logisch 1" liegt, und zum Trennen der Ausgangsleitung (89) von Nullpotential (floating), wenn auf der das wahre Adressensignal führenden Leitung ein komplementärer Wert liegt.

3. Schaltung nach Anspruch 2, dadurch gekennzeichnet, daß der nichtflüchtige Speicherbaustein (100) mehrere nichtflüchtige Speicherzellen (202-205) enthält, deren Programmierungs-Gate­ elektroden an einen Gate-Anschluß (211) und deren Löschungs- Drain-Elektroden an einen Löschungs-Drain-Anschluß (221) geschaltet sind und wobei jeweils zwei Speicherzellen (202, 204; 203, 205) mit ihren Drain- und Source-Elektroden aneinander angeschlossen sind, deren Drain-Elektroden an einen Drain-Anschluß (231) parallel geschaltet sind und die beiden übrigen Source-Elektroden geerdet sind.

4. Schaltung nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß der nichtflüchtige Speicherbaustein (100) ein FLOTOX- Speicherbaustein ist.