DE3141555A1 - Halbleiterspeicher - Google Patents
HalbleiterspeicherInfo
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- DE3141555A1 DE3141555A1 DE19813141555 DE3141555A DE3141555A1 DE 3141555 A1 DE3141555 A1 DE 3141555A1 DE 19813141555 DE19813141555 DE 19813141555 DE 3141555 A DE3141555 A DE 3141555A DE 3141555 A1 DE3141555 A1 DE 3141555A1
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
Landscapes
- Static Random-Access Memory (AREA)
Description
before the
Tokyo Shibaura Denki Kabushiki Kaisha
Kawasaki, Japan
Möhlstraße37 D-8000 München 80
Tel.: 089/982085-87 Telex: 0529802 hnkl d
Telegramme: ellipsoid
ESH-56P394-2
20. Oktober 1981/wa
Halbleiterspeicher
Die Erfindung betrifft einen Halbleiterspeicher, der als statischer Randomspeicher (RAM) oder als programmierbarer
Festwertspeicher mit elektrisch änderbarem Inhalt (EAROM) zu arbeiten vermag.
Halbleiterspeicher■lassen sich allgemein in Randomspeicher
(RAMs) und Festwertspeicher (ROMs) einteilen. Der Randomspeicher ist ein Lese/Einschreibspeicher, bei dem das Einschreiben
und Auslesen von Daten frei möglich ist, während ein Festwertspeicher nur für Datenauslesung benutzt wird.
Diese Speicher werden jeweils entsprechend ihrer jeweiligen Funktion eingesetzt. Bei einem Mikrorechner wird
beispielsweise ein Randomspeicher für die Speicherung von häufig geänderten Informationen benutzt, während ein Festwertspeicher
für die Speicherung von Daten, etwa eines Programms, die nicht geändert werden,eingesetzt wird.
Ein durch einen integrierten Halbleiterschaltkreis gebildeter Randomspeicher ist im wesentlichen ein leistungsabhängiger
bzw. flüchtiger Speicher, der bei einer Unterbrechung der Stromzufuhr die gespeicherten Daten nicht zu
halten vermag. Ein Festwertspeicher ist dagegen ein leistungsunabhängiger bzw. nicht-flüchtiger Speicher, der
die Speicherdaten auch bei Unterbrechung der Stromzufuhr
zu halten vermag.
30
30
Neben den herkömmlich begrenzten Anwendungsgebieten des
Random- und des Festwertspeichers ist es jedoch häufig erforderlich, daß die Speicherdaten änderbar und nichtflüchtig sind. Zu diesem Zweck sind Festwertspeicher entwickelt
worden, welche die ihnen eigene Nicht-Flüchtigkeit besitzen und bei denen erforderlichenfalls die gespeicherten
Daten geändert werden können. Unter diesen Festwertspeichern besitzt der sog. EAROM (elektrisch änderbarer
:-; -: - .': 3H1555
-X-
Festwertspeicher) den Vorteil, daß die gespeicherten Daten
ohne Verwendung eines Ultraviolettstrahlungsgenerators
elektrisch gelöscht werden können.
Der EAROM verwendet als Speicherzellen MNOS- bzw. Metallnitridoxid-Halbleiter-Transistoren,
die eine Siliziumnitridschicht und eine Siliziumoxidschicht zwischen einer Gate-Elektrode und einem Halbleitersubstrat aufweisen und
,Q die Elektronen in der Grenzfläche zwischen beiden Schichten
zu speichern vermögen. Im Fall eines Speichers mit MNOS-Transistoren erfolgen Einschreiben, Auslesen und Löschen
von Daten durch Anlegung von Spannungen an die Gate-Elektroden der MNOS-Transistören. Die in diese Transistoren
5 eingeschriebenen Daten verflüchtigen sich daher auch bei·
Stromzuführunterbrechung bzw. Stromausfall nicht und können nach der Wiederanlegung von Strom ausgelesen werden.
Wie erwähnt, kann ein EAROM auf dieselbe Weise arbeiten wie 3er Randomspeicher. Im Vergleich zu letzterem sind jedoch
die Auslesegeschwindigkeit und insbesondere die Einschreibgeschwindigkeit außerordentlich niedrig. Weiterhin können
bei einem EAROM die in den Speicherzellen gespeicherten Daten nicht selektiv von Zelle zu Zelle gelöscht werden.
Aus diesem Grund kann ein EAROM eigentlich nicht als Randomspeicher benutzt werden.
Aufgabe der Erfindung ist damit insbesondere die Schaffung eines Halbleiterspeichers, bei dem eine Randomspeicher-
bzw. RAM-Funktion oder eine EAROM-Funktion unter Verwendung
positiver und negativer Steuerimpulse selektiv ausführbar ist, der eine niedrige Verlustleistung besitzt und
bei dem das Einschreiben und Auslesen von Daten mit einer einzigen Stromquelle erfolgen kann.
Diese Aufgabe wird durch die in den beigefügten Patentansprüchen gekennzeichneten Merkmale gelöst.
-r-
Der erfindungsgemäße Halbleiterspeicher umfaßt eine erste
und eine zweite Reihenschaltung, die zu einer Gleichspannungsquelle
parallelgeschaltet sind. Die erste Reihen-
,_ schaltung enthält einen MOS-Transistor des p-Kanal-Typs,
b
eine erste Diode, die in bezug auf die Polarität der Gleichspannungsquelle
in Vorwärts- bzw. Durchlaßrichtung gepolt ist, einen ersten MNOS-Transistor des n-Kanal-Typs und
einen mit diesem in Reihe geschalteten zweiten MOS-Tran-
, n sistor des n-Kanal-Typs. Die zweite Reihenschaltung enthält
einen dritten MOS-Transistor des p-Kanal-Typs, eine zweite Diode, die in bezug auf die Polarität der Gleichspannungsquelle
in Vorwärts- bzw. Durchlaßrichtung gepolt ist, einen zweiten MNOS-Transistor des n-Kanal-Typs und
j5 einen mit letzterem in Reihe geschalteten vierten MOS-transistor
des n-Kanal-Typs.
Die Gate-Elektroden von erstem und zweitem MOS-Transistor
sind mit einem Anschlußpunkt (zweiter Ausgang) zwischen dem zweiten MNOS-Transistor und dem vierten MOS-Transistor
verbunden, während die Gate-Elektroden von drittem und viertem MOS-Transistor an einen Anschlußpunkt (erster
Ausgang) zwischen erstem MNOS-Transistor und zweitem MOS-Transistor
angeschlossen sind. Ein fünfter MDS-Transistor des n-Kanal-TYPS/
dessen Gate-Elektrode mit einer Wörtleitung verbunden ist, ist zwischen
den ersten Ausgang und eine erste Ziffernleitung (digit line) geschaltet. Ein sechster MOS-Transistor vom n-Kanal-Typ,
dessen Gate-Elektrode mit der Wortleitung verbunden ist, ist zwischen den zweiten Ausgang und eine zweite Ziffernleitung
geschaltet. Die Gate-Elektroden von erstem und zweitem MNOS-Transistor sind gemeinsam an eine Steuer(impuls)
signalleitung angeschlossen.
Bei dem Speicher mit dem beschriebenen Aufbau wird die Steuersignalleitung normalerweise auf einer Bezugsspannung
(0 V ) gehalten. Wenn der Steuersignalleitung ein negativer Löschimpuls (einer die Speisespannung wesentlich übersteigenden
Größe) zugeführt wird, schalten erster und zweiter
-Jf-
MNOS-Transistor durch. Der Speicher arbeitet dabei als
statischer Randomspeicher aus einem CMOS-Flip-Flop. Wenn
dagegen ein positiver Einschreibimpuls (mit einer die
Speisespannung wesentlich übersteigenden Größe) an die
Steuersignalleitung angelegt wird, werden die im Randomspeicher gespeicherten Daten in den ersten und zweiten
MNOS-Transistor umgespeichert und damit nicht-flüchtig bzw. leistungsunabhängig gemacht.
Speisespannung wesentlich übersteigenden Größe) an die
Steuersignalleitung angelegt wird, werden die im Randomspeicher gespeicherten Daten in den ersten und zweiten
MNOS-Transistor umgespeichert und damit nicht-flüchtig bzw. leistungsunabhängig gemacht.
Wie erwähnt, kann der erfindungsgemäße Speicher somit in Abhängigkeit von der Anlegung eines negativen oder eines
positiven Steuerimpuls an die SteuerJimpuls)Signalleitung
als statischer Randomspeicher oder als Festwertspeicher arbeiten. Die Daten können in den statischen Randomspeicher
mit hoher Geschwindigkeit eingeschrieben werden, und die eingeschriebenen Daten können mit hoher Geschwindigkeit
mittels eines Einschreibimpulses ziemlich schmaler Impulsbreite nicht-flüchtig bzw. leistungsunabhängig (nonvolatile)
gemacht werden. Der erfindungsgemäße Speicher ist grundsätzlich in CMOS-Konfiguration aufgebaut, so daß er mit
einer einzigen Gleichspannungsversorgung arbeitet und
seine Verlustleitung bzw. Stromverbrauch äußerst niedrig ist.
seine Verlustleitung bzw. Stromverbrauch äußerst niedrig ist.
Im folgenden ist eine bevorzugte Ausführungsform der Erfindung
anhand der beigefügten Zeichnung näher erläutert. Es zeigen:
Fig. 1 ein Schaltbild eines Halbleiterspeichers mit Merkmalen nach der Erfindung und
Fig. 2 bis 4 Zeit(steuer)diagramme zur Erläuterung der
Arbeitsweise des erfindungsgemäßen HaIbleiter-Speichers.
In Fig. 1 ist eine leistungslose bzw. nicht-flüchtige
Speicherzelle gemäß der Erfindung dargestellt, die durch einen aus CMOS-Transistoren bestehenden statischen Randomspeicher
und MNOS-Transistoren gebildet wird.
Die Speicherzelle umfaßt gemäß Fig. 1 zwei Reihenschaltungen 11a und 11b, die parallel zwischen eine Gleichspannungsquelle
Vcc (von z.B. +5 V) und Masse geschaltet
IQ sind. Die erste Reihenschaltung 11a enthält einen p-Kanal-
bzw. p-MOS-Transistor 12a, eine Diode 13a, einen n-Kanal-
bzw. n-MNOS-Transistor 14a und einen η-Kanal- bzw. n-MOS-Transistor
15a, die auf die dargestellte Weise in Reihe geschaltet sind. Die zweite Reihenschaltung lib umfaßt
einen p-MOS-Transistor 12b, eine Diode 13b, einen n-MNOS-Transistor
14wb und einen η-MOS-Transistor 15_b, die ebenfalls
miteinander in Reihe geschaltet sind.
Ein Anschlußpunkt A (erster Ausgang der Speicherzelle) zwischen dem n-MNOS-Transistor 14a und dem n-MOS-Transistor
15a ist an die Gate-Elektroden des p-MOS-Transistors
12b und des η-MOS-Transistors 15b angeschlossen, während
ein Anschlußpunkt B (zweiter Ausgang der Speicherzelle) zwischen dem n-MNOS-Transistor 14b und dem n-MOS-Transistor
15b mit den Gate-Elektroden des p-MOS-Transistors 12a und des η-MOS-Transistors 15a verbunden ist.
Wenn bei dieser Anordnung die n-MNOS-Transistoren 14a und 14b durchgeschaltet sind, bilden die p-MOS-Transistoren
12a und 12b sowie die η-MOS-Transistoren 15a und 15b einen
Flip-Flopkreis (statischer Randomspeicher), der durch kreuzweise gekoppelte CMOS-Umsetzer gebildet wird.
Ein η-MOS-Transistor 16a, dessen Gate-Elektrode mit einer
Wortleitung W verbunden ist, ist zwischen den ersten Ausgang A und eine erste Ziffernleitung D geschaltet, während
ein η-MOS-Transistor 16b mit an die Wortleitung angeschlossener
Gate-Elektroden zwischen den zweiten Ausgang B und eine zweite Ziffernleitung D geschaltet ist. Die Gate-
- 3 U1-555
-Sf-
Elektroden der n-MNOS-Transistoren 14a und 14b sind mit
einer Steuersignalleitung MG verbunden.
,_ Bei der beschriebenen Speicherzelle werden nicht-flüchtige
bzw. leistungsunabhängige Daten unter Ausnutzung der Hystereseeigenschaften einer Schwellenwertspannung Vth der
n-MNOS-Transistoren 14a und 14b gespeichert. Diese Daten werden, genauer gesagt, in der Weise gespeichert, daß
,n einer der n-MNOS-Transistoren 14a und 14b als Verarmungstyp-Transistor
(mit negativer Schwellenwertspannung) arbeitet, der dann durchschaltet, wenn seine Gate-Spannung 0 V beträgt,
während der andere Transistor als Anreicherungstyp-Transistor (mit positiver Schwellenwertspannung) arbeitet,
der bei einer Gate-Spannung von 0 V sperrt. Bei dieser Ausführungsform beträgt die Speise-Gleichspannung +5 V,
wobei ein Löschimpuls von etwa -28 V (Impulsbreite etwa 1 ms) zum Löschen der nicht-flüchtigen Daten an die
Steuersignalleitung MG angelegt wird. Ein Einschreibimpuls (Impulsbreite 1 ms) von etwa +28 V wird zum Einschreiben
von nicht-flüchtigen Daten, oder um die im Randomspeicher gespeicherten Daten nicht-flüchtig bzw. leistungsunabhängig
zu machen, an die Steuersignalleitung MG angelegt. Die Steuersignalleitung MG wird normalerweise auf O V gehalten.
Wenn die Speisespannung in einem Zustand, in welchem die Speicherzelle nicht-flüchtige Daten speichert, an die
Speicherzelle angelegt wird, arbeitet letztere in der Festwertspeicherbetriebsart. Die in Form der unterschiedliehen
Schwellenwertspannungen der n-MNOS-Transistoren 14a und 14^b gespeicherten, nicht-flüchtigen bzw, leistungsunabhängigen
Daten, erscheinen an erstem und zweitem Ausgang A bzw. B als unterschiedliche Spannungspegel, nämlich einmal
etwa 5 V und zum anderen etwa·O V. Diese Daten werden
über Transistoren 16a und 16b zu den, Datenleitungen D bzw. D ausgelesen, indem der Pegel der Wortleitung W erhöht
wird.
-" : -..; 3H1555
-to
Zum Löschen der in den n-MNOS-Transistoren 14a und 14b
gespeicherten leistungsunabhängigen Daten wird ein Löschimpuls von etwa -28 V von der Steuersignalleitung
MG zu den Gate-Elektroden der n-MNOS-Transistoren 14a und 14b zugeführt. Die n-MNOS-Transistoren 14a und 14b werden
zu Verarmungstyp-Transistoren mit negativer Schwellenwertspannung,
Wenn daher die Gate-Spannung 0 V beträgt, werden diese Transistoren 14a und 14b durchgeschaltet,
wobei sie als Elemente mit niedrigem Widerstand wirken. In diesem Zustand arbeitet die Speicherzelle als
statischer Randomspeicher aus CMOS-Transistoren. Das Aus-;
lesen und Einschreiben von Daten geschieht somit, wie üblich über die Wortleitung W und die Ziffernleitungen D,
D. Die in den n-MNOS-Transistoren 14a und 14b gespeicherten
nicht-flüchtigen bzw. leistungsunabhängigen Daten werden in der Weise leistungsabhängig gemacht, daß sie
durch Anlegung eines Löschimpulses an die Gate-Elektroden der Transistoren 14a und 14b zum CMOS-Flip-Flop übertragen
werden. Die in letzterem gespeicherten leistungsabhängigen (flüchtigen) Daten können (dann) ausgelesen werden, sofern
keine neuen Daten eingeschrieben werden.
Die in der Randomspeicherbetriebsart in der Speicherzelle gespeicherten Daten sind leistungsabhängig bzw. flüchtig
(volatile) . Die Umwandlung der in der Randomspeicherzelle
gespeicherten leistungsabhängigen Daten in leistungsunabhängige bzw. nicht-flüchtige (nonvolatile) Daten ist
im folgenden beschrieben.
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Es sei angenommen, daß zum Einschreiben der Dateneinheit "1" Signalspannurigen an die Ziffernleitungen D und D angelegt
werden, so daß der erste Ausgang A auf eine Spannung VO (etwa 5 V) und der zweite Ausgang B auf die Bezugsspannung
(0 V ) übergeht. Im Fall der dargestellten, den Gate-Elektroden der Transistoren 15a und 15b zugeordneten
Streukapazitäten Cl bzw. C2 lädt sich die Kapazität C2 auf die Spannung VO auf, während sich die Kapazität Cl
: '■'■■■■ : - .-. 3H1555
An
-ier-
entlädt. Wenn in diesem Augenblick ein Einschreibimpuls von der Steuersignalleitung MG zu den Gate-Elektroden
der Tansistoren 14a und 14b geliefert wird, schalten letztere durch. Für die Streukapazitäten CMl und CM2 der Gate-Elektroden
der Transistoren 14a bzw. 14b (Fig.l) bestimmt sich eine Spannung VA am ersten Ausgang A durch die
Gleichung:
VA = |CM1/(CM1 + C20 · VMGW + VO (1)
Darin bedeutet VMGW die Spannung des Einschreibimpulses. · Da die Kapazität C2 auf die Spannung VO aufgeladen und
der Transistor 15b daher durchgeschaltet ist, bestimmt
sich eine Spannung VB am zweiten Ausgang B durch
VB= OV .... (2)
Eine Kanalspannung des n-MNOS-Transistors 14a erhöht sich
demzufolge wegen des Vorhandenseins der Diode 13a auf die Spannung VA nach Gleichung (1).Die Diode 13a ist vorgesehen, um einen Abfall der Spannung VA durch einen zwischen
Source (p-Typ) und Substrat (η-Typ) des p-MOS-Transistors 12a gebildeten pn-übergang zu verhindern.
25
Eine Kanal-Gate-Spannung v c_Gi4 des n-MNOS-Transistors 14a
bestimmt sich wie folgt:
C-G14a ~ | VMGW-V | A = [1 | - CMl/(C2 | + CMl) | ] | •VMGW - | VO |
...<3) | |||||||
Mit CMl | = C2, | ||||||
VC-G14a = | j VMGW | - VO » | 9 V | ...(4) |
Dies bedeutet, daß die Spannung V_ _«, . erheblich niedri-
C—CjI 4a
ger ist als die Einschreibimpulsspannung (+28 V), so daß der Transistor 14a bei Anlegung des Löschimpulses (-28 V)
in der Verarmungsbetriebsart verbleibt.
. 3U1555
-Zt-
Da andererseits der Transistor 15b durchgeschaltet ist, bestimmt sich eine Kanal-Gate-Spannung V ri4h des Transistors
14b durch
VC-G14b = ^^ = +28 V --.(5)
Der Transistor 14b geht daher von einem Verarmungstyp auf einen Anreichungstyp über, wobei er sich bei einer Gate-Spannung
von 0 V im Sperrzustand befindet. Es ist somit ersichtlich, daß die Speicherzelle die Dateneinheit "1"
in der Weise speichert, daß die Transistoren 14a und 14b zu Verarmungs- bzw. Anreicherungstyptransistoren werden.
Auch bei einer Strom(zufuhr)unterbrechung ändert sich der
Zustand der Transistoren 14a und 14b nicht, sofern nicht erneut ein Löschimpuls über die Steuersignalleitung MG
zugeführt wird. Auf diese Weise werden in der Random-Speicherbetriebsart eingeschriebene leistungsabhängige
Daten leistungsunabhängig gemacht. Bei Stromanlegung ändert sich der Zustand der Transistoren 14a und 14b nicht,
und die Speicherzelle wird in den Zustand zum Einschreiben von Daten versetzt, d.h. die Speicherzelle arbeitet als
EAROM. Die Datenauslesung erfolgt auf dieselbe Weise wie beim herkömmlichen Festwertspeicher, während die Steuersignalleitung
MG auf der Bezugsspannung (OV) gehalten
wird.
^° Im folgenden ist die Arbeitsweise der Speicherzelle mit
dem beschriebenen Aufbau anhand von Fig. 2 bis 4 erläutert.
3U1555
Wenn gemäß Fig. 2 elektrischer Strom anliegt, können leistungsunabhängige bzw. nicht-flüchtige Daten aus dem
als Festwertspeicher arbeitenden Speicher ausgelesen werden. Wenn in diesem Zustand ein negativer Löschimpuls
VMGE an die n-MNOS-Transistören 14a und 14b angelegt wird,
werden die in letzteren gespeicherten leistungsunabhängigen Daten auf vorher beschriebene Weise gelöscht, so daß der
Speicher als statischer Randomspeicher wirkt, in den neue Daten eingeschrieben werden können. Die im statischen
Randomspeicher gespeicherten Daten sind unweigerlich leistungsabhängig
bzw. flüchtig, so daß sie bei einer Strom- · unterbrechung gelöscht werden können. Zur Erhaltung dieser
Daten im Speicher auch nach einer Stromunterbrechung ist es nur nötig, unmittelbar vor der Stromunterbrechung einen
positiven Einschreibimpuls VMGW zu den Gate-Elektroden der Transistoren 14a und 14b zu schicken. Hierdurch werden
diese Daten leistungsunabhängig gemacht, so daß sie auch nach einer Stromunterbrechung erhalten bleiben. Auf diese
Weise vermag die erfindungsgemäße Speicherzelle auch als leistungsunabhängiger bzw. nicht-flüchtiger statischer
Randomspeicher zu wirken, in den Daten mit hoher Geschwindigkeit einschreibbar sind. Diese Daten können dabei mit
hoher Geschwindigkeit leistungsunabhängig gemacht werden,
^° indem auf beschriebene Weise ein positiver Einschreibimpuls
VMGW mit einer Impulsbreite von 1 ms zugeführt wird.
Gemäß Fig. 3 können während der Zufuhr der Speisespannung zumSpeicher der negative Löschimpuls VMGE und der positive
Einschreibimpuls VMGW nach Bedarf an die Steuersignalleitung MG.angelegt werden, so daß die Betriebsarten der
Speicherzelle geändert werden können.
Gemäß Fig. 4 kann nach der Anlegung elektrischen Stroms (Fig. 4A) oder unmittelbar vor der Stromanlegung (Fig.4B)
der negative Löschimpuls VMGE zu den Gate-Elektroden der n-MNOS-Transistoren 14a und 14b zugeführt werden, so daß
die Speicherzelle in der statischen Randomspeicherbetriebsart arbeitet.
Claims (3)
- Patentansprüche(V. Halbleiterspeicher, gekennzeichnet, durch eine erste und eine zweite Reihenschaltung (11a bzw. lib), die über eine Strom- oder Spannungsquelle parallel^,geschaltet sind und von denen die erste Reihenschaltung einen ersten MOS-Transistor (12a) des p-Kanal-Typs, eine in bezug auf die Polarität einer Stromquellenspannung in Vorwärts- bzw. Durchlaßrichtung gepolte erste Diode (13a), einen ersten MNOS-Transistor (14a) des n-Kanal-Typs und einen zweiten MOS-Transistor (15a) des n-Kanal-Typs, die in Reihe geschaltet sind, aufweist, während die zweite Reihenschaltung einen dritten MOS-Transistor (12b) des p-Kanal-Typs, eine in bezug auf die Polarität der Stromquellenspannung in Vorwärts- bzw. Durchlaß-1^ richtung gepolte zweite Diode (13b), einen zweiten MNOS-Transistor (14b) des n-Kanal-Typs und einen vierten MOS-Transistor (15b) des n-Kanal-Typs, die in Reihe geschaltet sind, aufweist, wobei ein Anschlußpunkt (A) zwischen dem ersten MNOS-Transistor und dem zweiten MOS-Transistor mit den Gate-Elektroden von drittem und viertem MOS-Transistor verbunden ist, % während ein Anschlußpunkt (B) zwischen dem zweiten MNOS-Tran- * sistor und dem vierten MOS-Transistor an die Gate-Elektroden von erstem und zweitem MOS-Transistor angeschlossen ist, durch eine erste und eine zweite Ziffernleitung (D, D), durch eine Wortwählleitung (W), durch einen fünften MOS-Transistor (16a) des n-Kanal-Typs, der zwischen die erste Ziffernleitung und den Anschlußpunkt zwischen dem ersten MNOS-Transistor und dem zweiten MOS-Transistor geschaltet ist und dessen Gate-Elektrode mit der Wortwählleitung verbunden ist, durch einen sechsten MOS-Transistor (16b) des n-Kanal-Typs, der zwischen die zweite Ziffernleitung und den Anschlußpunkt zwischen zweitem MNOS-Transistor und viertem MOS-Transistor geschaltet ist und dessen Gate-Elektrode mit der Wortwählleitung verbunden ist, und durch eine an die Gate-Elektroden von erstem und zweitem MNOS-Transistor angeschlossene Steuersignalleitung (MG) -
- 2. Halbleiterspeicher nach Anspruch 1, dadurch gekennzeichnet, -f daß die Steuersignalleitung normalerweise an einer Bezugs- *spannung liegt und daß der Speicher so angeordnet ist, daß erin Abhängigkeit von der Anlegung eines Löschimpulses einer ersten Polarität an die Steuersignalleitung in einer statischen Rändomspeicherbetriebsart arbeitet. 5
- 3. Halbleiterspeicher nach Anspruch 1, dadurch gekennzeichnet, daß die Steuersignalleitung normalerweise an einer Bezugsspannung liegt und daß der Speicher so angeordnet ist, daß er in Abhängigkeit von der Anlegung eines Löschimpulses einer ersten Polarität an die Steuersignalleitung in einer statischen Rändomspeicherbetriebsart arbeitet und die in dieser Betriebs-· art gespeicherten Daten in Abhängigkeit von der Anlegung eines Einschreibimpulses einer zweiten Polarität an die Steuersignalleitung nicht-flüchtig bzw. leistungsunabhängig werden.
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8128 | New person/name/address of the agent |
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8364 | No opposition during term of opposition | ||
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8327 | Change in the person/name/address of the patent owner |
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