KR950014248B1 - 다이나믹 ram의 판독/기록회로 - Google Patents

다이나믹 ram의 판독/기록회로 Download PDF

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Abstract

내용 없음.

Description

다이나믹 RAM의 판독/기록회로
제1도는 종래예에 따른 센스앰프의 회로도.
제2도는 제1도의 센스앰프를 이용한 종래의 다이나믹 RAM의 회로도.
제3도는 제2도의 회로의 동작파형도.
제4도는 본 발명의 제1실시예에 따른 센스앰프의 회로도.
제5도는 제4도의 센스앰프를 이용한 다이나믹 RAM의 회로도.
제6도는 제5도의 회로의 동작파형도.
제7도는 본 발명의 제2실시예에 따른 센스앰프의 회로도.
제8도는 제7도의 회로의 동작파형도.
제9도는 본 발명의 제3실시예에 따른 센스앰프의 회로도.
제10도는 제9도의 회로의 동작파형도.
제11도는 본 발명의 제4실시예에 따른 센스앰프의 회로도.
제12도는 제11도의 회로의 동작파형도.
제13도는 본 발명의 제5실시예에 따른 센스앰프의 회로도.
제14도는 제1열제어선(CL) 및 제2열제어선(SACL)을 생성하기 위한 Y-구동회로의 회로도.
제15도는 제13도의 회로의 동작파형도.
제16도는 본 발명의 제6실시예에 따른 센스앰프의 회로도.
제17도는 제6실시예에 사용된 변형예를 도시한 제14도와 유사한 회로도.
제18도는 제16도의 회로의 동작파형도.
제19도는 제7실시예에 사용된 변형예를 도시한 제14도와 유사한 회로도.
제20도는 제19도의 회로의 동작파형도.
* 도면의 주요부분에 대한 부호의 설명
1 : 메모리셀 2 : 제 1센스앰프회로
4 : 제 2 센스앰프회로 5 : Y-구동회로
6 : 센스앰프 8 : 게이트회로
9 : 앰프회로 10 : 프리차아지회로
11 : 절환용 트랜지스터 12 : 전압원
30 : 지연회로, (BL): 비트선 CL : 제1열제어선
CSG : 제어신호발생기 J1∼J4 : 접합부
MA : 메인앰프회로 NS,PS : 공통소오스선
SLCL : 제 2 열제어선 SAD : 센스앰프구동회로
SEG : 제 2 열제어선 SAD : 센스앰프구동회로
SEG : 제 1제어선 Yn : 열선택선
본 발명은 다이나믹 RAM장치용의 판독/기록회로에 관한 것으로서, 특히 비트선쌍의 전위를 MOSFET게이트전극에 입력하고 이 입력전위에 따른 MOSFET의 ON저항에 의해서 공동데이터선에 데이터를 전송하는 직접비트선감지방식의 다이나믹 RAM에 유효한 기술에 관한 것이다.
이하, 종래예에 대해서 제1도 내지 제3도를 참조하여 설명한다.
비어드레스멀티플렉스 DRAM(예를 들면 참고문헌 1 : K.Yanagisawa의,1989 ESSCIRC, pp 184∼187) 및 저전압 64 MbitDRAM(예를 들면 참고문헌 2 : Y. Hakagome의, 1990 Symposim on VLSI Circuit Spp17∼18) 장치로부더 데이터를 판독하기 위하여 센스앰프회로를 부가하고 종래의 공동 DRAM센스앰프회로로서는 크로스커플형 플립플릅센스앰프회로(제1도의 T9,T10,T11,T12)가 있다. 또한, 사용가능한 센스앰프회로의 다른유형으로서는, MOSFET(T1),(T2)의 게이트전극에 비트선전위를 인가하고, 접지선(Vss)과 공통데이터선(CD),을 상기 MOSFET(T1), (T2)와 열(column) 부호화회로(5)에 의해 선택된 열선택선(Yn)에 의해서 제어되는 MOSFET(T3),(T4)의 ON저항을 개재해서 접속하여, 데이터를 판독할 수 있는 동시에 비트선(BL),과 공통데이터선(CD),을 전기적으로 분리하는 유형이 있다.
이들 기술의 도입배경은, 공통데이터선(CD),의 부유용량이 DRAM의 집적도의 증가에 따라 증가하고, 센스앰프트랜지스터(T9),(T10),(T11),(T12)의 전류 구동력이 전압감소에 따라 감소하기 때문이다. 따라서, 비트선의 증폭이 충분히 이루어지기 전에 비트선과 공동데이터선을 스위치접속하면, 비트선상의 데이터가 손상된다. 그러므로, 이러한 비트선의 불충분한 증폭은 DRAM장치의 처리속도증가에 방해가 되므로, 비트선과 공통데이터선을 전기적으로 분리해서 판독하는 비트선직접감지기술이 도입된 것이다.
그러나, 상기와 같이 비트선과 공통데이터선을 전기적으로 분리하면, 공통데이터선(CD),은 입력선 및 출력선의 양자로서 사용될 수 없어, 공통데이터선(CD),이외에 입력데이터선쌍(CID),을 설치해야만 한다. 또한, 종래의 4개의 MOSFET(T9)∼(T12)로 이루어진 비트선충전 CMOS센스앰프회로이외에 비트선전위 감지용의 2개의 MOSFET(T1),(T2), 그리고 입력데이터선쌍(CID),및 비트선쌍(BL),을 분리하는 4개의 MOSFET(T5)∼(T8)를 설치해야만하며, 이들 부가장치는 필연적으로 칩크기의 증대를 초래한다.
비트선쌍(BL),은 본 발명과 직접관계가 없으므로 제1도에서는 도시하지 않았으나, 참고문헌 1 및 2에 기재된 바와 같은 비트선등화기 및 프리차아지회로는 당연히 접속되어 하아프프리차이지를 실현하고 있다.
이하, 후술하는 바람직한 실시예의 회로와 기능상 동일한 제2도 및 제3도의 회로에 대해서 설명한다. 센스앰프구동회로(SAD)(12)는 센스앰프의 활성화신호에 의해 제어되며, 센스앰프구동기를 제어한다. 또한 SAD(12)는 센스앰프회로의 공통소오스선(NS),(PS)을 트랜지스터하는 회로를 포함하고 있다.메인앰프회로(MA)(13)는 DRAM동작의 판독사이클시 공통데이터선(CD),상의 신호를 검지하고 증폭하며,제어선(RAM)을 경유하여 제어된다. 이 메인앰프회로(MA)는 기록사이클시에는 활성화되지 않는다. 기록회로(WCKT)(9)의 출력은 공통버스선과 별도로 형성된 입력데이터선쌍(CID),에 접속되어 있다. 기록타이밍신호(`VG)(10)는 외부기록가능신호(/WE)와 열제어선에 따라서 발생된다. 또한, 스위치제어선(TGn)(7)은 센스앰프회로를 분리하기 위하여 설치되어 있다.
그러나, 상기와 같이 비트선쌍(BL),과 공통데이터선을 전기적으로 분리하면, 상기 공통데이터선은 입력 및 출력선으로서 겸용될 수 있다. 공통데이터선(CD),(CD)이외에 공통입력데이터선쌍(CID),을 설치해야만 한다. 또한, 종래의 4개의 MOSFET(T9)∼(T12)로 이루어진 비트선충전 CMOS센스앰프회로 이외에 비트선전위감지용의 2개의 MOSFET(T1),(T2), 그리고 입력데이터선쌍(CID),및 비트선쌍(BL),을 분리하는 4개의 MOSFET(T5)∼(T8)를 설치해야만하며, 이들 부가장치는 필연적으로 칩크기의 증대를 초래한다.
따라서, 본 발명의 목적은, RAM용량의 증대 및 동작속도의 증가를 도모하면서 그동작의 안정화가 가능한 다이나믹 RAM의 판독회로를 제공하는데 있다.
이 목적을 달성하기 위하여, 본 발명의 다이나믹 RAM의 판독회로는, 복수의 비트선쌍에 각각 접속된 센스앰프회로로서, 제1센스앰프회로군을 구성하는 트랜지스터쌍의 각각을 직렬접속된 트랜지스터로 구성하고, 상기 직열접속된 트랜지스터중 공통소오스선에 접속된 트랜지스터 즉 이 트랜지스터쌍의 제1트랜지스터의 게이트전극을 한쪽의 비트선에 접속하고, 상기 비트선과는 전기적으로 상보관계에 있는 다른쪽 비트선에 접속된 제2트랜지스터의 게이트전극을 제1제어선에 접속하고, 상기 직렬트랜지스터의 접속점과 공통데이터선쌍의 한쪽선을 제2제어선에 의해 제어되는 제3트랜지스터를 통해 접속한 것을 특징으로 한다.
따라서, 본 발명은 상기한 구성에 의해서, 종래 4개의 MOSFET(T9)∼(T12)로 이루어진 비트선충전 CMOS센스앰프회로중 NMOS의 센스앰프트랜지스터(T11),(T12)에 직렬로 2개의 MOSFET(T11),(T14)를 추가하였기 때문에 필요했던 입력공통데이터선상(CID),과, 비트선전위검지용의 2개의 MOSFET(T1),(T2), 그리고 상기 입력공통데이터선쌍과 상기 비트선쌍을 분리하는 4개의 MOSFET(T5)∼(T8)가 필요없게되고, 이와 같이 부가장치가 필요없으므로, 칩크기의 증대를 방지할 수 있다.
본 발명의 상기 및 기타 목적과 특성은, 동열 부재에는 동열한 참조번호로 표시한 첨부도면을 참조한 이하의 바람직한 실시예에 의해 명백해질 것이다.
이하, 본 발명의 바람직한 실시예에 대해 첨부도면을 참조하여 설명한다.
[제 1실시예]
제4도는 본 발명의 제1실시예에 따른 다이나믹 RAM에 사용되는 센스앰프(6)의 회로도이다.
상기 센스앰프(6)는 제1센스앰프회로(2), 제2센스앰프회로(4) 및 게이트회로(8)로 구성되어 있다.
제1센스앰프회로(2)는 한쌍의 비트선(BL),(BL)사이에 직렬로 접속된 4개의 N형 MOSFET(Ql1),(Q12),(Q13),(Q14)를 가지고 있다. 비트선(BL),에 접속된 MOSFET(Q13),(Q14)의 각각의 게이트는 제1제어선(SEG)에 접속되어 있고, MOSFET(Ql1),(Q12)의 게이트는 각각 비트선(BL),에 접속되어 있다. MOSFET(Ql1)와 (Q12)사이의 접합부(Jl)는 접지되어 있다.
제2센스앰프회로(4)는 비트선(BL),(BL)사이에 직열접속된 2개의 p형MOSFET(Q9),(Ql0)를 가지고 있으며, 이들 MOSFET(Q9),(Ql0)의 게이트는 각각 비트선(BL),(BL)에 접속되어 있고, MOSFET(Q9)와 (Ql0) 사이의 접합부(J4)사이의 접합부(J4)는 소오스선(PS)에 접속되어 있다.
게이트회로(8)는 데이터선(CD)과 MOSFET(Q12),(Q14)사이의 접합부(J3)사이에 접속된 MOSFET(Q4)를 포함하고 있다. MOSFET(Q3),(Q4)의 게이트는 제2제어선인 열선택선(Yn)에 접속되어 있다. 메모리셀(1)은 트랜지스터와 캐패시터를 포함하고, 워어드선 및 비트선(BL) 또는중의 하나와 접속되어 있다.
제5도는 DRAM장치내의 센스앰프(6)의 위치를 도시한 것으로서, 제2도와 같은 부재에는 같은 참조번호를 표시하였다.
DRAM장치에 있어서, 센스앰프(6)는 여리 줄로(예를 들면 제5도에 볼때 수직방향으로)배열되어 있다. 원으로 도시한 메모리셀(1)은 절환신호(TGn),(TGn+1)에 의해 제어되는 절환용트랜지스터(11)를 경유해서 각 센스앰프(6)의 반대쪽에 배치되어 있다(제4도에 있어서, 절환용트랜지스터(11)는 생략되어 있다). 일렬로 배열된 센스앰프(6)는 공통소오스선(PS), 공통제어선(SEG), 공통데이터선(CD),(CD)에 접속되어 있다.
소오스선(PS)은 센스앰프활성화신호에 의해 제어되는 센스앰프구동회로(SAD)에 접속되어 있다.
제어선(SEG)은 제어신호발생기(CSG)에 접속되어 있다.
공통데이터선(CD),은 메인앰프회로(MA)에 그리고 또한 기록회로(WCKT)에 접속되어 있다. 상기메인앰프회로(MS)는 공통데이터선(CD),상의 판독신호를 검지하고 증폭하기 위하여 DRAM동작의 판독사이클시 활성화된다. 공통데이터선(CD),의 전위차를 검지하여 증폭하는 메인앰프회로(MA)는 제어선(RAM)을 통해 제어된다. 메인 앰프회로(MA)는 기록사이클시에는 활성화되지 않는다.
기록회로(WCKT)는 공통데이터선(CD),상의 기록신호를 공급하기 위하여 DRAM동작의 기록사이클시 활성화된다. 기록타이밍신호(WG)는 외부기록가능신호(/WE)(여기에서 /는 LOW레벨동안 신호가 활성화된 것을 표시한다) 및 열제어신호에 따라 발생된다. 또한 스위치제어선(TGn)은 센스앰프회로를 분리하기 위하여 설치되어 있다.
상기 선택선(Yn)은 Y-구동회로(5)에 접속되어 있다.
제2도에 도시한 종래의 DRAM과 비교하면, 제5도의 DRAM은 제어선(SEG)을 가지고 있으나, 입력데이터선쌍(CID),은 가지고 있지 않다.
제1실시예의 센스앰프회로의 동작에 대해서 이하 제6도를 참조하여 설명한다.
제6도는 행어드레스도입신호(/RAS), 열어드레스도입번호(/CAS), 기록가능신호(/WE), 메모리셀을 판독하기 위한 행어드레스선택신호 또는 워어드선신호(WL), 메인앰프회로(MA)용의 제어선신호(RMA) 및 공용센스앰프회로용의 분리스위치제어선(TGn)을 도시한 것으로서, 이들 신호 및 선의 동작을 이하 설명한다.
우선, 판독사이클에 대해 설명한다. (/RAS)가 LOW이고 (WL)이 HIGH인 경우, 메모리셀(1)의 커패시터에 저장된 전하는 비트선(BL) 또는으로 향하므로, 비트선쌍(BL)과양단에 전위치가 발생된다. 이때 n형 센스앰프회로(Q11),(Q12)는 접합부(J2)와 (J3)사이에 전위치가 나타나도록 이 전위차를 검지한다, 이때, 열선택선(Yn)이 HIGH로 되면,(Q11)과 (Q12)사이 예를 들면 접합부(J2)와 (J3)사이에 발생된 전위차가 공통데이터선(CD),에 전달되도록 MOSFET(Q),(Q4)를 ON상태로 절환한다.
그후,(RMA)신호를 메인앰프(MA)에 인가하여 데이터선(CD),를 통하여 전송된 데이터를 독출한다. 그후, 제1제어선(SE)이 HIGH로 되고 소오스선(PS)도 HIGH로 되어, 비트선상(LB),을 충전한다.
다음에, 기록사이클에 대해서 설명한다.(/RAS)가 LOW이고 (WL)이 HIGH이면, 예를 들면 비트선(BL)에 접속된 메모리셀(1) 이 개방되므로, 비트선쌍(BL),양단에 전위치가 생긴다. 이때, 기록가능신호(/WE)는, 기록될 데이터가 기록회로(WCKT)로부터 데이터선(CD),(CD)으로 전달되도록 HIGH로 된다. 그후, 열선택선(Yn)이 HIGH로 되어 MOSFET(Q3).(Q4)를 ON상태로 절환하면, 데이터선(CD),양단에 존재하는 데이터는 MOSFET(Q3),(Q4)를 통해서 접합부(J2),(J3)로 전송된다. 그후, 제1제어선(SEG)이 HIGH로 되고 소오스선(PS)도 HIGH로 되면, MOSFET(Q3),(Q4)를 통해서 접합부(J2),(J3)양단에 전송된 데이터는 더욱 MOSFET(Q13),(Q14)를 통해서 비트선(BL),으로 전송된다. 비트선(BL),에 존재하는 바와 같은 데이터는 센스앰프회로(4)의 MOSFET(Q9),(Ql0)에 의해 증폭되어, 개방상태에 있는 메모리셀(1)에 기억된다. 그후, 워어드선(WL)을 LOW로 설정함으로써 메모리셀을 폐쇄하면, 기록사이클은 완료된다.
이와 같이 본 발명의 제1실시예에 의하면, CMOS의 충전앰프에 2개의 트랜지스터(Q13),(14)를 간단하게 설치함으로써, 제1도에 도시한 종래예와 같이 회로수 및 배선수를 증가시키지 않고도 직접 비트선감지가 가능하며, 따라서 필요한 칩의 크기를 증가시킬 필요가 없이, 고속판독이 가능하다.
또한, 본 실시예에서는 제1센스앰프회로용의 공통소오스선(PS)을 접지시킨 경우를 도시하였으나, 비트선의 프리차아지전위보다 전위가 낮은 전원공급선에 직접 공통소오스선(PS)을 접속해도 되며, 또한 제1센스앰프회로(2)가 p형 센스앰프회로로 구성되어 있는 경우에는, 공통소오스선(PS)을 고전위전원공급선에 직접 접속할 수 있다.
[제 2 실시예]
이하, 본 발명의 제2실시예에 대해 제7도 및 제8도를 참조하여 설명한다. 제1실시예에서는(Q11)과 (Q12)사이의 접합부(Jl)가 접지되어 있었으나, 제 2실시예에서는 접합부(Jl)가 트랜지스터(Q15)와 (Q16)를 각각 경유해서 접지되는 공통소오스선(NS)에 접속된다. 또 공통소오스선(NS)을 트랜지스터를 경유해서 공통소오스선(PS)에도 접속된다.
트랜지스터(Q16)의 게이트에 인가된 신호(SEG)가 LOW로 설정되어,(WL)이 HIGH로 되기전에(16)이 ON상태로 되고, 공통소오스선(NS)전위는 트랜지스터(Q11)와 (Q12)가 약하게 ON상태로 절환되도록 조절된다. 이 전위에서 직접비트선 감지가 행해진다. 그후,(SEG)는 HIGH로 설정되어 (Q15)는 ON상태로 되고, 공통소오스선(NS)전위는 접지전위로 되어 비트선을 충전한다.
이와 같이 해서 트랜지스터(Q11),(Q12)는 임계전압부근에서 동작하고, 높은 전위의 비트선에 게이트가 접속된 트랜지스터가 감하게 ON상태로 절환되나, 낮은 전위의 비트선에 게이트가 접속된 트랜지스터는 강하게 ON상태로 절환되지 않는다. 따라서, 공통데이터선(CD),은 필요이상으로 방전되는 열이 없고,축적용량의 불균형에 의한 영향을 과도하게 받는 것을 피할 수 있으며, 또, 관통전류도 억제할 수 있어, 저소비전력화가 가능하다.
또한, 제 2 실시예에 있어서는, 제 8도에 도시한 바와 같이, 제 1센스앰프회로(2)의 공통소오스선(NS)에 공급되는 전위는, 비트선에 전위차가 발생하기 전에 음의 방향으로 제1변화를 하고, 그후 신호(SEG)에 응해서 상기 제1변화와 같은 방향으로 제2변화를 하였으나, 대안적으로, 제1센스앰프회로(2)가 p형 센스앰프회로인 경우에는, 비트선에 전위치가 발생하기 전에 양의 방향으로 전위의 제1변화를 하고, 제1변화와 같은 방향으로 신호(SEG)에 응해서 제2변화를 할 수 있다.
[제 3 실시예]
이하, 본 발명의 제3실시예에 대해서 제9도 및 제10도의 회로도를 참조하여 설명한다. 제4도 및 제5도에 도시한 제1실시예에서는 p형 센스앰프회로(4)의 트랜지스터(Q9)와 (Ql0)사이의 접합부(J4)가 공통소오스선(PS)에 접속된 후 순차 센스앰프구동회로(SAD)에 접속되었으나, 본 제3실시예에서는,(Q9)와(Ql0)사이의 접합부(J4)가 선택적으로 전압 Vcc,2/3Vcc 또는 0을 제공할 수 있는 전압원(12)에 접속되어있다. 전압원(12)은 트랜지스터(Q20),(Q21),(Q22)를 포함하고 있다. 트랜지스터(Q20)의 게이트는 (EQG)를 받고,(Q21)의 게이트는 (SEGP1)을 받으며,(Q22)의 게이트는 (SEGP2)를 받는다.
또한, 제1실시예에서는, p형 센스앰프회로(4), MOSFET(Q9), (Ql0)의 게이트가 각각 비트선(BL),(BL)에 접속되어 있었으나, 본 제3실시예에서는,(Q9),(Ql0)의 게이트는 각각 접합부(J3),(J2)에 접속되어 있다.
제10도에 도시한 바와 같이, 비트선(BL),(BL)에 전위차가 발생하고 접합부(J2)와 (J3)사이에 전위차가 발생한 후(t=t0),(SEGP1)에 의해 약 2/3Vcc까지 공통소오스선(PS)의 전위를 상승시킨다. 그후, 제1제어선(SEG)의 변화(t=t1)와 동시에 (SEGP2)에 의해서 공통소오스선(PS)의 전위를 상승시켜 상기 비트선을 충전한다.
이와 같이,(Q9),(Ql0)의 게이트는 각각 비트선(BL),이 아니라 접합부(J3),(J4)에 접속되어 있으므로, 급속하게 LOW레벨이 될 수 있고, 제10도에 도시한 바와 같이 p형 센스앰프회로(Q9),(Ql0)에 의해 공통소오스선(PS)의 전위까지 상기 HIGH쪽의 비트선전위를 상승시킬 수 있다. 따라서,(Q11)과 (Q12)의 게이트는 HIGH로 되고, 접합부(J2),(J3)양단에 나타나는 데이터는 고속으로 공통데이터선(CD),에 전송할 수 있다.
[제 4 실시예]
이하, 본 발명의 제4실시예에 대해서 제11도 및 제12도를 참조하여, 설명한다. 상기 제3실시예에서는,공통소오스선(PS)이 전압원(12)에 접속되어 있었으나, 본 제4실시예에서는 접합부(J4)가 공통소오스선(PS)에 접속되고 순차 트랜지스터(Q17) 및 전압(Vcc)에 접속되어 있다. 또한, 접합부(J4)는 트랜지스터(Q18)를 경유해서 열선택선(Yn)에 접속되어 있다.
제11도 및 제12도에 도시한 바와 같이, 비트선(BL),(BL)에 전위차가 발생하고, 접합부(J2)와 (J3)사이에 전위차가 발생한 후(t=t0), 열선택선(Yn)에 의해서 (Ym)의 HIGH상태보다 다소 낮은 중간전위 즉,트랜지스터(Q18)의 임계전위(Vtn)와 같은 양만큼 감산된 열선택선(Yn)의 HlGH전위(Vyn)와 동일한 레벨까지 공통소오스선(PS)의 전위를 상승시킨다. 이 중간전위에서, 직접 비트선감지를 유지하고, 후, 중간전위로부터 HIGH전위(Vcc)까지 공통소오스선(PS)전위를 상승시켜 상기 비트선을 충전한다.
이상과 같이 본 실시예에 의하면 제3실시예와 같은 효과가 얻어진다. 또,2개의 트랜지스터(Q13),(Q14)를 생략할 수 있고, 그들의 게이트를 제어하는 제어신호의 타이밍을 일외적으로 결정하기 때문에 타이밍마아진이 불필요하다.
[제 5 실시예]
이하, 본 발명의 제5실시예에 대해서 제13,14,15도를 참조하여 설명한다. 제5실시예에서는, 제14도에도시한 바와 같이, 열선택선(Yn)은 제1열제어선(CL)과 제2열제어선(SACL)을 생성하는데 사용되고 있다.
제13도를 참조하면, 본 제 5 실시예에 있어서는, MOSFET(Q13),(Q14)의 게이트가 p형 MOSFET(Q23)에 접속되고, 더욱 제2열제어선(SACL)에 접속되어 있다.(Q23)의 게이트는 프리차아지제어선(15)에 접속되어 있다. 게이트회로(8)는 제1열제어선(CL)에 의해 ON,OFF절환된다.
또한, 본 제5실시예에서는 앰프회로(9)가 접합부(J2)와 (J3)사이를 반전시켜 이들 사이의 전위차를 더욱 증가시키고있다. 앰프회로(9)는p형MOSFET(Q24),(Q25)를포함한다.
또한, n형 MOSFET(Q26),(Q27),(Q28)를 포함하고 있는 프리차아지회로(10) 가 비트선(BL)과 (BL)사이에 배치되어 있다.
동작시, 제15도에 도시한 바와 같이 LOW어드레스를 도입한 후 제2열제어선(SACL)은 (Q13),(Ql4)를 비작동상태로 유지하기 위하여 MOSFET(Q13),(Q14)의 게이트에 적용된다. 판독사이클시, 제 2 열제어선(SACL)은 제1열제어선(CL)의 논리와 반대의 논리가 되도록 제어되나, 기록사이클시에는, 제2열제어선(SACL)은 열선택선(Yn)의 HIGH상태에 관계없이 변화하여(Q13),(Q14)를 ON상태로 절환한다. 따라서, 접합부(J2)와 (J3)사이의 (Q11)과 (Q12)는 공통데이터선(CD),(CD)의 전압을 비트선(BL),(BL)에 제공하는 것이 가능하다.
그후, 제2열제어선(SACL)에 의해 (Q13)과 (Q14)가 ON상태로 절화되면, 비트선(BL),(BL)의 충전이 개시된다. 제14도에 도시한 바와 같이, 제 2 열제어선(SACL)은, 공통소오스선(PS)의 작동개시에 따라서, 비선택비트선을 제어하고 있는 제2열제어선(SACL)만을 작동하고, 반면 선택비트선을 제어하고 있는 제2열제어선(SACL)은 유지한다. 그후, 제 2열제어선(SACL)은 지연회로(30)에 의해 지연된 공통소오스선(PS)에 의해 작동개시된다.
상기 제5실시예에 의하면, MOSFET(Ql1),(Q12)는 항상 활성화 상태로 유지되고 있으므로, 비트선(BL),(BL)양단에 생기는 전위차를 직접공통데이터선(CD),(CD)에 전달할 수 있다. 따라서, 워어드선(WL)에 대한 시간관계가 불필요하므로, 판독을 신속하게 수행할 수 있고 구성도 간단화할 수 있다. 또한, 접합부(Jl)가 선택(Vss)(접지)에 접속되어 있으므로 증폭지연도 삭감할 수 있다.
LOW어드레스에 의해 제어된 MOSFET(Q23)는 제2열제어선(SACL)의 부하를 감축하기 위하여 설치하였으나, 제2열제어선(SACL)(Q13),(14)의 게이트에 직접 접속하여 상기 MOSFET(Q23)를 제거해도 되는것은 물론이다.
또한, 제14도에 도시한 제2열제어선(SACL)을 생성하기 위한 회로를 소정기간동안(Q13),(Q14)를 OFF상태로 제어하도록 변경시킬 수 있다.
[제 6 실시예]
이하, 본 발명의 제6실시예에 대해서 제16,17,18도를 참조하여 설명한다. 본 제6실시예에서는, 제17도에 도시한 바와 같이, 열선택선(Yn)은 제1열선택선(CL)과 제2열제어선(SACL)을 생성하는데 사용되고 있다.
상기 제 5실시예에서는, 접합부(Jl)가 접지되어 있었으나, 본 제 6실시예에서는, 접합부(Jl)가 제 7도에도시한 바와 마찬가지로 제어선(SAN)에 접속되어 있다. 제어선(SAN)은 제18도에 도시한 바와 같이 공통소오스선(PS)의 논리와 반대의 논리를 지닌다.
동작시, 제18도에 도시한 바와 같이, LOW어드레스를 도입한 후, 제어선(SAN)은 LOW상태로 되어(Q11)과 (Q12)를 활성화시킨다. 판독사이클시에는, 제 2 열제어선(SACL)은 제 1열제어선(CL)과 반대의 논리가 되도록 제어되나, 기록사이클시에는, 제 2 열제어선(SACL)은 열선택선(Yn)의 HIGH상태에 관계없이 변화되어 (Q13)과 (Q14)를 ON상태로 절환한다. 따라서, 접합부(J2)와 (J3)사이의 (Q11)과 (Q12)는 공통데이터선(CD),의 전압을 비트선(BL),에 제공하는 것이 가능해진다.
그후, 비선택비트선에 대해서는, 제 2 열제어선(SACL)에 의해(Q13),(Q14)가 ON상태로 절환되면, 비트선(BL),의 충전이 개시된다. 선택된 비트선에 대해서는,(Q13),(Q14)가 OFF상태로 유지되므로, 비트선 사이의 전위차는 공통데이터선(CD),에 접속된 후에도 변화되지 않는다.
상기 제6실시예에 의하면, 비선택비트선에 대해서는, 증폭동작이 미리 개시되나, 선택된 비트선에 대해서는 증폭동작은 나중에 고속으로 수행된다.
[제 7 실시예]
이하 본 발명의 제7실시예에 대해서 제19도 및 제20도를 참조하여 설명한다. 본 제7실시예에서는, 제19도에 도시한 바와 같이, 제1열제어선(CL) 및 제2열제어선(SACL)생성용 회로가 단순하게 되어 있다.
제1열제어선(CL)의 작동개시에 응해서, 제2열제어선(SACL)은 작동종료한다. 그후, 제열제어선(SACL)은 지연회로(30)에 의해 지연된 공통소오스선(PS)에 응해서 작동개시한다.
본 제7실시예에 의하면, 비트선사이의 전위차가 충분히 이루어지면,(Q11) 및 (Q12)에 의한 증폭동작을 판독사이클완료전에 개시할 수 있으므로, 판독동작을 신속하게 할 수 있다.
이상 설명한 실시예에 있어서의 p형 MOSFET를 n형 MOSFET로 해도되며, 또한 반대로 n형 MOSFET를 p형 MOSFET로 사용해도 된다. 또한 MOSFET를 쌍극성 트랜지스터등의 다른 트랜지스터로 치환해도 된다.
이상 설명한 바와 같이 본 발명에 의하면, 공통데이터버스(CD),를 데이터의 판독 및 기록에 모두 사용할 수 있는 동시에, 간단한 회로구성으로 직접비트선감지를 수행할 수 있으므로, DRAM의 크기를 감축할 수 있으며 또한 판독속도를 증가시킬 수 있다.
이상 본 발명을 첨부도면을 참조하여 바람직한 실시예와 관련해서 상세히 설명하였으나, 당업자에 의한 각종 변형과 수정이 가능함은 물론이다. 이러한 변형과 수정은 본 발명의 범위로부터 벗어나지 않는한 이하의 특허청구의 범위내에 포함시키고자 한다.

Claims (11)

  1. 제1및 제2비트선(BL,BL)에 접촉된 복수의 셀(1)을 지난 다이나믹 RAM에 사용되어, 상기 셀로부터 제1 및 제2데이터선(CD,)으로 또는 이아 반대로 데이터를 전송하는 판독/기록회로에 있어서, 상기 제1 및 제2비트선(BL,)사이에 직열로 접속된 제1, 제2, 제3 및 제4트랜지스터(Q13,Ql1,Q12,Q14)로 구성되어, 상기 제2트랜지스터(Q11)의 게이트는 상기 제2비트선()에 접속되고 상기 제3트랜지스터(Q12)의 게이트는 상기 제1비트선(BL)에 접속되어 있는 제1센스앰프수단(2)과, 상기 제1데이터선(CD)과 상기 제1및 제1센스앰프수단(2)과, 상기 제1데이터선(CD)과 상기 제1및 제2트랜지스터사이에 있는 제1접합부(J2)사이에 접속되는 동시에, 상기 제2데이터선()과 상기 제2 및 제4트랜지스터사이에 있는제2접합부(J3)사이에 접속되어 있는 게이트회로수단(8)과, 상기 게이트회로수단(8)을 개폐하는 게이트제어신호(Yn)를 공급하는 게이트제어신호원(5)과, 상기 제1및 제4트랜지스터(Q13,Q14)의 각각의 게이트에 기록제어신호(SEG)를 공급하는 기록제어신호원(CSG : SAGL)으로 구성되고, 기록사이클시에는, 상기 게이트제어신호(Yn)에 의해 상기 게이트회로수단(8)을 개방한 후, 상기 기록제어신호(SEG)에 의해 상기 제1및 제4트랜지스터(Q13)(Q14)가 상기 제1및 제2데이터선(CD,)으로부터 상기 제1및 제2비트선(BL,)으로 접근가능하게 되고, 판독사이클시에는, 상기 기록제어신호(SEG)에 의해 상기 제1 및 제4트랜지스터(Q13,Q14)가 상기 제1 및 제2접합부(J2,J3)사이에 증폭된 비트선데이터를 출력하는 것을 불가능하게한 후, 상기 게이트제어신호(Yn)에 의해 상기 게이트회로수단(8)을 개방하여 상기 증폭된 비트선 데이터를 상기 제1 및 제2데이터선(CD,)에 공급하는 것을 특징으로 하는 다이나믹 RAM의 판독/기록회로.
  2. 제1항에 있어서, 상기 게이트회로수단(8)은 상기 제1접합부(J2)가 상기 제1데이터선(CD)사이에 접속된 제5트랜지스터(Q3) 및 상기 제2접합부(J2)와 상기 제2데이터선(CD)사이에 접속된 제6트랜지스터(Q4)로 구성되고, 상기 제5 및 제6트랜지스터(Q3,Q4)의 게이트에는 상기 게이트제어신호(Yn)가 입력되는 것을 특징으로 하는 다이나믹 RAM의 판독/기록회로.
  3. 제1항에 있어서, 상기 제2 및 제3트랜지스터(Q11,Q12)사이의 제3접합부(Jl)는 프리차아지레벨보다 낮은 전압원(Gnd)에 접속되어 있는 것을 특징으로 하는 다이나믹 RAM의 판독/기록회로.
  4. 제l항에 있어서, 상기 제1 및 제2비트선(BL,)사이에 직렬로 접속된 제7 및 제8트랜지스터(Q9,Ql0)로 구성되고, 상기 제7트랜지스터(Q9)의 게이트는 상기 제2비트선(BL)을 나타내는 데이터를 운반하는 선에 접속되고 상기 제8트랜지스터(Ql0)의 게이트는 상기 제1비트선(BL)을 나타내는 데이터를 운반하는 선에 접속되어 있는 제2센스앰프수단(4)과, 상기 제7 및 제8트랜지스터(Q9,Ql0)사이이 제4접합부(J4)에 구동신호(PS)를 공급하는 센스앰프구동회로(SAD : 12; Q18)를 포함하는 것을 특징으로 하는다이나믹 RAM의 판독/기록회로.
  5. 제4항에 있어서, 상기 제7트랜지스터(Q9)의 상기 게이트는 상기 제2비트선(BL)에 접속되고, 상기 제8트랜지스터(Ql0)의 상기 게이토 상기 제1비트선(BL)에 접속되어 있는 것을 특징으로 하는 다이나믹 RAM의 판독/기록회로.
  6. 제4항에 있어서, 상기 제7트랜지스터(Q9)의 상기 게이트는 상기 제2접합부(J3)에 접속되고, 상기제8트랜지스터(Ql0)의 상기 게이트는 상기 제1접합부(J2)에 접속되어 있는 것을 특징으로 하는 다이나믹RAM의 판독/기록회로.
  7. 제6항에 있어서, 상기 센스앰프구동회로(12)는 점차로 전압을 증가시키는 상기 구동신호(PS)를 생성하는 것을 특징으로 하는 다이나믹 RAM의 판독/기록회로.
  8. 제4항에 있어서, 상기 센스앰프구동회로(10)는 상기 게이트제어신호(Yn)가 부가된 상기 구동신호(PS)를 생성하는 것을 특징으로 하는 다이나믹 RAM의 판독/기록회로.
  9. 제1항에 있어서, 상기 제2 및 제3트랜지스터(Ql1,Q12)사이의 제3접합부(Jl)는 가변전압원(Q15,Q16)에 접속되어 있는 것을 특징으로 하는 다이나믹 RAM의 판독/기록회로.
  10. 제1항에 있어서, 상기 기록제어신호원(SACL)은 상기 게이트제어신호(Yn)로부터 형성되는 것을 특징으로 하는 다이나믹 RAM의 판독/기록회로.
  11. 제10항에 있어서, 상기 기록제어신호원(SACL)은, 소정시간 동안 상기 제1 및 제4트랜지스터(Q13,Q14)를 비작동상태로 유지하기 위하여 LOW어드레스를 동비한 후 상기 제1 및 제4트랜지스터(Q13,Q14)의 게이트에 인가되는 신호를 생성하는 것을 특징으로 하는 다이나믹 RAM의 판독/기록회로.
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