JPH0762955B2 - ダイナミック型ランダムアクセスメモリ - Google Patents

ダイナミック型ランダムアクセスメモリ

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JPH0762955B2
JPH0762955B2 JP1121204A JP12120489A JPH0762955B2 JP H0762955 B2 JPH0762955 B2 JP H0762955B2 JP 1121204 A JP1121204 A JP 1121204A JP 12120489 A JP12120489 A JP 12120489A JP H0762955 B2 JPH0762955 B2 JP H0762955B2
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Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、半導体メモリに係り、特にダイナミック型ラ
ンダムアクセスメモリ（以下、DRAMと略記する）におけ
るビット線対とビット線センスアンプとの間の電荷転送
回路に関する。
（従来の技術） 従来、大容量のDRAMは、メモリセルデータの読出時にビ
ット線対に生じた電位差をビット線センスアンプにより
高速にセンス増幅するために、第１図に示すように、ビ
ット線対（BL、▲▼）とビット線センスアンプNAと
の間に絶縁ゲート型電界効果トランジスタ（MOSトラン
ジスタ）からなる電荷転送トランジスタ（NT1、NT2）が
接続されている。
即ち、第１図において、BLおよび▲▼はDRAMのメモ
リセルアレイにおける各カラムのビット線をなす第１の
ビット線および第２のビット線である。MCi（ｉ＝０〜
255）…は各ビット線BLおよび▲▼にそれぞれ複数
個づつ接続されているダイナミック型メモリセル、DC0
およびDC1は各ビット線BLおよび▲▼にそれぞれ１
個づつ接続されているダミーセル、WLi（ｉ＝０〜255）
…はメモリセルMCi…の電荷転送トランジスタTMのゲー
トに接続されているワード線、DWL0およびDWL1はダミー
セルDC0およびDC1の電荷転送トランジスタTDのゲートに
接続されているダミーワード線、TW0およびTW1はダミー
セルDC0およびDC1にダミーセル書込電圧VDCを書込むダ
ミーセル書込みトランジスタであり、イコライズ信号▲
▼により活性化制御される。PRは各ビット線対
（BL、BL）をプリチャージ電圧VBL（例えば電源電圧Vcc
の1/2に設定されている）にプリチャージおよびイコラ
イズするためのプリチャージ・イコライズ回路であり、
イコライズ信号▲▼（ビット線プリチャージ・ダ
ミーセル書込信号）により活性化制御される。PAはゲー
ト・ドレインがクロス接続された２個のＰチャネルトラ
ンジスタP1およびP2の各ドレインが各ビット線BLおよび
▲▼に対応して接続されてなるビット線リストア用
のＰチャネルセンスアンプであり、Ｐチャネルセンスア
ンプ活性化信号SAPにより活性化制御される。NAはゲー
ト・ドレインがクロス接続された２個のＮチャネルトラ
ンジスタN1およびN2の各ドレイン（一対のセンスノード
SNおよび▲▼）が対応して電荷転送トランジスタNT
1およびNT2の各他端に接続され、Ｎチャネルセンスアン
プ活性化信号▲▼により活性化制御されるＮチャ
ネルセンスアンプである。
電荷転送トランジスタNT1およびNT2は、それぞれのゲー
トに電荷転送トランジスタ駆動回路（図示せず）から駆
動信号φＴが与えられ、ＮチャネルセンスアンプNAが活
性化される直前から一定期間オフになるように制御され
る。
さらに、ＮチャネルセンスアンプNAの一対のセンスノー
ドSNおよび▲▼は一対のカラム選択トランジスタ
（CT1、CT2）を介したのち、複数のカラムに共通に接続
された一対のデータ線（DQ1、DQ2）およびデータバッフ
ァDQBを介して一対のデータバス（DL1、DL2）に接続さ
れている。
以下、上記構成のDRAMにおける従来の動作について第６
図に示す波形を参照して説明する。いま、前記ビット線
対のうちの一方、例えば第１のビット線BL側に接続され
ているあるメモリセルMC1に0V（“L"レベル）の電位が
書込まれている場合において、このメモリセルMC1に対
する読出しおよび再書込みの動作について説明する。こ
のDRAMは、Vcc電位が例えば5Vであり、ビット線対をVBL
＝Vcc/2なる電圧にプリチャージする方式を採用してい
るので、ワード線が選択されるまでの期間は第１のビッ
ト線BLも第２のビット線▲▲も等しくVcc/2に保た
れている。アドレス入力としてロウアドレスおよびカラ
ムアドレスが順次入力し、ロウアドレス入力後にロウア
ドレスストローブ（▲▼）信号が活性化してロウ
アドレスがデコードされ、第１のビット線BL側の選択ワ
ード線WL1が選択されて選択メモリセルMC1の電荷転送ト
ランジスタTMがオンになり、このメモリセルMC1のキャ
パシタC1から“L"レベルが読出され、第１のビット線BL
の電位はVcc/2から僅かに下がる。
一方、上記したように第１のビット線BL側の選択ワード
線が選択されると同時に第２のビット線▲▲側のダ
ミーワード線DWL0が選択され、ダミーセルDC0の電荷転
送トランジスタTDがオンになる。ここで、ダミーセルDC
0にはVDC（例えばVcc/2）なる電位が予め書込まれてい
るので、電荷転送トランジスタTDがオンになってダミー
セルDC0のキャパシタC0と第２のビット線▲▲とが
短絡しても、両者は同電位であるので第２のビット線▲
▲の電位はVcc/2のまま変化しない。
この後、第１のビット線BLの電位と第２のビット線▲
▲の電位とに微少な電位差が生じた時点で、信号φＴ
がVss電位になり、電荷転送トランジスタNT1およびNT2
がオフになり、ビット線対（BL、▲▲）はビット線
センスアンプNAから切り離される。そして、信号▲
▼が接地電位VssになってＮチャネルセンスセンスア
ンプNAが活性化すると共に、信号SAPがVcc電位になって
ＰチャネルセンスアンプPAが活性化する。これにより、
センスアンプNAの一対のセンスノード（SN、▲▼）
の微少な電位差がセンス増幅され、センスノードSNの電
位は0Vまで引き落とされる。
また、ＰチャネルセンスアンプPAによりビット線▲
▲の電位がVcc電位側に引き上げられる。の後、カラム
アドレスストローブ（▲▼）信号が活性化してカ
ラムアドレスがデコードされ、カラムデコード信号CSLi
によりカラム選択トランジスタ対（CT1、CT2）がオンに
なると、センスアンプNAの一対のセンスノード（SN、▲
▼）の電位が一対のデータ線（DQ1、DQ2）を経たの
ち、データバッファDQBにより再増幅されて一対のデー
タバス（DL1、DL2）に出力される。そして、信号φＴが
Vcc電位に戻って電荷転送トランジスタNT1およびNT2が
オフからオンに戻ると、ビット線対（BL、▲▲）と
ビット線センスアンプNAの一対のセンスノード（SN、▲
▼）とが接続され、第１のビット線BLの電位は0Vま
で低下し、第２のセンスノード▲▼の電位はVcc電
位（例えば5V）まで上昇し、選択メモリセルMC1には
“L"レベルが、ダミーセルDC0には“H"レベルが再書込
みされる。この後、ワード線WL1およびダミーワード線D
WL0が非選択状態に戻る。
この再書込動作が終了した後、ビット線プリチャージ・
ダミーセル書込信号EQLがVcc電位になり、ビット線対
（BL、▲▲）はVBL、ダミーセルDC0およびDC1はVDC
なる電圧にプリチャージされる。
上記DRAMにおいては、センスアンプNAの動作時に一対の
センスノード（SN、▲▼）からビット線対（BL、▲
▲）の容量が完全に切り離されているので、センス
ノード（SN、▲▼）の負荷が軽減され、高速にセン
ス増幅することが可能になるので、RAS信号の立下がり
からの読出しデータが出力するまでのアクセスタイムt
ACCを短くすることができる。
しかし、上記DRAMの動作においては、電荷転送トランジ
スタNT1およびNT2がオフからオンに戻った時、“L"レベ
ル側に引かれるべき第１のビット線BLからの多量の電荷
が一気にセンスアンプNAのセンスノードSNに流入し、こ
のセンスノードSNの電位が急に大きく浮き上がる。この
状況は、センスアンプNAの電流駆動能力が低下した状況
であり、もし、この状態の時にカラム選択トランジスタ
対（CT1、CT2）がオンになるようなことがあると、セン
スノードSNに接続されているデータ線DQ1（予め例えばV
cc電位にプリチャージされている）の電荷を引き抜く速
度が遅くなり、データバッファDQBでの再増幅に失敗す
るおそれがある。
つまり、▲▼信号の活性化（本例では立下がり）
からカラムアドレスが入力するまでの時間tRADがある範
囲より短い時または長い時には、このカラムアドレス入
力後にカラム選択トランジスタ対（CT1、CT2）がオンし
た時にセンスアンプNAのセンスノードSNの電位は殆んど
浮き上がっていないので、データバッファDQBで正しく
再増幅できる。
しかし、▲▼信号の活性化からカラムアドレスが
入力するまでの時間tRADがある範囲内の時には、このカ
ラムアドレス入力後にカラム選択トランジスタ対（C
T1、CT2）がオンした時にセンスアンプのセンスノードS
Nの電位が前記したように浮き上がっているので、デー
タバッファDQBで正しく再増幅することができず、読出
しエラー（tRADの中抜け不良という）になる。
（発明が解決しようとする課題） 上記したようなDRAMは、▲▼信号の活性化からカ
ラムアドレスが入力するまでの時間tRADがある範囲内の
時に読み出しエラーになるという問題がある。
本発明は、上記問題点を解決すべくなされたもので、そ
の目的は、アクセスタイムtACCの高速性を保ち、▲
▼信号の活性化からカラムアドレスが入力するまでの
時間tRADがある範囲より短い時または長い時は勿論のこ
と、ある範囲内であっても読出しエラーが発生しなくな
るダイナミック型ランダムアクセスメモリを提供するこ
とにある。
［発明の構成］ （課題を解決するための手段） 本発明は、ダイナミック型メモリセルのアレイにおける
各カラムのビット線対とビット線センスアンプの一対の
センスノードとの間にそれぞれ電荷転送回路が接続され
ており、前記ビット線対を所定のタイミングで所定の電
圧にプリチャージする回路を有するダイナミック型ラン
ダムアクセスメモリにおいて、前記電荷転送回路は、ビ
ット線とセンスノードの二端子間の電位差によりインピ
ーダンスが変化するとともに、第三の端子の電位と前記
二端子の電位の一方との差によってオフ状態になる素子
がビット線側端子およびビット線センスアンプ側端子の
間に接続されており、メモリセルデータの読出時に前記
ビット線対に微少な電位差が生じた時点で一時的にオフ
状態に制御され、前記センスノードが所定電位以上に増
幅されると、この電位に応じたコンダクタンスで前記ビ
ット線と前記センスノードが接続されることを特徴とす
る。
（作 用） 例えば、第１のビット線側に接続されている0Vの電位が
書込まれているメモリセルに対する読出しおよび再書込
みの動作に際して、▲▼信号の活性化時点からワ
ード線が選択レベルになるまでの期間は第１のビット線
も第２のビット線も等しくビット線プリチャージ電圧に
保たれている。上記ワード線が選択されると、選択メモ
リセルの0Vが読出され、第１のビット線の電位は前記プ
リチャージ電圧から僅かに下がる。これにより、第１の
ビット線の電位と第２のビット線の電位とに微少な電位
差が生じた時点で、電荷転送回路がオフにされ、ビット
線対はビット線センスアンプから切り離される。そし
て、ビット線センスアンプが活性化し、前記微少な電位
差がセンス増幅され、第１のセンスノードの電位は0Vま
で引き落とされる。
この間に第１のセンスノードと電荷転送回路の第三のノ
ードとの間の電位差が電荷転送回路の閾値以上に大きく
なると、この二端子間電位差に応じて電荷転送回路のイ
ンピーダンスが徐々に小さくなるので、第１のビット線
も徐々に0Vまで引き落とされ、第１のビット線から多量
の電荷が一気に第１のセンスノードに流入することはな
く、この第１のセンスノードの電位が急に大きく浮き上
がることはない。そして、上記第１のビット線の電位が
選択メモリセルに再書込みされた後、前記ワード線が非
選択状態に戻される。なお、前記再書込動作の終了前あ
るいは終了後に電荷転送回路がオン状態に戻される。さ
らに、ビット線プリチャージ信号が活性化してビット線
対はそれぞれプリチャージされる。
（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明す
る。
第１図は、本発明のDRAMの一実施例を示しており、第６
図を参照して前述したような電荷転送トランジスタ駆動
方式の従来のDRAMに比べて、電荷転送トランジスタ駆動
信号φＴの駆動電位レベルが異なり、回路構成は前述し
た通りであるのでその説明を省略する。
即ち、電荷転送トランジスタ駆動信号φＴは、電荷転送
トランジスタ（NT1、NT2）をオフ状態にする時にはVss
電位（0V）ではなく中間電位VMへ落とされ、電荷転送ト
ランジスタ（NT1、NT2）をオン状態にする時はVcc電位
に上げられる。この中間電位VMは、ビット線プリチャー
ジ電位をVBL、Ｎチャネルの電荷転送トランジスタ（N
T1、NT2）の閾値電圧をVTNで表わすと、VTN≦VM≦VBL＋
VTNであり、VMは例えばVcc/2＝2.5Vに設定される。
次に、上記DRAMの動作について第２図に示す波形を参照
して説明する。いま、前記ビット線対のうちの一方、例
えば第１のビット線BL側に接続されているメモリセルMC
1に0V（“L"レベル）の電位が書込まれている場合にお
いて、このメモリセルMC1に対する読出しおよび再書込
みの動作について説明する。このDRAMは、ビット線対を
VBL＝Vcc/2＝2.5Vなる電圧にプリチャージする方式を採
用しているので、ワード線が選択されるまでの期間は第
１のビット線BLも第２のビット線▲▼も等しく2.5V
に保たれている。アドレス入力としてロウアドレスおよ
びカラムアドレスが順次入力し、ロウアドレス入力後に
▲▼信号が活性化してロウアドレスがデコードさ
れ、第１のビット線BL側のワード線WL1が選択されて選
択メモリセルMC1の電荷転送トランジスタTMがオンにな
り、このメモリセルMC1のキャパシタC1から“L"レベル
が読出され、第１のビット線BLの電位は2.5Vから僅かに
下がる。
一方、上記したように第１のビット線BL側のワード線WL
1が選択されると同時に第２のビット線▲▼側のダ
ミーワード線DWL0が選択され、ダミーセルDC0の電荷転
送トランジスタTDがオンになる。ここで、ダミーセルDC
0にはVDC（例えばVcc/2）なる電位が予め書込まれてい
るので、電荷転送トランジスタTDがオンになってダミー
セルDC0のキャパシタC0と第２のビット線▲▼とが
短絡しても、両者は同電位であるので第２のビット線▲
▼の電位はVcc/2のまま変化しない。
この後、第１のビット線▲▼の電位と第２のビット
線BLの電位とに微少な電位差が生じた時点で、信号φＴ
が中間電位VMになり、電荷転送トランジスタ（NT1、N
T2）がオフになり、ビット線対（BL、▲▼）はビッ
ト線センスアンプNAから切り離される。そして、信号▲
▼がVss電位になってＮチャネルセンスアンプNA
が活性化すると共に、信号SAPがVcc電位になってＰチャ
ネルセンスアンプPAが活性化する。これにより、Ｎチャ
ネルセンスアンプNAの一対のセンスノード（SN、▲
▼）の微少な電位差がセンス増幅されてセンスノードSN
の電位は0Vまで引き落とされ始めると共に、Ｐチャネル
センスアンプPAによりビット線▲▼の電位がVcc電
位側に引き上げられる。
そして、第１のセンスノードSNの電位が（Vcc/2）−VTN
よりも下がる（つまり、第１のセンスノードSNと信号φ
Ｔとの間の電位差がVTN以上に大きくなる）と、この二
端子間電位差に応じて電荷転送トランジスタNT1のイン
ピーダンスが徐々に小さくなり、コンダクタンスが大き
くなるので、ＮチャネルセンスアンプNAが第１のビット
線BLの電荷を引き始め、第１のビット線BLの電位が下が
り始める。これにより、第１のセンスノードSNには第１
のビット線BLの電荷が流入し始めるので、第１のセンス
ノードSNの電位降下速度は急に遅くなる。この時点taよ
り以降は、第１のセンスノードSNと第１のビット線BLと
は、電位が近付きながら徐々に0Vまで低下していく。こ
れにより、選択メモリセルMC1には第１のビット線の電
位が再書込みされ、ダミーセルDC0には第２のビット線
▲▼の電位が再書込みされる。
また、上記時点taより以後に▲▼信号が活性化し
てカラムアドレスがデコードされ、カラムデコード信号
CSLiによりカラム選択トランジスタ対（CT1、CT2）がオ
ンになり、ＮチャネルセンスアンプNAの一対のセンスノ
ード（SN、▲▼）の電位がデータ線対（DQ1、DQ2）
を経たのちデータバッファDQBにより再増幅されて一対
のデータバス（DL1、DL2）に出力される。
また、上記再書込動作の終了前（あるいは終了後でもよ
い）に、信号φＴがVcc電位に戻されて電荷転送トラン
ジスタ（NT1、NT2）はオン状態に戻される。これによ
り、電荷転送トランジスタNT1がオン状態に戻される
と、第１のセンスノードSNと第１のビット線BLとは急に
電荷の再分配が行われ、容量が小さい方の第１のセンス
ノードSNの電位が多少浮き上がるが、既に第１のセンス
ノードSNと第１のビット線BLとは電位がかなり接近して
おり、第１のセンスノードSNの電位が急に大きく浮き上
がることはない。
なお、上記したように再書込動作が終了した後、ワード
線WL1およびダミーワード線DWL0が非選択状態に戻り、
この後、ビット線プリチャージ・ダミーセル書込信号▲
▼がVcc電位になり、ビット線対（BL、▲
▼）はVBL、ダミーセル（DC0、DC1）はVDCなる電圧にプ
リチャージされる。
上記したようなDRAMの読み出し動作において、Ｎチャネ
ルセンスアンプNAのセンス動作時には、一対のセンスノ
ード（SN、▲▼）からビット線対（BL、▲▼）
の容量が完全に切り離されているので、センスノード
（SN、▲▼）の負荷が軽減され、高速にセンス増幅
することが可能になる。
また、第１のセンスノードSNに第１のビット線BLの電荷
が流入し始めて第１のセンスノードSNの電位降下速度が
急に遅くなる時点taでは、一対のセンスノード（SN、S
N）の電位差はVTN以上開いているので、この状態の時に
カラム選択トランジスタ対（CT1、CT2）がオンになって
も、一対のセンスノード（SN、▲▼）電位差をデー
タ線対（DQ1、DQ2）を介してデータバッファDQBにより
再増幅するのに必要なレベルは十分な余裕があり、高速
アクセスが可能になる。
また、たとえ第１のセンスノードSNの電位が多少浮き上
がった状態の時点tbでカラム選択トランジスタ対（C
T1、CT2）がオンになっても、ＮチャネルセンスアンプN
Aの能力低下は少なく、十分高速にデータ線DQ1の電荷を
引き抜くことができ、データバッファDQBによる誤動作
を避けることができる。
従って、上記DRAMによれば、▲▼信号の活性化時
点からカラムアドレスが入力するまでの時間tRADがある
範囲より短い時または長い時は勿論のこと、ある範囲内
であっても、このカラムアドレス入力後に▲▼信
号が活性化した時にＮチャネルセンスアンプNAのセンス
ノード（SN、▲▼）の電位は殆んど浮き上がってい
ないので、データバッファDQBで正しく再増幅できるこ
とになる。
なお、上記実施例では、VTN≦VM≦VBL＋VTNとしたが、
センスアンプNAのセンス動作の初期に電荷転送トランジ
スタ（NT1、NT2）をオフ状態にし、センスアンプNAが完
全にセンスする前に電荷転送トランジスタ（NT1、NT2）
をオン状態にすれば上記実施例と同様な効果が得られ
る。従って、カラム選択トランジスタ（CT1、CT2）をオ
ンにしてデータバッファDQBでセンスするのに必要な電
圧をα、センスノードSNまたは▲▼がビット線BLま
たは▲▼の電荷を引き始める電位をβで表わすと、
VTN＋β≦VM≦VBL＋VTN−αに設定すればよい。
第３図は、本発明の他の実施例に係るDRAMの一部を示し
ており、前記実施例と比べて、Ｎチャネルセンスアンプ
NAとＰチャネルセンスアンプPAとが入れ替えられ、Ｎチ
ャネルの電荷転送トランジスタ対（NT1、NT2）に代えて
Ｐチャネルの電荷転送トランジスタ対（PT1、PT2）が使
用され、電荷転送トランジスタ駆動信号▲▼の論理
レベルが反転している点が異なり、その他は同じである
ので前記実施例中と同一符号を付している。
電荷転送トランジスタ駆動信号▲▼は、電荷転送ト
ランジスタ（PT1、PT2）をオフ状態にする時にはVcc電
位ではなく中間電位VMへ上げられ、電荷転送トランジス
タ（PT1、PT2）をオン状態にする時はVss電位に落とさ
れる。この中間電位VMは、ビット線プリチャージ電位を
VBL、Ｐチャネルの電荷転送トランジスタ（PT1、PT2）
の閾値電圧をVTPで表わすと、VBL−|VTP|≦VM≦Vcc−|V
TP|である。
第３図のDRAMの動作は、前記実施例の動作に準じて第４
図に示すタイミング図のように行われ、前記実施例と同
様の効果が得られる。即ち、第２のビット線▲▼に
第２のセンスノード▲▼から電荷が流入し始めて第
２のセンスノード▲▼の電位上昇速度が急に遅くな
る時点taでは、一対のセンスノード（SN、▲▼）の
電位差は|VTP|以上開いているので、この状態の時にカ
ラム選択トランジスタ対（CT1、CT2）がオンになって
も、一対のセンスノード（SN、▲▼）の電位差をデ
ータ線対（DQ1、DQ2）を介してデータバッファDQBによ
り再増幅するのに必要なレベルは十分な余裕があり、高
速アクセスが可能になる。
また、電荷転送トランジスタPT2がオン状態に戻される
と、第２のセンスノード▲▼と第２のビット線▲
▼とは急に電荷の再分配が行われ、容量が小さい方の
第２のセンスノード▲▼の電位が多少落ち込むが、
たとえこの落ち込んだ状態の時点tbでカラム選択トラン
ジスタ対（CT1、CT2）がオンになっても、Ｐチャネルセ
ンスアンプPAの能力低下は少なく、データバッファDQB
による誤動作を避けることができる。
なお、上記実施例では、VBL−|VTP|≦VM≦Vcc−|VTP|と
したが、センスアンプPAのセンス動作の初期に電荷転送
トランジスタ（PT1、PT2）をオフ状態にし、センスアン
プPAが完全にセンスする前に電荷転送トランジスタ（PT
1、PT2）をオン状態にすれば上記実施例と同様な効果が
得られる。従って、カラム選択トランジスタ（CT1、C
T2）をオンにしてデータバッファDQBでセンスするのに
必要な電圧をα、センスノードSNまたは▲▼がビッ
ト線BLまたは▲▼の電荷を引き始める電位をβで表
わすと、VBL−|VTP|＋α≦VM≦Vcc−|VTP|−βに設定す
ればよい。
なお、上記各実施例における一対のビット線（BL、▲
▼）と一対のセンスノード（SN、▲▼）との間に
は、電荷転送トランジスタ（NT1、NT2またはPT1、PT2）
に限らず、上記電荷転送トランジスタと同等な特性を有
する電荷転送回路を接続することができる。
即ち、この電荷転送回路は、上記電荷転送トランジスタ
と同様に、二端子間の電位差によりインピーダンスが変
化するとともに、第三の端子と前記二端子の電位の一方
との差によってオフ状態になる素子がビット線側端子お
よびビット線センスアンプ側端子の間に接続されてお
り、メモリセルデータの読出時に前記ビット線対（BL、
▲▼）に微少な電位差が生じた時点で一時的にオフ
状態に制御されるものであればよい。これにより、ビッ
ト線センスアンプの活性化初期にオフになってビット線
対（BL、▲▼）からセンスノード（SN、▲▼）
を切り離し、一対のセンスノード（SN、▲▼）にあ
る一定以上の電位差がつくと、インピーダンスが徐々に
低下してセンスノードとビット線とを自然にゆっくりと
つなぐことができ、センス動作の高速化および、この電
荷転送回路がオンに戻った時に一対のセンスノード（S
N、▲▼）間の電位差の一時的な減少を抑制するこ
とができる。
第５図（ａ）および（ｂ）はそれぞれ上記電荷転送回路
の他の例を示しており、例えばコレクタ・ベース相互が
接続されたバイポーラNPNトランジスタからなるダイオ
ードＤが二端子間に接続され、このダイオードＤに並列
にスイッチ回路Ｓが接続され、このスイッチ回路Ｓがス
イッチング制御されるように構成されている。この電荷
転送回路は、ビット線センスアンプの活性化初期にスイ
ッチ回路ＳがオフにされるとダイオードＤはオフ状態に
なり、一対のセンスノード（SN、▲▼）にある一定
以上の電位差がつくと、ダイオードＤのインピーダンス
が徐々に低下し、ビット線対（BL、▲▼）とセンス
ノード（SN、▲▼）との接続時にスイッチ回路Ｓが
オンにされる。
［発明の効果］ 上述したように本発明のDRAMによれば、ビット線センス
アンプの活性化初期には、容量の大きいビット線からセ
ンスノードを切り離して高速にセンスでき、アクセスタ
イムの高速化を実現できる。また、センスアンプの一対
のセンスノードにある一定以上の電位差がつくと、セン
スノードの電位によりセンスノードとビット線とは自然
にゆっくりとつながれていくので、センスアンプの能力
の急激な低下が避けられ、tRADの中抜け不良もなくする
ことができる。
【図面の簡単な説明】
第１図は本発明の一実施例に係るDRAMの一部を示す回路
図、第２図は第１図のDRAMの動作例を示すタイミング
図、第３図は本発明の他の実施例に係るDRAMの一部を示
す回路図、第４図は第３図の回路の動作例を示すタイミ
ング図、第５図（ａ）および（ｂ）は第１図中および第
３図中におけるビット線とセンスノードとの間に接続さ
れる電荷転送回路の他の例を示す回路図、第６図は従来
のDRAMの動作例を示すタイミング図である。 BL,▲▼……ビット線、MC0〜MC255……メモリセ
ル、WL0〜WL255……ワード線、PR……ビット線プリチャ
ージ・イコライズ回路、PA……Ｐチャネルセンスアン
プ、NT1,NT2,PT1,PT2……電荷転送トランジスタ、NA…
…Ｎチャネルセンスアンプ、SN,▲▼……センスノ
ード、CT1,CT2……カラム選択トランジスタ、DQ1,DQ2…
…データ線、Ｄ……ダイオード、Ｓ……スイッチ回路。

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】ダイナミック型メモリセルのアレイにおけ
    る各カラムのビット線対とビット線センスアンプの一対
    のセンスノードとの間にそれぞれ電荷転送回路が接続さ
    れており、前記ビット線対を所定のタイミングで所定の
    電圧にプリチャージする回路を有するダイナミック型ラ
    ンダムアクセスメモリにおいて、 前記電荷転送回路は、ビット線とセンスノードの二端子
    間の電位差によりインピーダンスが変化するとともに、
    第三の端子の電位と前記二端子の電位の一方との差によ
    ってオフ状態になる素子がビット線側端子およびビット
    線センスアンプ側端子の間に接続されており、メモリセ
    ルデータの読出時に前記ビット線対に微少な電位差が生
    じた時点で一時的にオフ状態に制御され、前記センスノ
    ードが所定電位以上に増幅されると、この電位に応じた
    コンダクタンスで前記ビット線と前記センスノードが接
    続されることを特徴とするダイナミック型ランダムアク
    セスメモリ。
  2. 【請求項２】前記電荷転送回路として電界効果トランジ
    スタを用い、この電界効果トランジスタのゲートに所定
    の駆動信号を供給するようにしてなることを特徴とする
    請求項１記載のダイナミック型ランダムアクセスメモ
    リ。
  3. 【請求項３】前記電界効果トランジスタはＮチャネルの
    MOSトランジスタであり、このMOSトランジスタをオフに
    する時にはゲートに与える駆動信号を電源電位から電源
    電位と接地電位との間の中間電位に落とし、このMOSト
    ランジスタをオンにする時にはゲートに与える駆動信号
    を電源電位に上げることを特徴とする請求項２記載のダ
    イナミック型ランダムアクセスメモリ。
  4. 【請求項４】前記電界効果トランジスタはＰチャネルの
    MOSトランジスタであり、このMOSトランジスタをオフに
    する時にはゲートに与える駆動信号を接地電位から接地
    電位と電源電位との中間電位に上げ、このMOSトランジ
    スタをオンにする時にはゲートに与える駆動信号を接地
    電位に落とすことを特徴とする請求項２記載のダイナミ
    ック型ランダムアクセスメモリ。
  5. 【請求項５】前記電荷転送回路としてダイオードとスイ
    ッチ回路とを並列に接続して用い、このスイッチ回路を
    スイッチング駆動するようにしてなることを特徴とする
    請求項１記載のダイナミック型ランダムアクセスメモ
    リ。
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