KR0179678B1 - 반도체 기억장치 - Google Patents

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KR0179678B1 KR1019940022596A KR19940022596A KR0179678B1 KR 0179678 B1 KR0179678 B1 KR 0179678B1 KR 1019940022596 A KR1019940022596 A KR 1019940022596A KR 19940022596 A KR19940022596 A KR 19940022596A KR 0179678 B1 KR0179678 B1 KR 0179678B1
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다카시 오사와
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사토 후미오
가부시키가이샤 도시바
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Abstract

본 발명은, DRAM과 같은 반도체 기억장치에 있어서, 비트선의 이퀄라이즈동작 혹은 비트선과 센스앰프회로간의 접속제어를 행할 때의 타이밍 제어가 간단하고, 또한 고속동작이 가능하며, 게다가 종래와 마찬가지로 비트선 전위를 소정의 프리차지 전위로 설정할 수 있고, 센스 마진의 저하를 일으키는 일이 없는 반도체 기억장치를 제공하기 위한 것이다.
이를 위해 본 발명은, 외부전원전압(Vcc)이 공급되는 전원단자(10)와, 상기 전원단자에 공급되는 외부전원전압과는 다른 승압전압(Vint)을 정상적으로 발생시키는 내부승압전압 발생수단(17), 제1 및 제2비트선(BL, /BL), 및 상기 내부승압전압 발생수단에서 발생되는 승압전압을 한쪽의 레벨로 하는 제어신호(øEQL)가 공급되고 이 제어신호에 기초하여 상기 제1 및 제2비트선을 소정 단위로 충전함과 더불어 양 비트선을 동전위로 설정하는 비트선 전위 설정수단(14)을 구비한 것을 특징으로 하는 전압승압회로를 갖춘 반도체 기억장치를 제공한다.

Description

반도체 기억장치
제1도는 종래의 DRAM의 일부의 구성을 나타낸 회로도.
제2도는 종래의 셰어드 센스앰프방식의 DRAM의 일부의 구성을 나타낸 회로도.
제3도는 본 발명의 제1실시예에 따른 DRAM의 일부의 구성을 나타낸 회로도.
제4도는 제3도의 DRAM에서 사용되는 내부승압전압 발생회로의 구체적인 구성을 나타낸 블록도.
제5도는 제4도의 내부승압전압 발생회로내의 기준전압 발생회로와 전압변환회로 및 전압비교회로의 상세한 구성을 나타낸 회로도.
제6도는 제4도의 내부승압전압 발생회로내의 승압회로의 상세한 구성을 나타낸 회로도.
제7도는 제3도의 DRAM에서 사용되는 레벨변환회로의 상세한 구성을 나타낸 회로도.
제8a도는 제3도의 내부승압전압 발생회로내의 기준전압 발생회로의 다른 상세한 구성을 나타낸 회로도.
제8b도는 제3도의 내부승압전압 발생회로내의 기준전압 발생회로의 다른 상세한 구성을 나타낸 회로도.
제8c도는 제3도의 내부승압전압 발생회로내의 기준전압 발생회로의 다른 상세한 구성을 나타낸 회로도.
제8d도는 제3도의 내부승압전압 발생회로내의 기준전압 발생회로의 다른 상세한 구성을 나타낸 회로도.
제9도는 본 발명의 제2실시예에 따른 DRAM의 일부의 구성을 나타낸 회로도.
제10도는 본 발명의 제3실시예에 따른 셰어드 센스앰프방식의 DRAM의 일부의 구성을 나타낸 회로도.
제11도는 본 발명의 제4실시예에 따른 DRAM의 일부의 구성을 나타낸 회로도.
제12도는 제11도의 DRAM의 동작의 일례를 나타낸 타이밍 차트.
제13도는 제11도의 DRAM에서 사용되는 워드선 선택회로의 구체적인 구성을 나타낸 회로도.
제14도는 제11도의 DRAM의 각 회로의 반도체기판상에서의 배치상태를 나타낸 도면.
제15도는 제14도의 레벨변환회로로부터의 출력신호의 공급상태의 일례를 나타낸 도면.
제16도는 제15도중의 신호의 타이밍 차트이다.
[산업상의 이용분야]
본 발명은, 1쌍의 비트선을 갖추고, 메모리 셀로부터의 데이터독출에 앞서서 이 1쌍의 비트선의 각각을 소정 전위로 충전함과 더불어, 양 비트선을 동전위로 설정하는 비트선 이퀄라이즈회로를 구비한 반도체 기억장치에 관한 것이다.
[관련기술 및 그 문제점]
다이나믹 랜덤 액세스 메모리(DRAM)에서는, 메모리 셀로부터의 데이터독출에 앞서서 1쌍의 비트선을 소정 전위로 충전함과 더불어 양 비트선의 전위를 동전위로 설정하는 이퀄라이즈동작이 실행된다. 이러한 이퀄라이즈동작은 통상 N채널 MOS트랜지스터를 이용하여 구성된 비트선 이퀄라이즈회로에 의해 실행된다.
제1도는 종래의 DRAM에서의 비트선 이퀄라이즈회로(이하, 간단하게 이퀄라이즈회로라 부른다) 주변의 구성을 나타낸 회로도이다. 1쌍의 비트선(BL, /BL; 여기에서, /의 표시는 상보(반전)신호임을 나타냄. 이하, 동일)간에는 3개의 N채널 MOS트랜지스터(11, 12, 13)로 이루어진 비트선 이퀄라이즈회로(14)가 접속되어 있다. 더욱이, 양 비트선에는 데이터를 검출하기 위한 센스엠프회로(15)가 접속되어 있다.
이퀄라이즈회로(14)에서는 2개의 MOS트랜지스터(11, 12)가 이퀄라이즈 제어신호(øEQL)에 의해 온(ON)상태가 되고, 프라차지용 전위(VBL)에 의해 양 비트선(BL, /BL)이 프라차지된다. 동시에 MOS트랜지스터(13)가 이퀄라이즈 제어신호(øEQL)에 의해 온상태로 되고, 비트선(BL, /BL)간이 단락되어 양 비트선 전위가 동전위로 설정된다. 상기 이퀄라이즈회로(14)에 의한 비트선 전위의 설정후, 도시하지 않은 메모리 셀로부터의 기억데이터의 독출시에 비트선(BL, /BL)간에 발생하는 전위차가 센스엠프회로(15)에서 증폭되어, 데이터의 검출이 실행된다.
그런데, 종래에는 상기 이퀄라이즈회로(14)에 공급되는 이퀄라이즈 제어신호(øEQL)로서 외부인가 전원전압과 동일한 레벨을 갖는 신호, 혹은 주지의 부트스트랩회로에 의해 일시적으로 외부인가 전원전압 이상으로 상승시킨 신호를 이용하고 있다. 부트스트랩회로를 이용하여 전압을 상승시키는 이유는, 이퀄라이즈 제어신호(øEQL)의 전압이 충분히 높지 않으면 N채널 MOS트랜지스터(11, 12, 13)의 소스·드레인간에 전위차가 생겨 버려 비트선 전위를 소정의 프리차지 전위(VBL)로 설정할 수 없게 될 우려가 발생하기 때문이다.
제2도는 상기와는 다른 종래의 DRAM에서의 이퀄라이즈회로 주변의 구성을 나타낸 회로도이다. 이 DRAM은 센스엠프회로(15)를 2조의 비트선(BL1과 /BL1, BL2 와 /BL2)에서 공유하도록 한, 소위 셰어드 센스앰프방식이라 불리우는 것이다. 이 방식의 DRAM에서는, 2조의 비트선쌍과 센스엠프회로(15)간에 비트선쌍과 센스엠프회로를 전기적으로 절단하기 위한 스위치회로(18a, 18b)가 설치되어 있다. 상기 스위치회로(18a, 18b)는 각각 2개의 N 채널 MOS트랜지스터(19, 20)로 구성되어 있고, 양 MOS트랜지스터(19, 20)는 스위치 제어신호(øT1, øT2)에 의해 그 게이트가 제어된다. 상기 각 비트선쌍에는 제1도의 경우와 동일한 구성의 이퀄라이즈회로(14a, 14b)가 접속되어 있고, 양 이퀄라이즈회로(14a, 14b)는 이퀄라이즈 제어신호(øEQL1, øEQL2)에 의해 제어된다.
상기 스위치회로(18a, 18b)는 2조의 비트선쌍간에 각각 발생하는 전위차를 센스엠프회로(15)로 증폭시켜 데이터를 검출할 때에 선택적으로 동작하는 것으로서, 비트선쌍(BL1, /BL1)간에 발생하는 전위차가 증폭될 때에는 스위치회로(18a)내의 2개의 MOS트랜지스터(19, 20)가 스위치 제어신호(øT1)에 의해 온상태로 되고, 비트선쌍(BL2, /BL2)간에 발생하는 전위차가 증폭될 때에는 스위치회로(18b)내의 2개의 MOS트랜지스터(19, 20)가 스위치 제어신호(øT2)에 의해 온상태로 된다.
제2도의 DRAM의 경우도, 이퀄라이즈 제어신호(øEQL1, øEQL2)와 마찬가지로 스위치 제어신호(øT1,øT2)는 외부인가 전원전압과 동일 레벨의 신호, 혹은 주지의 부트스트랩회로에 의해 일시적으로 외부인가 전워전압 이상으로 상승시킨 신호를 이용하고 있다. 그 이유는, 스위치회로(18a, 18b)내의 MOS트랜지스터(19, 20)를 온상태로 해야 할 때에 스위치 제어신호(øT1, øT2)가 충분히 높은 전압으로 되지 않으면, MOS트랜지스터(19, 20)의 소스·드레인간에 전위차가 생겨 버려 센스 마진의 저하가 일어나기 때문이다. 이를 방지하기 위해, 이퀄라이즈 제어신호(øEQL1, øEQL2)의 경우와 마찬가지로 부트스트랩회로를 이용하여 일시적으로 스위치 제어신호(øT1, øT2)의 전압을 상승시키는 방법이 자주 이용된다.
또, DRAM 등의 반도체 기억장치에서는 외부인가 전워전압과는 다른 내부전압을 발생시키는 내부전압 발샐회로가 사용되는 것이 있다. 그리고, 이 내부전압 발생회로로서 차지펌프회로를 이용하여 정상적으로 승압전압을 발생시키는 것이 제안되어 있다. 그러나, 차지펌프회로를 이용한 승압전압을 내부전압으로서 이용하는 경우에는, 동작시의 전위변동을 흡수하기 위해 대단히 큰 용량을 내부전압 발생회로의 출력에 접속시킬 필요가 있다.
[발명의 목적]
본 발명은 상기한 사정을 고려하여 이루어진 것으로, 그 목적은 비트선의 이퀄라이즈동작 혹은 비트선과 센스엠프회로간의 접속제어를 행할 때의 타이밍 제어가 간단하고, 또한 고속동작이 가능하며, 게다가 종래와 마찬가지로 비트선 전위를 소정의 프라차지 전위로 설정할 수 있고, 센스 마진의 저하를 일으키는 일이 없는 반도체 기억장치를 제공함에 있다.
[발명의 구성]
본 발명에 의하면, 외부전원전압이 공급되는 전원단자와, 이 전워단자에 공급되는 외부전원전압과는 다른 승압전압을 정상적으로 발생시키는 내부승압전압 발생수단, 제1 및 제2비트선, 상기 내부승압전압 발생수단에서 발생되는 승압전압을 한쪽의 레벨로 하는 제어신호가 공급되고 이 제어신호에 기초하여 상기 제1 및 제2비트선을 소정 단위로 충전함과 더불어 양 비트선을 동전위로 설정하는 비트선 전위 설정수단으로 이루어진 전압승압회로를 갖춘 반도체 기억장치가 제공된다.
더욱이 본 발명에 의하면, 외부전원전압이 공급되는 전원단자와, 이 전원단자에 공급되는 외부전원전압과는 다른 승압전압을 정상적으로 발생시키는 내부승압전압 발생수단, 제1 및 제2비트선, 상기 제1 및 제2비트선을 소정 전위로 충전함과 더불어 양 비트선을 동전위로 설정하는 비트선 전위 설정수단, 상기 비트선 전위 설정수단을 제어하기 위한 제어신호가 공급되고 이 제어신호를 상기 내부승압전압 발생수단에서 발생되는 승압전압을 한쪽레벨로 하는 신호를 레벨변환하여 상기 비트선 전위 설정수단에 공급하는 레벨변환수단으로 이루어진 전압승압회로를 갖춘 반도체 기억장치가 제공된다.
또한, 더욱이 본 발명에 의하면, 외부전원전압이 공급되는 전원단자와, 상기 전원단자에 공급되는 외부전원전압과는 다른 승압전압을 정상적으로 발생시키는 내부승압전압 발생수단, 2조의 비트선쌍, 상기 2조의 비트선쌍에 접속되어 각 비트선쌍간에 생기는 전위차를 증폭하는 센스엠프, 상기 2조의 비트선쌍중 한쪽 조의 비트선쌍에 접속되어 상기 내부승압전압 발생수단에서 발생되는 승압전압을 한쪽 레벨로 하는 제1제어신호에 기초하여 이 비트선쌍의 양 비트선을 소정 단위로 충전함과 더불어 비트선쌍을 동전위로 설정하는 제1비트선 전위 설정수단, 상기 2조의 비트선쌍중 다른쪽 조의 비트선쌍에 접속되어 상기 내부승압전압 발생수단에서 발생되는 승압전압을 한쪽 레벨로 하는 제2제어신호에 기초하여 이 비트선쌍의 양 비트선을 소정 전위로 충전함과 더불어 비트선쌍을 동전위로 설정하는 제2비트선 전위 설정수단, 상기 2조의 비트선쌍중 한쪽 조의 비트선쌍과 상기 센스엠프간에 설치되고 상기 내부승압전압 발생수단에서 승압전압을 한쪽 레벨로 하는 제3제어신호에 기초하여 이 비트선쌍과 센스엠프간을 전기적으로 접속 혹은 절단하는 제1스위치수단 및, 상기 2조의 비트선쌍중 다른쪽 조의 비트선쌍과 상기 센스앰프간에 설치되고 상기 내부승압전압 발생수단에서 발생되는 승압전압을 한쪽 레벨로 하는 제4제어신호에 기초하여 이 비트선쌍과 센스엠프간을 전기적으로 접속 혹은 절단하는 제2스위치수단으로 이루어진 전압승압회로를 갖춘 반도체 기억장치가 제공된다.
[실시예]
이하, 도면을 참조하여 본 발명을 실시예에 의거 상세히 설명한다.
제3도는 본 발명을 DRAM에 실시한 경우의 이퀄라이즈회로 주변의 구성을 나타낸 회로도이다. 이 DRAM은 반도체기판상에 형성되어 있는 바, 제1도의 종래예와 대응하는 부분에는 동일한 부호를 붙여서 설명을 행한다. 1쌍의 비트선(BL, /BL)간에는 3개의 N채널 MOS트랜지스터(11, 12, 13)로 이루어진 이퀄라이즈회로(14)가 접속되어 있다. 상기 MOS트랜지스터(11)의 소스·드레인간은 한쪽 비트선(BL)과 프리차지용 전위(VBL)가 공급되는 노드간에 삽입되어 있다. 상기 MOS트랜지스터(12)의 소스·드레인간은 다른쪽 비트선(/BL)과 상기 전위(VBL)의 노드간에 삽입되어 있다. 또, MOS트랜지스터(13)의 소스·드레인간은 한쪽 비트선(BL)과 다른쪽 비트선(/BL)간에 삽입되어 있다. 또, 상기 3개의 MOS트랜지스터(11, 12, 13)의 게이트에는 이퀄라이즈 제어신호(øEQL)가 공급된다.
상기 비트선(BL, /BL)에는 각각 도시하지 않은 메모리 셀 및 더미 메모리 셀이 접속되어 있다. 데이터의 독출시에 이들 메모리 셀 및 더미 메모리 셀은 도시하지 않은 워드선 및 더미 워드선에 의해 선택되고, 선택된 메모리 셀 및 더미 워드선의 기억데이터에 따른 전위가 비트선(BL, /BL)으로 독출된다. 한편, 상기 더미 메모리 셀 및 더미 워드선은 반드시 설치되는 것이 아니라 설치되지 않는 경우도 있다.
상기 양 비트선에는 데이터의 독출후에 상기 비트선(BL, /BL)간에 발생하는 전위차를 증폭하여 데이터를 검출하는 센스엠프회로(15)가 접속되어 있다.
상기 이퀄라이즈 제어신호(øEQL)는 레벨변환회로(16)로부터 출력된다. 내부승압전압 발생회로(17)는 전원단자(10)에 공급되는 외부인가 전원전압(Vcc)보다도 높은 승압전압(Vint)을 정상적으로 발생시키는 것으로서, 승압전압(Vint)은 레벨변환회로(16)에 공급된다. 상기 레벨변환회로(16)는 고레벨전압이 외부인가 전원전압(Vcc)과 동일 혹은 낮은 값을 갖는 입력제어신호(øEQL')를 상기 승압전압(Vint)으로 변환함으로써, 상기 이퀄라이즈 제어신호(øEQL)를 발생시킨다. 따라서 레벨변환회로(16)로부터 출력되는 이퀄라이즈 제어신호(øEQL)의 고레벨전압은 상기 승압전압(Vint)과 동일한 값의 높은 전압으로 되고, 저레벨의 전압은 변환전의 신호(øEQL')동일한 접지전위로 된다.
이퀄라이즈회로(14)에서는 상기 이퀄라이즈 제어신호(øEQL)에 의해 3개의 MOS트랜지스터(11, 12, 13)가 온상태로 되고, 프리차지용 전위(VBL)에 의해 양 비트선(BL, /BL)이 프리차지되며, 또한 비트선(BL, /BL)간이 단락되어 양 비트선 전위가 동일전위로 설정된다. 이 때, 이퀄라이즈 제어신호(øEQL)의 전압은 외부인가 전원전압(Vcc)보다도 충분히 높게 되어 있으므로, MOS트랜지스터(11, 12, 13) 각각의 소스·드레인간의 전위차는 발생하지 않게 된다. 그 결과, 비트선 전위를 소정의 프리차지 전위(VBL)로 설정할 수 있다. 이 경우, 종래와 같은 부트스트랩회로를 이용하여 일시적으로 신호의 전압을 상승시킬 때와 같은 복잡한 타이밍 제어는 일절 불필요하다.
상기 이퀄라이즈회로(14)에 의한 이퀄라이즈동작이 종료한 후에는, 상기 워드선 및 더미 워드선에 의해 메모리 셀 및 더미 메모리 셀이 선택되고, 선택된 메모리 셀과 더미 메모리 셀의 기억데이터에 따른 전위가 비트선(BL, /BL)으로 독출된다. 그 후, 센스엠프회로(15)에 의해 비트선(BL, /BL)간에 발생한 전위차가 증폭되어, 데이터의 검출이 실행된다.
제4도는 외부인가 전원전압(Vcc)보다도 높은 승압전압(Vint)을 정상적으로 발생시키는 상기 내부승압전압 발생회로(17)의 구체적인 구성을 나타낸 블록도이다. 이 내부승압전압 발생회로(17)는 기준전압 발생회로(21)와 승압회로(22), 전압변환회로(23) 및 전압비교회로(24)로 구성되어 있다.
기준전압 발생회로(21)는 외부인가 전원전압(Vcc)으로부터 일정한 값의 기준전압(ø1)을 발생시킨다. 승압회로(22)는 외부인가 전원전압(Vcc)보다도 높은 승압된 전압(Vint)을 발생시킨다. 전압변환회로(23)는 승압회로(22)에서 발생된 승압전압(Vint)으로부터 그보다도 낮은 레벨의 전압(ø2)을 발생시킨다. 전압비교회로(24)는 기준전압 발생회로(21)에서 발생된 기준 전압(ø1)과 전압변환회로(23)에서 변환된 전압(ø2)을 비교하여 그 대소관계에 따른 제어신호(ø3)를 발생시킨다. 이 제어신호(ø3)는 승압동작을 제어하기 위한 신호로서 승압회로(22)에 공급된다.
이러한 구성으로 된 내부승압전압 발생회로(17)에서는 승압회로(22)와 전압변환회로(23) 및 전압비교회로(24)로 이루어진 폐루프에 의해 승압회로(22)로부터 출력되는 승압전압(Vint)이 기준전압(ø1)에 비례한 일정치로 되도록 제어된다.
다음에는 상기 내부승압전압 발생회로(17)내의 각 회로의 상세한 구성을 설명한다. 제5도는 내부승압전압 발생회로(17)내의 기준전압 발생회로(21)와 전압변환회로(23) 및 전압비교회로(24) 각각의 상세한 구성을 나타낸 것이다.
기준전압 발생회로(21)는 외부인가 전원전압(Vcc)에 대한 전압의존성이 작고 또한 온도의존성이 작은 전압을 발생시키는 회로로서, 예컨대 바이폴라 트랜지스터를 이용한 밴드갭·레퍼런스회로나 채널이온주입을 행하지 않은 MOS트랜지스터를 이용하여 거의 일정한 전압을 발생시키는 회로 등, 여러가지 형식의 것을 고려할 수 있는데, 이 제5도에 나타낸 것에서는 밴드갭·레퍼런스회로가 이용되고 있다. 제5도에 나타낸 기준전압 발생회로(21)는 정전류원(31)과 3개의 npn형 바이폴라 트랜지스터(32, 33, 34) 및 3개의 저항(35, 36, 37)을 이용하여 구성되어 있는 바, 부(負)의 온도계수를 갖는 바이폴라 트랜지스터의 에미터·베이스간 전압(V1)과 바이폴라 트랜지스터에 흐르는 에미터전류의 전류밀도에 따라 V1의 온도계수가 변화하는 것을 이용하여 형성된 정(正)의 온도계수를 갖는 저항(35)에서의 강하전압(V2)을 가산함으로써 온도의존성이 없는 안정한 기준전압(ø1)을 얻을 수 있다.
전압변환회로(23)는 승압전압(Vint)의 노드와 접지전위의 노드간에 직렬로 삽입된 전압분할용의 2개의 저항(38, 39)으로 구성되어 있고, 이 2개의 저항(38, 39)의 저항비에 따른 값의 분할전압(ø2)이 얻어딘다.
전압비교회로(24)는 2개의 P채널 MOS트랜지스터(41, 42)와 2개의 N채널 모트랜지스터(43, 44)로 구성된 주지의 것으로서, N채널 MOS트랜지스터(43, 44)의 각 게이트에 공급되는 상기 전압(ø1)과 전압(ø2)의 대소관계에 따른 신호(ø3)를 MOS트랜지스터(42 및 44)의 접속노드로부터 출력한다.
제6도는 상기 승압회로(22)의 상세한 구성을 나타낸 것이다. 승압회로로는 여러가지 형식의 것이 있지만, 여기에서는 일례로서 차지펌프형 승압회로를 나타내고 있다. 이 차지펌프형 승압회로는 클록발진기(51)와 버퍼회로(52) 및 차지펌프회로(53)로 구성되어 있다. 이 예는 클록발진기(51)로서 가장 간단한 경우로서, 5단 링 발진기가 이용된다. 즉, 각각 P채널 MOS트랜지스터와 N채널 MOS트랜지스터로 이루어진 5개의 CMOS인버터(61, 62, 63, 64, 65)가 다단 접속되어 있고, 종단의 인버터(65)의 출력이 초단의 인버터(61)로 귀환되고 있다. 그리고, 초단의 인버터(61)내의 N채널 MOS트랜지스터의 소스와 접지선위의 노드간에는 게이트에 상기 전압비교회로(24)의 출력신호(ø3)가 공급되는 N채널 MOS트랜지스터(66)의 소스·드레인간이 삽입되어 있다. 또, 2단째의 인버터(62)내의 P채널 및 N채널 MOS트랜지스터의 게이트 공통노드와 외부인가 전원전압(Vcc)의 노드간에는 게이트에 상기 신호(ø3)가 공급되는 P채널 MOS트랜지스터(67)의 소스·드레인간이 삽입되어 있다.
상기 클록발진기(51)의 임의단, 예컨대 3번째 인버터(63)의 출력은 버퍼회로(52)에 공급된다. 이 버퍼회로(52)는 직렬접속된 2개의 인버터(68, 69)로 구성되고, 그 출력은 차지펌프회로(53)에 공급된다. 차지펌프회로(53)는 캐패시터(70)와 2개의 다이오드(71, 72)를 이용한 주지의 것이다. 한편 상기 2개의 다이오드(71, 72) 대신에 다이오드접속된 MOS트랜지스터가 사용되는 경우도 있다.
이러한 구성의 승압회로에 있어서, 전압비교회로(24)로부터의 출력신호(ø3)가 L레벨인 때, 제6도내의 클록발진기(51)내의 초단의 인버터(61)에 접속된 N채널 MOS트랜지스터(66)는 오프상태이고, 이 인버터(61)에는 전류가 흐르지 않으므로 클록발진기(51)는 발진동작은 하지 않는다. 이 때, 2단째의 인버터(62)에 접속되어 있는 P채널 MOS트랜지스터(67)는 온상태로 되어 있고, 이 2단째의 인버터(62)의 입력신호의 초기치는 H레벨로 설정되어 있다.
다음으로, 신호(ø3)가 H레벨로 되면, 클록발진기(51)의 동작이 개시된다. 즉, 신호(ø3)가 H레벨이 되어 초단의 인버터(61)에 접속된 N채널 MOS트랜지스터(66)가 온상태로 되면, 이 인버터(61)가 동작가능상태로 된다. 이 때, 2단째의 인버터(62)의 입력신호의 초기치는 미리 H레벨로 설정되어 있고, 종단의 인버터(65)의 출력신호는 H레벨로 설정되어 있기 때문에, 인버터(61)가 동작함으로써 종단의 인버터(65)의 출력신호가 반전되어 2단째의 인버터(62)에 공급된다. 이 때, 상기 초기치설정용 P채널 MOS트랜지스터(67)는 오프상태로 되어 있기 때문에, 2단째의 인버터(62)에 대한 입력신호가 순차 반전되어 발진동작이 일어난다. 따라서, 상기 MOS트랜지스터(66)는 발진동작을 제어하는 스위치로서 작용하고, 또 MOS트랜지스터(67)는 발진의 정지시에 각 인버터에 초기치를 부여하기 위한 스위치로서 작용한다. 한편, 상기 MOS트랜지스터(67)는 반드시 필요한 것은 아닌 바, 이 MOS트랜지스터(67)를 생략할 수도 있다.
버퍼회로(52)는 클록발진기(51)에서 얻어진 발진신호에 의해 차지펌프회로(53)내의 캐패시터(70)를 구동하기에 충분한 전류를 공급하기 위해 설치되어 있다.
또, 차지펌프회로(53)에 있어서, 다이오드(71)는 버퍼회로(52)로부터의 출력신호가 H(Vcc)레벨로부터 L(접지)레벨로 저하할 때에 외부인가 전원전압(Vcc)의 노드로부터 캐패시터(70)로 정(正)의 전하를 흘리고, 역으로 버퍼회로(52)로부터의 출력신호라 L레벨로부터 H레벨로 상승할 때에는 전하의 흐름을 저지하도록 작용한다. 마찬가지로, 다이오드(72)는 버퍼회로(52)로부터의 출력신호가 H레벨로부터 L레벨로 저하할 때에 Vint로부터의 전하의 흐름을 저지하고, 역으로 버퍼회로(52)로부터의 출력신호가 L레벨로부터 H레벨로 상승할 때에는 정(正)의 전하를 Vint측으로 흘리도록 작용한다. 따라서, 정(正)의 전하는 Vcc로부터 Vint로 흐르므로, Vint는 Vcc보다 높아진다.
제6도에 나타낸 차지펌프회로는 가장 단순한 예로서, 다른 구성의 차지펌프회로를 이용하여 승압된 전압을 발생시키도록 해도 좋다. 예컨대 2상(相)의 클록신호로 제어되는 것 등도 사용할 수 있다.
제7도는 상기 제3도내의 레벨변환회로(16)의 상세한 구성을 나타낸 것이다. 이 레벨변환회로는 전원전압으로서 상기 승압전압(Vint)이 공급되고, 각각 2개의 MOS트랜지스터(81, 82) 및 N채널 MOS트랜지스터(83, 84)로 이루어진 차동증폭기로 구성되어 있다. 그리고 N채널 MOS트랜지스터(83, 84)의 게이트에 레벨변환전의 제어신호(øEQL') 및 그 반전신호(/øEQL')가 공급되면, 고레벨측의 전압이 승압전압(Vint)으로 레벨 시프트된 신호(øEQL)가 MOS트랜지스터(82, 84)의 접속노드로부터 출력되는 것이다.
제8a도~제8d도는 각각 상기 기준전압 발생회로(21)의 제5도와는 다른 상세한 회로구성을 나타낸 것이다. 제8a도의 것은 저항(91) 및 직렬 접속된 n개의 다이오드(92, 92, ---)로 구성되어 있다. 이 회로에 있어서, 전압(ø1)의 값은 각 다이오드의 순방향전압(VF)의 n배의 전압과 등가 온저항의 값으로 규정할 수 있다. 제8b도의 것은 제8a도의 각 다이오드(92)를 다이오드접속된 P채널 MOS트랜지스터(93) 각각으로 치환한 것으로, 이 경우에는 MOS트랜지스터(93)의 문턱치(Vth)의 n배의 전압과 각각의 등가온저항의 값으로 전압(ø1)의 값을 규정할 수 있다. 제8c도의 것은 제8b도의 저항(91)을 P채널 MOS트랜지스터(94)로 치환한 것이다. 또, 제8d도의 것은 제8c도의 P채널 MOS트랜지스터(94, 93)를 각각 N채널 MOS트랜지스터(95, 96)로 치환한 것이다. 이와 같이 기준전압 발생회로(21)로서 여러가지의 회로구성의 것을 사용할 수 있다. 또, 기준전압 발생회로(21)에서 발생되는 기준전압(ø1)을 저항분압 등의 전압변환수단에 의해 더 전압변환한 것을 기준전압으로서 이용하는 회로로 해도 좋다. 이것은 상기 전압변환회로(23)의 경우에도 마찬가지로 적용할 수 있다.
그런데, 상기 제3도 회로중의 이퀄라이즈회로(14)에 의한 비트선의 프리차지시에는 이퀄라이즈회로(14)내의 MOS트랜지스터(11, 12, 13)의 게이트용량이 신호(øEQL)에 접속되게 된다. 이들 게이트용량은 신호(øEQL)의 전위변동을 억제하는 기능을 가지고 있다. 이것은 신호(øEQL)의 전위변동억제를 위해 상기 차지펌프회로(53)의 출력단자에 별도로 설치하는 것이 필요한 캐패시터의 용량을 없앨 수 있고, 이로서 칩 사이즈의 축소화를 도모할 수 있다.
제9도는 본 발명의 제2실시예에 따른 DRAM을 나타낸 것이다. 이 실시예의 DRAM이 상기 제3도의 실시예의 것과 다른 점은, 이퀄라이즈회로(14)가 2개의 N채널 MOS트랜지스터(11, 12)만으로 구성되고, N채널 MOS트랜지스터(13)가 생략되어 있는 것이다. 이러한 구성의 이퀄라이즈회로(14)에서는, 이퀄라이즈 제어신호(øEQL)에 의해 2개의 MOS트랜지스터(11, 12)가 온상태로 되고, 프리차지용 전위(VBL)에 의해 양 비트선(BL, /BL)이 프리차지되며, 또한 양 MOS트랜지스터(11, 12)에 의해 각 비트선 전위가 동일전위로 설정된다. 즉, 이 실시예에서는 MOS트랜지스터(11, 12)에 프리차지 기능과 이퀄라이즈 기능을 동시에 갖게 한 것이다. 그리고, 이 실시예의 경우에서도 이퀄라이즈 제어신호(øEQL)의 전압치는 외부인가 전원전압(Vcc)보다도 충분히 높게 되어 있으므로, MOS트랜지스터(11, 12) 각각의 소스·드레인간에 전위차라 발생하지 않게 되어, 비트선 전위를 소정의 프리차지 전위(VBL)로 설정할 수 있다.
이 실시예에 의하면, 제3도의 실시예의 경우와 비교하여, 이퀄라이즈회로(14)에서 1개의 MOS트랜지스터를 삭감할 수 있어서 집적화된 때의 칩 사이즈의 축소화를 도모할 수 있다.
제10도는 본 발명의 제3실시예를 나타낸 것이다. 이 실시예에서는 상기 제2도에 나타낸 것과 같은 셰어드 센스앰프방식의 DRAM에 본 발명을 실시한 것으로서, 그 이퀄라이즈회로 주변의 구성이 도시되어 있다. 여기서, 상기 제2도와 대응하는 부분에는 동일한 부호를 붙이고 그 설명은 생략한다. 이 실시예의 DRAM에서 사용되는 이퀄라이즈 제어신호(øEQL1, øEQL2) 및 스위치 제어신호(øT1, øT2)는 레벨변환회로(16a, 16b, 16c, 16d)에서 각각 발생된다. 이들 각 레벨변환회로(16a, 16b, 16c, 16d)에는 각각 상기 제4도와 동일한 회로구성을 갖는 내부승압전압 발생회로(17)에서 정상적으로 발생되는 외부인가 전원전압(Vcc)보다도 높은 승압전압(Vint)이 공급된다.
상기 각 레벨변환회로(16a, 16b, 16c, 16d)는 고레벨의 전압이 외부인가 전원전압(Vcc)과 동일 레벨을 갖는 신호(øEQL1', øEQL2' 및 øT1', ø T2')를 상기 승압전압(Vint)으로 변환함으로써, 상기 이퀄라이즈 제어신호(øEQL1, øEQL2)및 스위치제어신호(øT1, øT2)를 발생시킨다.
이 실시예의 DRAM에서는, 제3도의 실시예와 마찬가지로 이퀄라이즈회로(14a, 14b)에 의한 비트선쌍의 프리차지 기간에 비트선 전위를 소정의 프리차지 전위로 설정할 수 있고, 또한 종래의 같은 부트스트랩회로를 이용하여 일시적으로 신호의 전압을 상승시키는 경우와 같은 복잡한 타이밍 제어가 불필요하게 된다. 게다가, 이 실시예의 DRAM에서는 스위치 제어신호(øT1,øT2)로서 승압전압(Vint)을 사용하고 있으므로, 스위치회로(18a, 18b)내의 MOS트랜지스터(19, 20)를 온상태로 하여 센스엠프회로(15)에서 데이터 검출을 행할 때에, 양 MOS트랜지스터(19, 20)의 소스·드레인간의 전위차를 없앨 수 있어서 센스 마진의 저하를 방지할 수 있다. 게다가, 종래와 같은 부트스트랩회로를 이용하여 일시적으로 신호의 전압을 상승시키는 경우와 같은 복잡한 타이밍 제어가 불필요하게 된다.
또한, 이 제10도의 DRAM에서는 이퀄라이즈 제어신호(øEQL1, øEQL2)와 스위치 제어신호(øT1, øT2)의 양쪽을 레벨변환회로에서 발생시키는 경우를 설명했지만, 이는 이퀄라이즈 제어신호(øEQL1, øEQL2)와 스위치 제어신호(øT1, øT2)중 어느 한쪽을 레벨변환회로를 이용하여 발생시키도록 해도 좋다.
제11도는 본 발명의 제4실시예에 따른 DRAM을 나타낸 것이다. 이 DRAM도 반도체기판상에 형성되어 있는 바, 제3도의 실시예와 대응하는 부분에는 동일부호를 붙여서 설명을 행한다. 1쌍의 비트선(BL, /BL)간에는 각각 이퀄라이즈 제어신호(øEQL)로 제어되는 3개의 N채널 MOS트랜지스터(11, 12, 13)로 이루어진 이퀄라이즈회로(14)가 접속되어 있다. 상기 비트선(BL,/BL)에는 각각 메모리 셀(MC)이 접속되어 있다. 상기 각 메모리 셀(MC)은 선택용 트랜지스터(T)와 전하축적용 캐패시터(C)로 구성되어 있고, 각 메모리 셀(MC)로부터의 데이터독출시에는 워드선(WL)의 신호에 의해 메모리 셀(MC)이 선택되며, 선택된 메모리 셀(MC)의 캐패시터(C)에 축적되어 있는 전하에 따른 전위가 비트선(BL 혹은 /BL)으로 독출되어 비트선(BL, /BL)간의 전위차가 센스엠프회로(15)에서 증폭됨으로써 데이터가 검출된다.
상기 이퀄라이즈 제어신호(øEQL)는 레벨변환회로(16)로부터 출력된다. 이 레벨변환회로(16)에는 내부승압전압 발생회로(17)에서 정상적으로 발생되는 외부인가 전원전압(Vcc)보다도 높은 승압전압(Vint)이 공급되고 있고, 레벨변환회로(16)는 고레벨의 전압이 외부인가 전원전압(Vcc)과 동일, 혹은 낮은 레벨의 신호(øEQL')를 상기 승압전압(Vint)으로 변환함으로써 상기 이퀄라이즈 제어신호(øEQL)를 발생시킨다. 따라서, 레벨변환회로(16)로부터 출력되는 이퀄라이즈 제어신호(øEQL)의 고레벨의 전압은 상기 승압전압(Vint)과 동일한 높은 값으로 되고, 저레벨의 전압은 변환전의 신호(øEQL')와 동일한 접지전위로 된다.
워드선 선택회로(19)는 로우(Row) 어드레스신호에 기초하여 상기 각 워드선(WL)을 선택하는 것으로서, 프리 디코더(19a)와 로우 디코더(19b) 및 워드선 드라이버(19c)로 구성되어 있다. 이 워드선 선택회로(19)에도 상기 내부승압전압 발생회로(17)에서 발생되는 승압전압(Vint)이 공급되고 있고, 이 워드선 선택회로(19)로부터 워드선(WL)으로 공급되는 신호의 고레벨의 전압은 상기 승압전압(Vint)으로 된다.
이러한 구성으로 이루어진 DRAM에서는, 제12도의 타이밍 차트에 나타낸 것처럼 메모리 셀(MC)로부터의 데이터독출에 앞서서 이퀄라이즈 제어신호(øEQL)가 로레벨로 되고, 이퀄라이즈회로(14)에 의해 1쌍의 비트선(BL, /BL)이 프리차지되며, 또한 비트선(BL, /BL)간이 단락되어 양 비트선의 전위가 전위(VBL)로 설정된다. 이 때, 이퀄라이즈 제어신호(øEQL)의 전압은 레벨변환회로(16)에 의해 외부인가 전원전압(Vcc)보다도 충분히 높은 승압전압(Vint)으로 레벨 시프트되어 있으므로, 이퀄라이즈회로(14)내의 MOS트랜지스터(11, 12, 13)각각의 소스·드레인간에는 전위차가 발생하지 않게 되어, 비트선 전위를 소정의 프리차지 전위(VBL)로 설정할 수 있다.
한편, 비트선의 이퀄라이즈동작 종료후의 데이터독출기간에는 제12도의 타이밍 차트에 나타낸 것처럼 로우 어드레스신호에 기초하여 워드선 선택회로(19)에 의해 어떤 한 워드선(WL)이 선태구동된다. 이 때, 이 선택된 워드선(WL)에 공급되는 신호의 고레벨측 전압은 내부승압전압 발생회로(17)에서 발생되는 승압전압(Vint)과 같은 것으로 된다. 이 때문에, 선택된 메모리 셀(MC)에서의 선택용 트랜지스터(T)는 충분히 도통상태로 되어 캐패시터(C)로부터의 전하독출시간의 단축을 도모할 수 있다.
이와 같이, 제11도의 실시예에서는 내부승압전압 발생회로(17)에서 발생되는 승압전압(Vint)을 비트선 이퀄라이즈를 위한 레벨변환회로(16)와 워드선 선택을 위한 워드선 선택회로(19)에서 공용하도록 하고 있다. 제12도에 나타낸 것처럼, 워드선(WL)을 구동시키는 기간(WL이 고레벨인 기간)과 비트선 이퀄라이즈의 기간(øEQL이 고레벨인 기간)이 서로 겹쳐져 있지 않으므로, 1개의 내부승압전압 발생회로(17)를 상기 양 회로(16, 19)에서 공용할 수 있다.
제13도는 상기 제11도의 DRAM에서 사용되는 워드선 선택회로(19)내의 프리 디코더(19a)와 로우 디코더(19b) 및 워드선 드라이버(19c) 각각의 상세한 구성을 나타낸 것이다. 프리 디코더(19a)는 Vcc의 프리차지 제어신호(/PRE)의 고레벨측 전압을 상기 승압전압(Vint)으로 레벨 시프트하는 레벨 시트프회로(111; L.S)와 이 레벨 시프트회로(111)의 출력으로 프리차지 노드(112)를 프리차지제어하는 P채널 MOS트랜지스터(113), 로우 어드레스신호의 일부 신호에 따라 상기 프리차지 노드(112)를 방전시킬 것인가 아닌가를 결정하는 직렬접속된 디코드용의 복수개의 N채널 트랜지스터(114), 상기 프리차지 노드(112)의 신호를 반전시키는 CMOS인버터(115)로 구성되어 있다.
로우 디코더(19b)는 Vcc계의 프리차지 제어신호(/PRE)의 고레벨측 전압을 상기 승압전압(Vint)으로 레벨 시프트시키는 레벨 시프트회로(121; L.S)와 이 레벨 시프트회로(121)의 출력으로 프리차지 노드(122)를 프리차지제어하는 P채널 MOS트랜지스터(123), 로우 어드레스신호의 일부 신호에 따라 상기 프리차지 노드(122)를 방전시킬 것인가 아닌가를 결정하는 직렬접속된 디코드용의 복수개의 N채널 트랜지스터(124)로 구성되어 있다. 또, 워드선 드라이버(19c)는 상기 프리 디코더(19a)의 출력과 접지전위의 노드간에 접속되고, 상기 로우 디코더(19b)의 출력이 공급되는 CMOS인버터(131)로 구성되어 있다.
이와 같이 구성된 워드선 선택회로(19)에 있어서, 프리 디코더(19a)에 공급되는 일부의 로우 어드레스신호의 논리가 성립한 때에 이 프리디코더(19a)로부터 상기 승압전압(Vint)이 출력되고, 또한 로우 디코더(19b)에 공급되는 일부의 로우 어드레스신호의 논리가 성립한 때에 워드선 드라이버(19c)를 매개하여 대응하는 워드선(WL)에 상기 승압전압(Vint)이 공급되어 상기 메모리 셀(MC)이 선택된다.
제14도는 상기 제11도에 도시된 DRAM내의 각 회로의 반도체기판상에서의 배치상태를 나타낸 것이다. 이 DRAM에서는 상기 선택용 트랜지스터와 캐패시터로 이루어진 복수개의 메모리 셀이 복수의 메모리 셀 어레이(CA; 150)로 분할되어 설치되어 있다. 이들 복수의 메모리 셀 어레이(150)는 일렬로 배열되고 있고, 각 메모리 셀 어레이(150)의 양측에는 각각 상기 이퀄라이즈회로(14a, 14b) 및 스위치회로(18a, 18b)가 인접해서 설치되어 있다. 상기 각 메모리 셀 어레이(150) 상호간에는 상기 센스엠프회로(SA; 15)가 각각 배치되어 있다. 또, 한기 승압전압(Vint)이 전달되는 배선(151a) 및 로우 어드레스신호가 전달되는 복수의 배선(151b)을 포함하는 배선군(151)이 상기 메모리 셀 어레이(150)와 센스엠프회로(15), 이퀄라이즈회로(14a, 14b) 및 스위치회로(18a, 18b)의 배열방향을 따라 일렬로 상호 병행(竝行)하도록 배치되어 있다. 더욱이, 상기 메모리 셀 어레이(150)와 센스엠프회로(15), 이퀄라이즈회로(14a, 14b), 스위치회로(18a, 18b)와 상기 배선군(151)의 사이에는 레벨변환회로(153)와 상기 워드선 선택회로(19)가 일렬로 배열되어 있다.
이와 같이, 제14도의 DRAM에서는 승압전압(Vint)이 전달되는 배선(151a)을 포함하는 배선군(151)에 인접하여 복수의 메모리 셀 어레이(150)와 레벨 변환회로(153) 및 워드선 선택회로(19)가 배치되어 있다. 이들 각 회로내의 P채널 MOS트랜지스터의 소스에는 상기 승압전압(Vint)이 인가된다. 따라서, 이들 P채널 MOS트랜지스터의 소스와 백 게이트로 이루어진 PN접합간에 순방향전류가 흐르지 않도록 하기 위해서는, N웰에도 이 승압전압(Vint)을 인가할 필요가 있다. 제14도와 같은 배치상태의 DRAM에서는, 메모리 셀어레이(150)와 레벨변환회로(153) 및 워드선 선택회로(19)가 배선군(151)에 인접하여 배치되어 있으므로 이들 각 회로내의 P채널 MOS트랜지스터의 N웰을 공통화하여, 공통의 N웰에 대해 상기 승압전압(Vint)을 인가할 수 있으므로, N웰을 분할하여 설치하는 경우와 비교하여 칩 사이즈의 축소화를 도모할 수 있다. 한편, 제14도와 같은 배치상태에 DRAM에 있어서, 1개의 레벨변환회로(153)로부터의 출력신호(øEQL1, øEQL2, øT1,øT2)의 공급상태의 일례를 제15도에 나타내고, 또 신호(øEQL1,øEQL2,øT1,øT2)의 타이밍 차트를 제16도에 나타냈다.
[발명의 효과]
이상 설명한 것처럼 본 발명에 의하면, 비트선의 이퀄라이즈동작 혹은 비트선과 센스엠프회로간의 접속제어를 행할 때에 타이밍의 제어가 간단하고 또한 고속동작이 가능하며, 게다가 종래와 마찬가지로 비트선 전위를 소정의 프리자치 전위로 설정할 수 있고, 센스 마진의 저하를 일으키는 일이 없는 반도체 기억장치를 제공할 수 있다.

Claims (21)

  1. 외부전원전압(Vcc)이 공급되는 전원단자(10)와, 상기 전원단자에 공급되는 외부전원전압과는 다른 승압전압(Vint)을 정상적으로 발생시키는 내부승압전압 발생수단(17), 제1 및 제2비트선(BL, /BL)및, 상기 내부승압전압 발생수단에서 발생되는 승압전압을 한쪽의 레벨로 하는 제어신호(øEQL)가 공급되고, 이 제어신호에 기초하여 상기 제1 및 제2비트선을 소정 전위로 충전함과 더불어 양 비트선을 동전위로 설정하는 비트선 전위 설정수단(14)을 구비한 것을 특징으로 하는 전압승압회로를 갖춘 반도체 기억장치.
  2. 제1항에 있어서, 상기 비트선 전위 설정수단(14)에 의해 상기 제1 및 제2비트선이 소정 전위로 충전되고 있는 기간에, 상기 제어신호(øEQL)의 레벨이 상기 내부승압전압 발생수단(17)에서 발생되는 승압전압(Vint)과 같게 되는 것을 특징으로 하는 반도체 기억장치.
  3. 제1항에 있어서, 상기 비트선 전위 설정수단(14)은, 비트선 충전용 전위가 공급되는 노드와 상기 제1비트선간에 소스·드레인간이 삽입되고, 게이트에 상기 제어신호(øEQL)가 공급되는 제1MOS트랜지스터(11)와, 비트선 충전용 전위가 공급되는 노드와 상기 제2비트선간에 소스·드레인간이 삽입되고, 게이트에 상기 제어신호(øEQL)가 공급되는 제2MOS트랜지스터(12) 및, 상기 제1비트선과 제2비트선간에 소스·드레인간이 삽입되고, 게이트에 상기 제어신호(øEQL)가 공급되는 제3MOS트랜지스터(13)를 갖춘 것을 특징으로 하는 반도체 기억장치.
  4. 제3항에 있어서, 상기 제1, 제2 및 제3MOS트랜지스터(11~13)가 동일 극성인 것을 특징으로 하는 반도체 기억장치.
  5. 제1항에 있어서, 상기 비트선 전위 설정수단(14)은, 비트선 충전용 전위(VBL)가 공급되는 노드와 상기 제1비트선간에 소스·드레인이 삽입되고, 게이트에 상기 제어신호(øEQL)가 공급되는 제1MOS트랜지스터(11)와, 비트선 충전용 전위(VBL)가 공급되는 노드와 상기 제2비트선간에 소스·드레인이 삽입되고, 게이트에 상기 제어신호(øEQL)가 공급되는 제2MOS트랜지스터(12)를 갖춘 것을 특징으로 하는 반도체 기억장치.
  6. 제5항에 있어서, 상기 제1 및 제2MOS트랜지스터(11, 12)가 동일극성인 것을 특징으로 하는 반도체 기억장치.
  7. 제1항에 있어서, 상기 내부승압전압 발생수단(17)은, 기준전압(ø1)을 발생시키는 기준전압 발생수단(21)과, 상기 전워전압단자(10)에 공급되는 전압(Vcc)을 승압하여 승압전압(Vint)을 발생시킴과 더불어 제어신호(ø3)에 따라 그 승압동작이 제어되는 승압수단(22), 상기 승압수단(Vint)을 그보다도 낮을 레벨의 전압(ø2)으로 변환하는 전압변환수단(23) 및, 상기 기준전압(ø1)과 상기 전압변환수단에서 변환된 전압(ø2)을 비교하여 그 대소관계에 따른 신호를 발생시키고, 상기 승압수단에 대해 상기 제어신호(ø3)로서 공급하는 전압비교수단(24)을 갖춘 것을 특징으로 하는 반도체 기억장치.
  8. 외부전원전압(Vcc)이 공급되는 전원단자(10)와, 상기 전원단자(10)에 공급되는 외부전원전압(Vcc)과는 다른 승압전압(Vint)을 정상적으로 발생시키는 내부승압전압 발생수단(17), 제1 및 제2비트선(BL, /BL), 상기 제1 및 제2비트선을 소정 전위로 충전함과 더불어 양 비트선을 동전위로 설정하는 비트선 설정수단(14) 및, 상기 비트선 전위 설정수단을 제어하기 위한 제어신호(øEQL')가 공급되고, 이 제어신호를 상기 내부승압전압 발생수단에서 발생되는 승압전압을 한쪽 레벨로 하는 신호(øEQL)로 레벨변환하여 상기 비트선 전위 설정수단에 공급하는 레벨변환수단(16)을 구비한 것을 특징으로 하는 전압승압회로를 갖춘 반도체 기억장치.
  9. 제8항에 있어서, 상기 비트선 전위 설정수단(14)은, 비트선 충전용 전위(VBL)가 공급되는 노드와 상기 제1비트선간에 소스·드레인간이 삽입되고, 게이트에 상기 제어신호(øEQL)가 공급되는 제1MOS트랜지스터(11)와, 비트선 충전용 전위(VBL)가 공급되는 노드와 상기 제2비트선간에 소스·드레인간이 삽입되고, 게이트에 상기 제어신호(øEQL)가 공급되는 제2MOS트랜지스터(12) 및, 상기 제1비트선과 제2비트선간에 소스·드레인이 삽입되고, 게이트에 상기 제어신호(øEQL)가 공급되는 제3MOS트랜지스터(13)를 갖춘 것을 특징으로 하는 반도체 기억장치.
  10. 제9항에 있어서, 상기 제1, 제2 및 제3MOS트랜지스터(11~13)가 동일극성인 것을 특징으로 하는 반도체 기억장치.
  11. 제8항에 있어서, 상기 비트선 전위 설정수단(14)은, 비트선 충전용 전위(VBL)가 공급되는 노드와 상기 제1비트선간에 소스·드레인이 삽입되고, 게이트에 상기 제어신호(øEQL)가 공급되는 제1MOS트랜지스터(11)와, 비트선 충전용 전위(VBL)가 공급되는 노드와 상기 제2비트선간에 소스·드레인간이 삽입되고, 게이트에 상기 제어신호(øEQL)가 공급되는 제2MOS트랜지스터(12)를 갖춘 것을 특징으로 하는 반도체 기억장치.
  12. 제11항에 있어서, 상기 제1 및 제2MOS트랜지스터(11, 12)가 동일극성인 것을 특징으로 하는 반도체 기억장치.
  13. 제8항에 있어서, 상기 내부승압전압 발생수단(17)은, 기준전압(ø1)을 발생시키는 기준전압 발생수단(21)과, 상기 전원전압단자(10)에 공급되는 전압(Vcc)을 승압하여 승압전압(Vint)을 발생시킴과 더불어 제어신호(ø3)에 따라 그 승압동작이 제어되는 승압수단(22), 상기 승압전압(Vint)을 그보다도 낮은 레벨의 전압(ø2)으로 변환하는 전압변환수단(23) 및, 상기 기준전압(ø1)과 상기 전압변환수단에서 변화된 전압(ø2)을 비교하여 그 대소관계에 따른 신호를 발생시키고, 상기 승압수단에 대해 상기 제어신호(ø3)로서 공급하는 전압비교수단(24)을 갖춘 것을 특징으로 하는 반도체 기억장치.
  14. 외부전원전압(Vcc)이 공급되는 전원단자(10)와, 상기 전원단자(10)에 공급되는 외부전원전압(Vcc)과는 다른 승압전압(Vint)을 정상적으로 발생시키는 내부승압전압 발생수단(17), 2조의 비트선쌍(BL1, /BL1, BL2, /BL2), 상기 2조의 비트선쌍에 접속되어 각 비트선쌍간에 생기는 전위차를 증폭하는 센스엠프(15), 상기 2조의 비트선쌍중 한쪽 조의 비트선쌍에 접속되어 상기 내부승압전압 발생수단(17)에서 발생되는 승압전압(Vint)을 한쪽 레벨로 하는 제1제어신호(øEQL1)에 기초하여 이 비트선쌍의 양 비트선을 소정 전위(VBL)로 충전함과 더불어 비트선쌍을 동전위로 설정하는 제1비트선 전위 설정수단(14a), 상기 2조의 비트선쌍중 다른쪽 조의 비트선쌍에 접속되어 상기 내부승압전압 발생수단(17)에서 발생되는 승압전압(Vint)을 한쪽 레벨로 하는 제2제어신호(øEQL2)에 기초하여 이 비트선쌍의 양 비트선을 소정 전위(VBL)로 충전함과 더불어 비트선쌍을 동전위로 설정하는 제2비트선 전위 설정수단(14b), 상기 2조의 비트선쌍중 한쪽 조의 비트선쌍(BL1, /BL1)과 상기 센스엠프(15)간에 설치되고, 상기 내부승압전압 발생수단(17)에서 발생되는 승압전압(Vint)을 한쪽 레벨로 하는 제3제어신호(øT1)에 기초하여 이 비트선쌍과 센스엠프간을 전기적으로 접속 혹은 절단하는 제1스위치수단(18a) 및, 상기 2조의 비트선쌍중 다른쪽 조의 비트선쌍(BL2, /BL2)과 상기 센스엠프(15)간에 설치되고, 상기 내부승압전압 발생수단(17)에서 발생되는 승압전압(Vint)을 한쪽 레벨로 하는 제4제어신호(øT2)에 기초하여 이 비트선쌍과 센스앰프간을 전기적으로 접속 혹은 절단하는 제2스위치수단(18b)을 구비한 것을 특징으로 하는 전압승압회로를 갖춘 반도체 기억장치.
  15. 제14항에 있어서, 상기 제1비트선 전위 설정수단(14a)에 의해 상기 한쪽 조의 비트선쌍의 양 비트선(BL1, /BL1)이 소정 전위로 충전되는 기간에 상기 제1제어신호(øEQL1)의 레벨이 상기 내부승압전압 발생수단(17)에서 발생되는 승압전압(Vint)과 같게 되고, 상기 제2비트선 전위 설정수단(14b)에 의해 상기 다른쪽 조의 비트선쌍의 양 비트선(BL2, /BL2)이 소정 전위로 충전되는 기간에 상기 제2제어신호(øEQL2)의 레벨이 상기 내부승압전압 발생수단(17)에서 발생되는 승압전압(Vint)과 같게 되며, 상기 제1, 제2비트선의 전위 설정수단(14a, 14b)에 의한 각 비트선의 충전 기간 이외의 기간에, 상기 제3, 제4제어신호(øT1, øT2)의 레벨이 상기 내부승압전압 발생수단(17)에서 발생되는 승압전압(Vint)과 같게 되는 것을 특징으로 하는 반도체 기억장치.
  16. 제14항에 있어서, 상기 제1비트선 전위 설정수단(14a)은, 비트선 충전용 전위(VBL)가 공급되는 노드와 상기 한쪽 비트선쌍의 한쪽 비트선(BL1)간에 소스·드레인간이 삽입되고, 게이트에 상기 제1제어신호(øEQL1)가 공급되는 제1MOS트랜지스터(11)와, 비트선 충전용 전위(VBL)가 공급되는 노드와 상기 한쪽 비트선쌍의 다른쪽 비트선(/BL1)간에 소스·드레인간이 삽입되고, 게이트에 상기 제1제어신호(øEQL1)가 공급되는 제2MOS트랜지스터(12) 및, 상기 한쪽 비트선쌍(BL1, /BL1)간에 소스·드레인간이 삽입되고, 게이트에 상기 제1제어신호(øEQL1)가 공급되는 제3MOS트랜지스터(13)를 갖추고 있고, 상기 제2비트선 전위 설정수단(14b)은, 비트선 충전용 전위(VBL)가 공급되는 노드와 상기 다른쪽 비트선쌍의 한쪽 비트선(BL2)간에 소스·드레인간이 삽입되고, 게이트에 상기 제2제어신호(øEQL2)가 공급되는 제4MOS트랜지스터(11)와, 비트선 충전용 전위(VBL)가 공급되는 노드와 상기 다른쪽 비트선쌍의 다른쪽 비트선(/BL2)간에 소스·드레인이 삽입되고, 게이트에 상기 제2제어신호(øEQL2)가 공급되는 제5MOS트랜지스터(12)및, 상기 다른쪽 비트선쌍(BL2, /BL2)간에 소스·드레인간이 삽입되고, 게이트에 상기 제2제어신호(øEQL2)가 공급되는 제6MOS트랜지스터(13)를 갖추고 있는 것을 특징으로 하는 반도체 기억장치.
  17. 제16항에 있어서, 상기 제1, 제2, 제3, 제4, 제5, 제6MOS트랜지스터(11, 12, 13, 11, 12, 13)가 동일극성인 것을 특징으로 하는 반도체 기억장치.
  18. 제14항에 있어서, 상기 내부승압전압 발생수단(17)은, 기준전압(ø1)을 발생시키는 기준전압 발생수단(21)과, 상기 전원전압단자(10)에 공급되는 전압(Vcc)을 승압하여 승압전압(Vint)을 발생시킴과 더불어 제어신호(ø3)에 따라 그 승압동작이 제어되는 승압수단(22), 상기 승압전압(Vint)을 그보다도 낮을 레벨의 전압 (ø2)으로 변환하는 전압변환수단(23) 및, 상기 기준전압(ø1)과 상기 전압변환수단에서 변환된 전압(ø2)을 비교하여 그 대소관계에 따른 신호를 발생시키고, 상기 승압수단에 대해 상기 제어신호(ø3)로서 공급하는 전압비교수단(24)을 갖춘 것을 특징으로 하는 반도체 기억장치.
  19. 외부전원전압(Vcc)이 공급되는 전원단자(10)와, 상기 전원단자(10)에 공급되는 외부전원전압(Vcc)과는 다른 승압전압(Vint)을 정상적으로 발생시키는 내부승압전압 발생수단(17), 제1 및 제2비트선(BL, /BL), 상기 제1 및 제2비트선을 소정 단위로 충전함과 더불어 양 비트선을 동전위로 설정하는 비트선 전위 설정수단(14), 상기 제1, 제2비트선에 각각 접속된 복수의 메모리 셀(MC), 상기 메모리 셀에 접속되어 메모리 셀을 선택하는 복수의 워드선(WL), 상기 비트선 전위 설정수단(14)을 제어하기 위한 제어신호(øEQL')가 공급되고, 이 제어신호를 상기 내부승압전압 발생수단(17)에서 발생되는 승압전압(Vint)을 한쪽 레벨로 하는 신호(øEQL)로 레벨변환하여 상기 비트선 전위 설정수단(14)에 공급하는 레벨변환수단(16) 및, 상기 워드선(WL)을 선택하기 위한 선택신호가 공급되고, 그 선택신호를 디코드하고 또한 이 디코드신호를 상기 내부승압전압 발생수단(17)에서 발생되는 승압전압(Vint)을 한쪽 레벨로 하는 신호로 레벨변환하여 상기 워드선에 공급하는 워드선 선택구동수단(19)을 구비한 것을 특징으로 하는 전압 승압회로를 갖춘 반도체 기억장치.
  20. 제19항에 있어서, 상기 비트선 전위 설정수단(14)은, 비트선 충전용 전위(VBL)가 공급되는 노드와 상기 제1비트선(BL)간에 소스·드레인간이 삽입되고, 게이트에 상기 제어신호(øEQL)가 공급되는 제1MOS트랜지스터(11)와, 비트선 충전용 전위(VBL)가 공급되는 노드와 상기 제2비트선(/BL)간에 소스·드레인이 삽입되고, 게이트에 상기 제어신호(øEQL)가 공급되는 제2MOS트랜지스터(12) 및, 상기 제1비트선과 제2비트선간에 소스·드레인간이 삽입되고, 게이트에 상기 제어신호(øEQL)가 공급되는 제3MOS트랜지스터(13)를 갖춘 것을 특징으로 하는 반도체 기억장치.
  21. 제20항에 있어서, 상기 제1, 제2 및 제3MOS트랜지스터(11, 12, 13)가 동일극성인 것을 특징으로 하는 반도체 기억장치.
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