KR100299192B1

KR100299192B1 - 반도체집적회로

Info

Publication number: KR100299192B1
Application number: KR1019970045697A
Authority: KR
Inventors: 후지오카신야
Original assignee: 아끼구사 나오유끼; 후지쯔 가부시끼가이샤
Priority date: 1997-01-10
Filing date: 1997-09-04
Publication date: 2001-09-03
Also published as: JPH10199295A; KR19980069925A; US6091290A

Abstract

본 발명은 DRAM 등으로 구성되는 반도체 집적 회로에 있어서, 번인 시험시에 승압 노드의 승압 전압 레벨이 지나치게 상승하는 것을 방지하고, 번인 시험 개시 후에 승압 전압 발생 회로부의 정상 동작을 실현시키는 것을 목적으로 한다.

전원 전압을 수신하여 상기 전원 전압 보다 큰 승압 전압을 출력 노드에 출력하는 승압 회로를 구비한 반도체 집적 회로에 있어서, 상기 승압 회로는, 상기 전원 전압과 승압 노드 사이에 결합되어, 상기 승압 노드를 프리차지하는 NMOS 트랜지스터와, 상기 승압 노드와 상기 출력 노드 사이에 결합되어, 상기 승압 노드에서 발생되는 상기 승압 전압을 상기 출력 노드에 공급하는 트랜스퍼 스위치(transfer switch)와, 상기 NMOS 트랜지스터의 게이트 노드에 결합되어, 시험 신호에 응답하여 상기 전원 전압과 상기 NMOS 트랜지스터의 임계치 전압과의 합보다 작은 클램프 전압으로 상기 게이트 노드를 클램핑하는 클램프 회로를 포함하도록 구성한다.

Description

반도체 집적 회로{SEMICONDUCTOR INTEGRATED CIRCUIT}

본 발명은 복수의 MOS형 전계 효과 트랜지스터(이후, MOS형 트랜지스터 또는MOS형 FET라 함)와 같은 반도체 소자를 포함하는 다이나믹·랜덤 액세스 메모리(DRAM) 등으로 구성되는 반도체 집적 회로에 관한 것이다.

최근에는, DRAM의 고밀도화를 도모하기 위해서, 각각의 메모리 셀이 1개의 nMOS형 트랜지스터 및 1개의 콘덴서로 구성되는 1 트랜지스터·1 커패시터형의 복수의 메모리 셀을 칩 상에 형성한 DRAM이 사용되고 있다. DRAM 등으로 이루어진 반도체 집적 회로의 고집적화를 실현하기 위해서, 이들 메모리 셀에 대하여 데이타를 기록하기 위한 셀 트랜지스터나, 공유 타입의 센스 앰프에 의해 동일 메모리 셀로부터 데이타를 독출하기 위한 비트선 트랜스퍼용 트랜지스터에 nMOS형 트랜지스터(n채널 MOS형 전계 효과 트랜지스터의 약칭)를 사용하고 있는 경우, nMOS형 트랜지스터의 게이트-소스간 임계치 전압의 영향을 고려할 필요가 있다.

이 nMOS형 트랜지스터의 임계치 전압의 영향을 해소하여 DRAM 내의 복수의 메모리 셀에 대한 기록 동작 및 독출 동작을 안정하게 행하게 하기 위해서, 셀 트랜지스터나 비트선 트랜스퍼용 트랜지스터로서 사용되는 nMOS형 트랜지스터의 드레인, 소스보다도 상기 임계치 전압분 이상으로 높게 한 승압 전압을 생성하여 동일 nMOS형 트랜지스터의 게이트 전압에 공급하도록 하고 있다.

본 발명은 상기한 바와 같은 승압 전압을 사용하는 반도체 집적 회로에 있어서 번인 시험을 행할 때에, 승압 전압을 출력하는 승압 노드의 전압 레벨이 지나치게 상승하는 것을 방지하기 위한 것이다.

우선, 반도체 집적 회로를 구성하는 DRAM 내의 복수의 메모리 셀에 대한 기록 동작 및 독출 동작을 안정하게 행하게 하기 위해서 승압 전압을 생성하는 경우의 문제점을 쉽게 이해할 수 있도록, 첨부 도면(도 15∼도 17)을 참조하면서, 일반 DRAM에 있어서의 셀 트랜지스터의 게이트 전압 발생부나 비트선 트랜스퍼용 트랜지스터의 게이트 전압 발생부의 구성 및 그 동작을 설명한다.

도 15는 일반 DRAM에 있어서의 셀 트랜지스터의 구성을 도시하는 회로 블록도이고, 도 16은 상기 DRAM에 있어서의 비트선 트랜스퍼용 트랜지스터의 구성을 도시하는 회로 블록도이며, 도 17은 상기 DRAM에 있어서의 셀 데이타의 독출시의 동작 전압 파형을 도시하는 도면이다. 여기서는, 반도체 집적 회로내의 주변 회로와 구별하기 위해서, 복수의 메모리 셀을 포함하는 메모리 셀 블록내의 셀 트랜지스터의 게이트 전압 발생부 및 비트선 트랜스퍼용 트랜지스터의 게이트 전압 발생부 등을 통합하여 코어 회로부라고 부르기로 한다.

도 15에 도시된 바와 같이, 현재 일반적으로 사용되고 있는 DRAM의 1트랜지스터·1커패시터형의 각각의 메모리 셀은 1개의 nMOS형 트랜지스터로 이루어진 셀 트랜지스터(Tc)와, 1개의 셀 콘덴서(Cc)로 구성된다. 이와 같은 타입의 메모리 셀에 대하여 비트선 BL을 통해 데이타 "1" 또는 데이타 "0"을 기록하는 경우, 워드선 WL에 접속되는 워드 디코더부(70)로부터 셀 트랜지스터(Tc)로 고전압 레벨의 출력 전압을 공급하여 셀 트랜지스터(Tc)를 동작 상태(온 상태)로 할 필요가 있다. 또, 셀 콘덴서(Cc)내의 축적 전하(Qs)에 의해 발생하는 전압의 변화를 크게 하여 메모리 셀로의 데이타 독출 동작이 에러없이 행할 수 있도록 하기 위해서, 셀 트랜지스터(Tc)의 안정된 동작 상태를 유지하는 정도로 충분히 높은 입력 전압을 게이트에 인가해야 된다.

그러나, 이 경우, 도 17의 동작 전압 파형도에 도시된 바와 같이, 셀 트랜지스터(Tc)의 게이트-소스간 임계치 전압(Vth) 분만큼 축적 전하(Qs)의 전압의 변화가 작아진다. 이 임계치 전압(Vth)의 영향을 해소하기 위해서, 내부의 승압 전압 발생 회로부에 의해 생성되는 승압 전원(SVii)(도 15 참조)을 사용하여, nMOS 트랜지스터의 드레인, 소스보다도 상기 임계치 전압 분 이상으로 높게 한 승압 전압을 워드선(WL)에 공급하도록 하고 있다.

또한, 한편으로, 도 16에 도시된 바와 같이, 공유 타입의 센스 앰프(72)(표준 전원 Vii 사용), 2쌍의 비트선 BLX(n), BLZ(n) 및 BLX(n+1), BLZ(n+1) 중 어느 하나로부터 데이타를 독출하는 경우, 비트선 트랜스퍼 신호 생성부(71-1,71-2)로부터 각각 출력되는 승압 전압 레벨의 비트선 트랜스퍼 신호 BLTX(n), BLTX(n+1) 중 어느 하나에 의해, 대응하는 독출용 트랜지스터 Tx(n), Tz(n) 또는 독출용 트랜지스터 Tx(n+1), Tz(n+1)를 동작 상태(온 상태)로 할 필요가 있다. 또, 센스 앰프(72)의 안정된 동작을 유지하는 정도로 충분히 높은 전압 레벨을 갖는 비트선 트랜스퍼 신호(BLTX)를 공급하지 않으면 안된다.

그러나, 이 경우, 임계치 전압(Vth)의 영향을 해소하여 데이타의 독출 동작을 에러없이 행할 수 있도록 하기 위해서, 비트선 트랜스퍼 신호 생성부(71-1, 71-2)에 있어서도 승압 전원(SVii)(도 16 참조)을 사용하여, nMOS형 트랜지스터의 드레인, 소스보다도 상기 임계치 전압 분 이상으로 높게 한 승압 전압의 출력 레벨을 갖는 비트선 트랜스퍼 신호(BLTX)를 공급하도록 하고 있다.

도 18은 종래 기술에 의한 번인 입력용 승압 노드의 프리차지를 행하기 위한회로 구성을 도시하는 회로도이다.

반도체 집적 회로의 번인 시험을 행하는 경우라도 내부의 승압 전압 발생 회로부(130∼136)를 정상으로 동작시키기 위해서, 종래에는 도 18에 도시된 바와 같이, 번인 시험을 실행하기 전에 승압 전압을 출력하는 승압 노드를 프리차지하기 위한 프리차지부를 설치하고 있다. 이러한 승압 노드의 프리차지를 행하기 위한 프리차지부(141∼145, 241∼244)를 구비한 승압 전압 발생 회로부는 통상, 승압 전압 펌핑 회로부라고 불리우고 있다.

더욱 상세히 설명하면, 종래의 승압 전압 펌핑 회로부에 있어서는, 복수단의 인버터(150) 및 레벨 시프터(155)에 의해 승압 전압 펌핑용 제어 신호가 생성되어, 한 쌍의 프리차지용 다이오드(131,132)(상기 프리차지부 내의 다이오드(141,241)와는 별도로 설치된 다이오드) 및 인버터(130,134)를 통해 한 쌍의 pMOS형 트랜지스터(133)에 공급된다. 이 때, 상기 제어 신호에 기초하여, 콘덴서(135,136)에 의해서 승압 전압이 생성된다. 상기 한 쌍의 pMOS형 트랜지스터(133)의 드레인은 상기 콘덴서(135,136)에 의해 생성된 승압 전압(SVcc)을 출력하기 위한 승압 노드를 형성한다. 이 승압 노드의 프리차지를 행하기 위한 프리차지부는, 한 쌍의 프리차지용 nMOS형 트랜지스터(144,244)와, 한쪽의 프리차지용 트랜지스터의 게이트에 접속되는 nMOS형 트랜지스터(143)와, 다른쪽의 프리차지용 트랜지스터의 게이트에 접속되는 nMOS형 트랜지스터(243)를 가지고 있다.

또, 프리차지부의 한쪽 프리차지용 nMOS형 트랜지스터(144)의 입력측에는, 콘덴서(140) 및 다이오드(141,142)가 접속된다. 프리차지부의 다른쪽 프리차지용nMOS형 트랜지스터(244)의 입력측에는 콘덴서(240) 및 다이오드(241,242)가 접속된다. 이들 프리차지용 nMOS형 트랜지스터(144,244)의 게이트에는 인버터(145)에 의해서 서로 반대 극성의 프리차지용 신호가 입력되게 된다.

도 18에 도시된 바와 같은 종래의 내부 승압 전압 발생 회로부에서는, 번인 시험이 실행되는 번인시에, 승압 노드의 전압 레벨이 지나치게 상승하는 것을 방지하기 위해서, 번인 시험이 실행되고 있는 것을 나타내는 번인 입력 신호(bih)를 이용하여 프리차지용 nMOS형 트랜지스터(144,244)의 게이트를 플로팅 상태로 하고, 게이트 전압의 펌핑을 행하지 않도록 하고 있다(도 18의 ①). 또, 프리차지용 nMOS형 트랜지스터(144, 244)의 소스에 접속되는 승압 노드의 프리차지 전압의 레벨을 통상 동작 범위보다도 낮게 설정하도록 하고 있다(도 18의 ②)(예컨대, 프리차지 전압 Vcc(드레인 전압)-Vth(임계치 전압)의 부근).

도 19는 종래 기술의 제1 문제점을 설명하기 위한 주요 회로부의 구성을 도시하는 회로도이고, 도 20은 도 19에 있어서 프리차지 전압 레벨이 변화하는 상태를 도시하는 그래프이며, 도 21은 도 19의 승압 노드의 전압 상승의 상태를 도시하는 그래프이다.

도 19의 회로는 전술한 도 18의 프리차지부의 구성을 확대하여 도시하는 것이다. 도 19에 도시된 방식의 승압 전압 펌핑 회로부에서는 승압 노드를 프리차지하는 트랜지스터로서 nMOS 트랜지스터를 사용하고 있는 경우, 이 nMOS 트랜지스터의 게이트 전압(노드 n01)은 Vcc-Vth∼Vcc+Vth의 사이에서 플로팅 상태가 되어 버린다. 예컨대, 플로팅 노드인 노드 n01의 게이트 전압이 Vcc+Vth로 되어 있다고 했을 경우, 도 20의 그래프에 도시된 바와 같이, 승압 노드 n02로의 프리차지 전압의 레벨이 증가하여 Vcc 이상이 되어 버린다.

이 결과, 도 21에 도시된 바와 같이, 콘덴서 Cn02(예컨대, 도 18의 콘덴서(135))의 양단에 있어서의 결합점 pmpz(예컨대, 도 18의 결합점 pmp1z)의 전압 및 노드 n02의 전압이 지나치게 상승하고 승압 전압 출력용의 트랜지스터(예컨대, 도 18의 한 쌍의 nMOS형 트랜지스터(133))의 브레이크 다운 전압을 초과하기 때문에, 이 트랜지스터가 파괴된다고 하는 문제가 발생된다.

도 22는 종래 기술의 제2 문제점을 설명하기 위한 주요 회로부의 구성을 도시하는 회로도이고, 도 23은 도 22의 승압 노드로부터 드레인으로 전하가 이동하는 상태를 도시하는 그래프이다.

도 22에 도시된 바와 같이, 플로팅 노드인 노드 n01의 게이트 전압은 Vcc-Vth∼Vcc+Vth의 사이의 값을 취할 수 있으므로, 프리차지용 nMOS형 트랜지스터(144)(또는 244)가 온 상태가 된다. 그러므로, 승압 전압(SVcc)과 드레인 전압 Vcc와의 사이에 전류 경로가 발생하여 전류(I)가 흐르고, 노드 n02로부터 드레인으로 전하가 이동한다.

이 결과, 도 23에 도시된 바와 같이, 번인 시험이 개시된 후에도, 프리차지에 대하여 유효하게 작용하는 전하가 일부 이동하기 때문에, 노드 n02의 전압이 좀처럼 상승하지 않아 승압 효율이 현저히 악화한다고 하는 문제가 생기게 된다.

본 발명은 상기 문제점을 감안하여 이루어진 것으로, 번인 시험을 행할 때에승압 전압을 출력하는 승압 노드의 전압 레벨이 지나치게 상승하는 것을 방지하는 동시에, 번인 시험이 개시된 후에 승압 전압 발생 회로부의 정상 동작을 신속하게 실현시켜서 승압 효율을 개선시킬 수 있는 반도체 집적 회로를 제공하는 것을 목적으로 한다.

도 1은 본 발명의 원리 구성을 도시하는 블록도.

도 2는 본 발명의 원리에 기초하는 기본 회로의 제1 예를 도시하는 회로 블록도.

도 3은 본 발명의 원리에 기초하는 기본 회로의 제2 예를 도시하는 회로 블록도.

도 4의 (a) 및 (b)는 도 2의 제1 예에 관한 실시예의 구성 및 그 동작 전압 파형을 도시하는 도면.

도 5의 (a) 및 (b)는 도 3의 제2 예에 관한 실시예의 구성 및 그 동작 전압 파형을 도시하는 도면.

도 6 및 도 7은 본 발명의 제1 실시예의 전체 구성을 도시하는 회로도.

도 8 및 도 9는 본 발명의 제2 실시예의 전체 구성을 도시하는 회로도.

도 10은 도 8 및 도 9의 번인 입력 회로부의 출력 전압의 시간적 변화를 도시하는 그래프.

도 11은 본 발명의 실시예에 있어서 승압 노드의 전압이 지나치게 상승하는 것을 방지하는 상태를 도시하는 그래프.

도 12는 본 발명의 실시예에 있어서 번인 입력후의 승압 전압 생성 회로부의정상 동작을 실현하는 상태를 도시하는 그래프.

도 13 및 도 14는 본 발명의 반도체 집적 회로가 적용되는 칩의 전체 구성을 도시하는 회로 블록도.

도 15는 일반 DRAM에 있어서의 셀 트랜지스터의 구성을 도시하는 회로 블록도.

도 16은 일반 DRAM에 있어서의 비트선 트랜스퍼용 트랜지스터의 구성을 도시하는 회로 블록도.

도 17은 일반 DRAM에 있어서의 셀 데이타의 독출시의 동작 전압 파형을 도시하는 도면.

도 18은 종래 기술에 의한 번인 입력용 승압 노드의 프리차지를 행하기 위한 회로 구성을 도시하는 회로도.

도 19는 종래 기술의 제1 문제점을 설명하기 위한 주요 회로부의 구성을 도시하는 회로도.

도 20은 도 19에 있어서 프리차지 전압 레벨이 변화하는 상태를 도시하는 그래프.

도 21은 도 19의 승압 노드의 전압 상승 상태를 도시하는 그래프.

도 22는 종래 기술의 제2 문제점을 설명하기 위한 주요 회로부의 구성을 도시하는 회로도.

도 23은 도 22의 승압 노드로부터 드레인으로 전하가 흐르는 상태를 도시하는 그래프.

〈도면의 주요 부분에 대한 부호의 설명〉

1 : 번인 입력 신호 생성부

2 : 프리차지 입력 전압 클램프 수단

2a : 드레인 전압 고정용 전환 스위치부

2b : 게이트 전압 고정용 전환 스위치부

3 : 승압 전압 생성부

4 : 프리차지부

4a : 프리차지 입력 전압 클램프용 트랜지스터

4b : 프리차지용 콘덴서

4c : 프리차지 입력 전압 클램프용 다이오드

4d : 프리차지 입력 구동용 트랜지스터 회로부

4e : 프리차지용 트랜지스터 회로부

5 : 승압 전압 레벨 검출 회로부

6 : 칩

10 : 번인 입력 회로부

13 : 승압 전압 펌핑용 발진 회로부

14 : 펌핑 제어 신호 생성 회로부

20 : 드레인 전압 고정용 pMOS 트랜지스터

21 : 드레인 전압 고정용 nMOS 트랜지스터

22 : 제1 인버터

23 : 플립플롭 회로부

24 : 제2 인버터

25 : 게이트 전압 고정용 신호 출력단

26 : 드레인 전압 고정용 인버터

30 : 승압 전압 펌핑 회로부

35 : 승압 전압 생성 회로부

60 : 제1 내부 전압 공급 회로부

61 : 강압부

62 : 제1 입력단

63 : 제2 입력단

64 : 타이밍 제어부

65 : 명령 디코더

66 : 제2 내부 전압 공급 회로부

67-1, 67-2 : 주변 회로부

68-1, 68-2 : 코어 회로부

69 : 데이타 입출력 회로부

도 1은 본 발명의 원리 구성을 도시하는 블록도이다. 여기서는, 반도체 집적 회로의 구성을 간략화하여 도시한다.

상기 문제점을 해결하기 위해서, 본 발명의 반도체 집적 회로는 도 1에 도시된 바와 같이 승압 전압을 생성하여 상기 복수의 반도체 소자로 공급하는 기능(예컨대, 승압 전압 생성부(3))을 가지며, 번인 시험이 실행되는 기간중, 상기 승압 전압을 출력하는 승압 노드를 프리차지하기 위한 프리차지부(4)의 입력 전압을 소정의 레벨로 클램핑하는 프리차지 입력 전압 클램프 수단(2)을 구비하고 있다. 또, 번인 시험이 실행되는 기간은, 번인 입력 신호 생성부(1)로부터 출력되는 번인 입력 신호 등의 번인 제어 신호(Sb)에 의해서 결정된다.

바람직하게는, 본 발명의 반도체 집적 회로가 상기 반도체 소자로서 복수의 MOS형 트랜지스터를 포함하는 다이나믹·랜덤 액세스 메모리로 구성되는 경우, 이들 복수의 MOS형 트랜지스터를 동작시키기 위한 임계치 전압에 기초하여 상기 승압 전압의 값이 결정된다.

더욱 바람직하게는, 본 발명의 반도체 집적 회로에 있어서, 상기 프리차지부(4)가 적어도 1개의 MOS형 트랜지스터를 포함하고, 상기 프리차지 입력전압 클램프 수단(2)이 상기 프리차지부(4)내의 상기 MOS형 트랜지스터에 접속되는 적어도 1개의 MOS형 트랜지스터를 포함하는 경우, 상기 프리차지 입력 전압 클램프 수단(2)내의 MOS형 트랜지스터의 드레인 전압을 소스 전압의 레벨(또는 그라운드 레벨, 즉, 접지 레벨)로 설정하여 상기 프리차지부(4)내의 MOS형 트랜지스터를 오프 상태로 하도록 구성된다.

또한, 바람직하게는, 본 발명의 반도체 집적 회로에 있어서, 상기 프리차지부(4)가 적어도 1개의 MOS형 트랜지스터를 포함하고, 상기 프리차지 입력 전압 클램프 수단(2)이 상기 프리차지부(4)내의 상기 MOS형 트랜지스터에 접속되는 적어도 1개의 MOS형 트랜지스터를 포함하는 경우, 상기 프리차지 입력 전압 클램프 수단(2)내의 MOS형 트랜지스터의 게이트 전압을 상기 승압 전압의 레벨로 설정하여 상기 프리차지부(4)내의 MOS형 트랜지스터를 다이오드로서 동작시키도록 구성된다.

본 발명의 반도체 집적 회로는 번인 시험시에 승압 전압을 출력하는 승압 노드의 전압 레벨이 지나치게 상승하는 것을 방지하기 위해서, 번인 시험이 실행되는 기간중 프리차지부(4)의 입력 전압을 소정의 레벨로 클램핑하는 것을 그 원리로 하는 것이다. 이러한 본 발명의 원리를 더욱 상세히 설명하기 위해서, 후술의 도 2 및 도 3에 도시된 바와 같은 2개의 기본 회로를 제시한다.

도 2는 본 발명의 원리에 기초하는 기본 회로의 제1 예를 나타내는 회로 블록도이고, 도 3은 본 발명의 원리에 기초하는 기본 회로의 제2 예를 나타내는 회로 블록도이다. 단, 여기서는, 본 발명의 반도체 집적 회로에 있어서의 프리차지 입력 전압 클램프 수단 및 프리차지부의 부분을 나타내는 것으로 한다. 또, 이후, 전술한 구성 요소와 동일한 것에 대해서는 동일한 참조 번호를 붙여서 나타내는 것으로 한다.

도 2의 기본 회로의 제1 예에 있어서는, 번인 시험시에 승압 노드 n02를 프리차지하는 프리차지용 트랜지스터 회로부(4e)의 프리차지용 트랜지스터의 게이트 전압을 소스 전압(Vss)으로 클램핑하기 위해서, 번인 입력 신호(bihz)를 이용하여, 프리차지 입력 전압 클램프용 트랜지스터(4a)의 드레인 전압을 소스 전압(Vss)으로 클램핑하도록 전환하고 있다.

더욱 상세히 설명하면, 도 2에 있어서, 통상 동작시에는 프리차지용 콘덴서(4b)나 프리차지 입력 전압 클램프용 다이오드(4c)나 프리차지 입력 구동용 트랜지스터 회로부(4d)가 접속된 노드 n01의 전압은, 프리차지 입력 전압 클램프용 트랜지스터(4a)에 의해서, Vcc-Vth의 레벨로 클램핑되어 있다. 이것에 대하여, 번인 시험시에는 번인 입력 신호를 사용함으로써, 프리차지 입력 전압 클램프용 트랜지스터(4a)의 드레인 전압을 소스 전압(Vss)으로 설정하도록, 드레인 전압 고정용 전환 스위치부(2a)를 전환한다. 이와 같이 하면, 노드 n01을 소스 전압(Vss)으로 안정되게 클램핑할 수 있다. 즉, 이 경우는, 번인 시험시에 프리차지용 트랜지스터를 오프 상태로 유지하도록 하고 있다.

또한, 한편으로, 도 3의 기본 회로의 제2 예에 있어서는, 번인 시험시에 승압 노드 n02를 프리차지하는 프리차지용 트랜지스터 회로부(4e)의 프리차지용 트랜지스터의 게이트 전압을 드레인 전압(Vcc)으로 클램핑하기 위해서, 번인 입력 신호를 이용하여, 프리차지 입력 전압 클램프용 트랜지스터(4a)의 게이트 전압을 승압전압(SVcc)으로 클램핑하도록 전환하고 있다.

더욱 상세히 설명하면, 도 3에 있어서도, 통상 동작시에는 전술한 도 2의 경우와 같이, 노드 n01의 전압은 프리차지 입력 전압 클램프용 트랜지스터(4a)에 의해서 Vcc-Vth의 레벨로 클램핑되어 있다. 이것에 대하여, 번인 시험시에는 번인 입력 신호를 사용함으로써, 프리차지 입력 전압 클램프용 트랜지스터(4a)의 게이트 전압을 승압 전압(SVcc)으로 설정하도록, 게이트 전압 고정용 전환 스위치부(2b)를 전환한다. 이와 같이 하면, 노드 n01을 드레인 전압(Vcc)으로 안정되게 클램핑할 수 있다. 즉, 이 경우는, 번인 시험시에 프리차지용 트랜지스터를 다이오드로서 동작시키도록 하고 있다.

따라서, 본 발명의 반도체 집적 회로에 의하면, 번인 시험이 실행되는 기간에 걸쳐 프리차지부의 프리차지용 트랜지스터를 소정의 레벨로 클램핑함으로써, 프리차지용 트랜지스터의 입력측의 노드를 클램핑할 수 있으므로, 번인 시험시에 승압 전압을 출력하는 승압 노드의 전압 레벨이 지나치게 상승하는 것을 방지하는 동시에, 번인 시험이 개시된 후에 승압 전압 발생 회로부의 정상 동작을 신속하게 실현시키는 것이 가능해진다.

이하, 첨부 도면(도 4∼도 14)을 참조하면서 본 발명의 바람직한 실시예를 설명하기로 한다.

도 4의 (a) 및 (b)는 도 2의 제1 예에 관한 실시예(이하, 제1 실시예라 한다)의 구성 및 그 동작 전압 파형을 도시하는 도면이다. 여기서도, 전술한 도 2의 경우와 같이, 반도체 집적 회로의 구성을 간략화하여 도시한다.

도 4의 (a)에 나타내는 제1 실시예에 있어서는, 전술한 드레인 전압 고정용 전환 스위치부(2a)로서 드레인 전압 고정용 pMOS 트랜지스터(20)와 드레인 전압 고정용 nMOS 트랜지스터(21)로 구성되는 인버터 회로부를 설치하고 있다.

이 경우, 번인 입력 신호(bihz)는 도 4의 (b)에 도시된 바와 같이, 통상 동작시에 저레벨("L")이 되고, 번인 시험시에 고레벨("H")이 된다. 따라서, 이 번인 입력 신호를 상기 인버터 회로부에 입력한 경우, 통상 동작시에서는 동일 인버터 회로부에 출력 전압(Out)의 레벨이 Vcc가 되고, 번인 시험시에서는 Vss가 된다.

도 5의 (a) 및 (b)는 도 3의 제2 예에 관한 실시예(이하, 제2 실시예라 한다)의 구성 및 그 동작 전압 파형을 도시하는 도면이다. 여기서도, 전술한 도 3의 경우와 같이, 반도체 집적 회로의 구성을 간략화하여 도시한다.

도 5의 (a)에 나타내는 제2 실시예에 있어서, 전술한 게이트 전압 고정용 전환 스위치부(2b)는 번인 입력 신호(bihz)를 수신하는 제1 인버터(22)와, 신호 파형을 레벨 시프트하기 위한 플립플롭 회로부(23)와, 제2 인버터(24)와, 프리차지부의 프리차지용 트랜지스터의 게이트에 접속되는 게이트 전압 고정용 신호 출력단(25)을 가지고 있다.

이 경우, 번인 입력 신호(bihz)는 도 5의 (b)에 도시된 바와 같이, 통상 동작시에 저레벨("L")이 되고, 번인 시험시에 고레벨("H")이 된다. 따라서, 이 번인 입력 신호를 도 5의 (a)의 제1 인버터(22)에 입력한 경우, 통상 동작시에서는 게이트 전압 고정용 신호 출력단(25)의 출력 전압(Out)의 레벨이 Vcc가 되며, 번인 시험시에서는 SVcc가 된다.

도 6 및 도 7은 본 발명의 제1 실시예의 전체 구성을 나타내는 회로도를 각각 도시한 것이다.

도 6에 있어서는, 본 발명의 제1 실시예에 관한 드레인 전압 고정용 전환 스위치부(2a) 이외에, 번인 입력 신호를 생성하는 번인 입력 회로부(10), 승압 전압을 프리차지하여 승압 전압 펌핑 동작을 행하기 위한 신호를 생성하는 승압 전압 펌핑용 발진 회로부(13) 및 승압 전압 펌핑 동작을 제어하기 위한 제어 신호를 생성하는 승압 전압 펌핑 제어 신호 생성 회로부(14)가 반도체 집적 회로 내에 형성되어 있다.

도 7에 있어서는, 승압 전압을 출력하는 승압 노드의 프리차지를 행하는 기능을 갖는 승압 전압 펌핑 회로부(30)와, 승압 전압의 레벨을 검출하는 검출 회로부(5)가 반도체 집적 회로 내에 형성되어 있다.

또, 도 6에 있어서는, 본 발명의 제1 실시예에 관한 드레인 전압 고정용 전환 스위치부(2a)로서, 2종류의 MOS 트랜지스터로 구성되는 인버터 회로부(도 4의 (a) 및 (b) 참조)를 사용하는 대신에, 1개의 인버터(26)를 사용하고 있다. 이 인버터(26)의 동작은 도 4의 (a) 및 (b)의 경우와 동일하므로, 여기서는 인버터(26)의 동작 전압 파형에 관한 설명을 생략한다.

도 6의 번인 입력 회로부(10)는 번인 입력 신호(bihz)를 생성하여 승압 전압 펌핑 회로부(30)에 공급하는 기능을 갖는 것으로, 입력 레벨 변환용의 2개의 저항 R1, R2와, 차동 증폭 회로부(11)와, 신호 파형 정형용의 2단 인버터(12)를 가지고 있다. 이 번인 입력 회로부(10)에서는, 우선, 입력 전압인 Vcc를 저항 R1, R2에 의해 레벨 변환한다. 이 결과로서 수득되는 노드 n01상의 전압과, 기준 전압(Vref)과의 차분을 차동 증폭 회로부(11)에 의해 증폭하고, 2단의 인버터(12)에 의해 정형함으로써 번인 입력 신호를 출력한다.

도 6의 승압 전압 펌핑용 발진 회로부(13)는, 복수단의 인버터 및 1개의 NOR 회로를 포함하는 논리 회로 소자로 구성된다. 또, 펌핑 제어 신호 생성 회로부(14)는 2단의 인버터(15)와, 승압 전압 펌핑 동작을 제어하기 위한 제어 신호를 생성하는 발진 회로부(16)와, 복수의 논리 회로 소자를 포함하는 논리 회로부(17)를 가지고 있다.

또한 한편으로, 도 7의 승압 전압 펌핑 회로부(30)는, 전술한 도 18의 승압 전압 펌핑 회로부와 거의 같은 구성을 가지고 있다.

도 7의 승압 전압 펌핑 회로부(30)에서는 반도체 집적 회로의 번인 시험을 행하는 경우라도 내부의 승압 전압 발생 회로부(31∼33)를 정상으로 동작시키기 위해서, 번인 시험을 실행하기 전에 승압 전압을 출력하는 승압 노드를 프리차지하기 위한 프리차지부(40∼44,40'∼44')를 설치하고 있다.

더욱 상세히 설명하면, 도 7의 승압 전압 펌핑 회로부에 있어서는, 발진 회로부(16)(도 6)로부터의 제어 신호가 한 쌍의 승압 전압 설정용 다이오드(31,32)를 통해 한 쌍의 pMOS형 트랜지스터(33)에 공급된다. 이들 한 쌍의 pMOS형 트랜지스터(33)의 드레인은 승압 전압(SVcc)을 출력하는 승압 노드 n02를 형성한다. 이 승압 노드의 프리차지를 행하기 위한 프리차지부는, 한 쌍의 프리차지용 nMOS형 트랜지스터(44,44')와, 한쪽의 프리차지용 nMOS형 트랜지스터의 게이트에접속되는 nMOS형 트랜지스터(43)와, 다른쪽의 프리차지용 트랜지스터의 게이트에 접속되는 nMOS형 트랜지스터(43')를 가지고 있다.

또, 프리차지부의 한쪽의 프리차지용 nMOS형 트랜지스터(44)의 입력측에는, 콘덴서(40) 및 다이오드(41,42)가 접속된다. 프리차지부의 다른쪽 프리차지용 nMOS형 트랜지스터(44')의 입력측에는, 콘덴서(40') 및 다이오드(41',42')가 접속된다. 이들 프리차지용 nMOS형 트랜지스터(44,44')의 게이트에는, 서로 반대의 극성을 갖는 프리차지용 신호가 각각 입력된다.

또한, 도 7의 승압 전압 레벨 검출 회로부(5)는, 승압 전압(SVcc)의 레벨을 검출하기 위한 2개의 저항 R1', R2'와, 이들 저항 R1', R2'에 의해 검출되는 검출 전압과 기준 전압(Vref)과의 차분을 증폭하는 차동 증폭 회로부(51)와, 이 차동 증폭 회로부(51)의 출력 전압의 파형을 레벨 변환하여 승압 전압 펌핑용 발진 회로부(13)에 피드백하기 위한 복수단의 인버터를 가지고 있다.

도 8 및 도 9는 본 발명의 제2 실시예의 전체 구성을 나타내는 회로도를 각각 도시한다.

도 8에 있어서는, 본 발명의 제2 실시예에 관한 게이트 전압 고정용 전환 스위치부(2b) 이외에, 번인 입력 신호를 생성하는 번인 입력 회로부(10), 승압 전압을 프리차지하여 승압 전압 펌핑 동작을 행하기 위한 신호를 생성하는 승압 전압 펌핑용 발진 회로부(13) 및 승압 전압 펌핑 동작을 제어하기 위한 제어 신호를 생성하는 승압 전압 펌핑 제어 신호 생성 회로부(14)가 반도체 집적 회로 내에 형성되어 있다.

또, 도 7에 있어서, 본 발명의 제2 실시예에 관한 드레인 전압 고정용 전환 스위치부(2a)는 전술한 도 6의 드레인 전압 고정용 전환 스위치부와 동일하게, 번인 입력 신호(bihz)를 수신하는 제1 인버터(22)와, 신호 파형을 레벨 시프트하기 위한 플립플롭 회로부(23)와, 제2 인버터(24)와, 프리차지부의 프리차지용 트랜지스터의 게이트에 접속되는 게이트 전압 고정용 신호 출력단(25)을 가지고 있다. 따라서, 여기서는, 도 7의 드레인 전압 고정용 전환 스위치부(2a)의 구성에 관한 상세한 설명을 생략한다.

또, 도 9의 승압 전압 펌핑 회로부(30)에서는 노드 n01의 전압을 고전압 레벨의 Vcc로 클램핑하는 관계상, 프리차지용 nMOS형 트랜지스터(44,44')의 드레인 전압은 전술한 도 7의 경우의 Vcc보다 높은 전압 Vii로 설정하고 있다.

상기한 점을 제외하면, 도 8 및 도 9의 드레인 전압 고정용 전환 스위치부(2a) 이외의 회로 구성은, 전술한 도 8 및 도 9의 회로 구성과 완전히 동일하기 때문에, 여기서는 그 상세한 설명을 생략한다.

도 10은 도 8 및 도 9의 번인 입력 회로부의 출력 전압의 시간적 변화를 나타내는 그래프이다.

도 8 및 도 9의 번인 입력 회로부(10)에 있어서는, 통상 동작시의 노드 n01의 전압(Vcc)이 번인 입력 회로부의 출력 전압을 초과한 지점에서 기준 전압(Vref)을 초과하도록 저항 R1, R2의 저항치를 설정함으로써, 번인 입력 신호를 생성하도록 하고 있다.

도 11은 본 발명의 실시예에 있어서 승압 노드의 전압이 지나치게 상승하는 것을 방지하는 상태를 나타내는 그래프이고, 도 12는 본 발명의 실시예에 있어서 번인 입력후의 승압 전압 생성 회로부의 정상 동작을 실현하는 상태를 나타내는 그래프이다.

이들 그래프는 본 발명의 실시예에 있어서의 번인 시험시의 노드 n02의 변화와, 도 21 및 도 23에서 설명한 바와 같은 종래 기술에 있어서의 번인 시험시의 노드 n02의 변화를 비교하기 위해서 예시된 것이다.

도 11로부터 밝혀진 바와 같이, 본 발명의 실시예를 채용한 경우, 프리차지용 nMOS 트랜지스터의 게이트 전압이 Vss 또는 Vcc로 클램핑되기 때문에, 번인 시험을 행할 때에, 노드 n02(또는 노드 n01)의 전압 레벨이 지나치게 상승하는 것을 방지할 수 있다. 또, 도 12로부터 밝혀진 바와 같이, 본 발명의 실시예를 채용한 경우, 승압 전압(SVcc)과 드레인 전압(Vcc)과의 사이에 전류 경로가 생기는 일이 없으므로, 번인 시험이 개시된 후에 승압 전압 발생 회로부의 정상 동작을 신속하게 실현시켜서 승압 효율을 종래보다도 높게 하는 것이 가능해진다.

도 13 및 도 14는 본 발명의 반도체 집적 회로가 적용되는 칩의 전체 구성을 나타내는 회로 블록도를 각각 도시하는 것이다.

도 13 및 도 14에 도시된 칩(6)에는 2개의 뱅크(뱅크#0,#1)가 형성되어 있다. 각각의 뱅크는, 셀 어레이에 있어서의 복수의 메모리 셀내의 특정 메모리 셀을선택하여 데이타의 기록 동작 및 독출 동작을 행하기 위한 코어 회로부(68-1,68-2)와, 주변 회로가 형성된 주변 회로부(67-1,67-2)를 구비하고 있다.

칩(6)의 입력측에는, 데이타의 기록 동작 및 독출용 어드레스 신호를 입력하는 a00∼a14나, 데이타의 기록 동작 및 독출용의 각종 제어 신호(클록 인에이블 신호 /CKE, 리드 인에이블 신호 /RE, 칩 인에이블 신호 /CS, 데이타 라이트 신호 /W, 칩 선택 신호 /CS 및 클록 신호 CLK 등)를 입력하는 제2 입력단(63)이 형성되어 있다. 또, 이들 어드레스 신호 및 제어 신호를 처리하여 특정 메모리 셀의 선택 동작을 가능하게 하는 기록 신호 write, 독출 신호 read, 강압 신호 pd, 예비 신호 pre 및 활성화 신호 active 등을 셀 어레이에 공급하기 위한 뱅크 디코더(64) 및 명령 디코더(65)가 형성되어 있다. 칩(6)의 출력측에는, 상기한 메모리 셀로부터 데이타를 독출하여 외부로 전송하기 위한 데이타 입출력 회로부(69)가 형성되어 있다.

또, 칩(6)에는 코어 회로부나 메모리 셀내의 셀 트랜지스터의 게이트 등에 승압 전압을 공급하기 위한 승압 전압 생성 회로부(35)(도 1의 승압 전압 생성부(3)에 거의 대응한다)가 형성되어 있다. 승압 전압 생성 회로부(35)에 의해 생성된 승압 전압은 제1 내부 전압 공급 회로부(60) 및 제2 내부 전압 공급 회로부(66)를 경유하여 코어 회로부나 메모리 셀내의 셀 트랜지스터의 게이트 등에 부여된다. 또한, 승압 전압을 필요로 하지 않는 제1 입력단(62) 및 제2 입력단(63)에 대해서는 강압부(降壓部)(61)에 의해서 승압 전압을 강압한 전압이 공급된다.

본 발명의 드레인 전압 고정용 전환 스위치부(2a)나, 게이트 전압 고정용 전환 스위치부(2b) 등은 뱅크내의 극히 작은 영역에 형성되므로, 칩(6)의 면적을 증가시키는 일은 없다.

이상 설명한 바와 같이, 본 발명의 반도체 집적 회로에 의하면, 첫번째로, 번인 시험이 실행되는 기간중, 승압 노드를 프리차지하는 프리차지부의 입력 전압을 소정의 레벨로 클램핑하므로, 번인 시험시에 승압 노드의 전압 레벨이 지나치게 상승하는 것을 방지하는 동시에, 번인 시험이 개시된 후에 승압 전압 발생 회로부의 정상 동작을 실현시키는 것이 가능해진다.

또한, 본 발명의 반도체 집적 회로에 의하면, 두번째로, 복수의 MOS형 트랜지스터를 동작시키기 위한 임계치 전압에 기초하여 승압 전압의 값이 결정되므로, 클램핑해야 할 전압의 레벨이 용이하게 설정되고, 번인 시험시에 승압 노드의 전압 레벨이 지나치게 상승하는 것을 거의 확실하게 방지하는 것이 가능해진다.

또한, 본 발명의 반도체 집적 회로에 의하면, 세번째로, 프리차지 입력 전압 클램프 수단내의 MOS형 트랜지스터의 드레인 전압을 소스 전압의 레벨로 설정하여 프리차지부 내의 MOS형 트랜지스터를 오프 상태로 하고 있으므로, 간단한 회로 구성으로 번인 시험시에 승압 노드의 전압 레벨이 지나치게 상승하는 것을 방지하는 동시에, 번인 시험이 개시된 후에 승압 전압 발생 회로부의 정상 동작을 실현시키는 것이 가능해진다.

또, 본 발명의 반도체 집적 회로에 의하면, 네번째로, 상기 프리차지 입력 전압 클램프 수단내의 MOS형 트랜지스터의 게이트 전압을 승압 전압의 레벨로 설정하여 상기 프리차지부(4) 내의 MOS형 트랜지스터를 다이오드로서 동작시키도록 하고 있으므로, 간단한 회로 구성으로 번인 시험시에 승압 노드의 전압 레벨이 지나치게 상승하는 것을 방지하는 동시에, 번인 시험이 개시된 후에 승압 전압 발생 회로부의 정상 동작을 실현시키는 것이 가능해진다.

Claims

전원 전압을 수신하여 상기 전원 전압 보다 큰 승압 전압을 출력 노드에 출력하는 승압 회로를 구비한 반도체 집적 회로에 있어서,

상기 승압 회로는:

상기 전원 전압과 승압 노드 사이에 결합되어, 상기 승압 노드를 프리차지하는 NMOS 트랜지스터와;

상기 승압 노드와 상기 출력 노드 사이에 결합되어, 상기 승압 노드에서 발생되는 상기 승압 전압을 상기 출력 노드에 공급하는 트랜스퍼 스위치(transfer switch)와;

상기 NMOS 트랜지스터의 게이트 노드에 결합되어, 시험 신호에 응답하여 상기 전원 전압과 상기 NMOS 트랜지스터의 임계치 전압과의 합보다 작은 클램프 전압으로 상기 게이트 노드를 클램핑하는 클램프 회로를 포함하는 것을 특징으로 하는 반도체 집적 회로.
제1항에 있어서, 상기 승압 전압은 상기 전원 전압과 상기 NMOS 트랜지스터의 임계치 전압과의 합보다 큰 것을 특징으로 하는 반도체 집적 회로.
제1항에 있어서, 상기 시험 신호는 번인 시험 동안에 활성 레벨인 것을 특징으로 하는 반도체 집적 회로.
제1항에 있어서, 상기 클램프 전압은 상기 전원 전압인 것을 특징으로 하는 반도체 집적 회로.
제4항에 있어서, 상기 클램프 회로는:

상기 전원 전압과 상기 게이트 노드 사이에 결합되는 제2 NMOS 트랜지스터와;

상기 제2 NMOS 트랜지스터의 게이트에 결합되어, 상기 시험 신호에 응답하여 상기 전원 전압 또는 상기 승압 전압을 상기 게이트에 공급하는 스위치를 포함하는 것을 특징으로 하는 반도체 집적 회로.
제1항에 있어서, 상기 클램프 전압은 접지 전위인 것을 특징으로 하는 반도체 집적 회로.
제6항에 있어서, 상기 클램프 회로는:

게이트에 상기 전원 전압이 수신되는 제2 NMOS 트랜지스터와;

상기 시험 신호에 응답하여 상기 제2 NMOS 트랜지스터를 통해 상기 전원 전압 또는 상기 접지 전위를 상기 게이트 노드에 공급하는 스위치를 포함하는 것을 특징으로 하는 반도체 집적 회로.
제1항에 있어서, 상기 게이트 노드에 결합되는 제1 단과 상기 게이트 노드를 승압하는 제2 단을 갖는 콘덴서와;

상기 제2 단에 클럭 신호를 공급하는 스위치를 더 포함하며,

상기 스위치는 상기 시험 신호에 응답하여 턴오프되는 것을 특징으로 하는 반도체 집적 회로.