KR0172399B1 - 과전류를 방지하기 위한 번-인 단축회로를 내장한 반도체 메모리 장치 - Google Patents

과전류를 방지하기 위한 번-인 단축회로를 내장한 반도체 메모리 장치 Download PDF

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Abstract

1. 청구범위에 기재된 발명이 속하는 기술 분야
반도체 메모리 장치의 번-인 테스트에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제
번-인 단축회로를 사용할시 발생될 수 있는 과전류를 방지할 수 있는 반도체 메모리 장치를 제공함에 있다.
3. 발명의 해결방법의 요지
셀들의 결함상태를 판별하기 위한 테스트 신호를 프리차아지부내의 트랜지스터들에 인가하고, 이어 상기 셀들을 선택하기 위한 선택신호를 소정의 간격을 두고 상기 셀들에 인가하는 제1과정과, 반전된 상기 선택신호들을 상기 셀들에 인가하고, 이어 반전된 상기 테스트신호를 소정의 간격을 두고 상기 트랜지스터들에 인가하여 턴-온시키는 제2과정을 구비한다.
4. 발명의 중요한 용도
반도체 메모리 장치에 적합하게 사용된다.

Description

과전류를 방지하기 위한 번-인 단축회로를 내장한 반도체 메모리 장치
제1도는 종래의 기술에 따라 메모리 셀들의 결함상태를 테스트하기 위한 개략적인 회로도.
제2도는 종래의 기술에 따른 번-인모드시의 타이밍도.
제3도는 본 발명에 따라 메모리 셀들의 결함상태를 테스트하기 위한 개략적인 회로도.
제4도는 본 발명의 기술에 따른 번-인모드시의 타이밍도.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 메모리 셀들의 결함상태를 테스트 하기 위한 반도체 메모리 장치에 관한 것이다.
최근 반도체 메모리의 집적도가 높아짐에 따라 제품의 테스트 시간이 늘어나면서 테스트 시간을 단축시키기 위한 방법과 프로그램의 중요성이 높아지고 있다.
따라서, 테스트 시간을 단축시키기 위한 번-인(Burn-in)회로와 방법들이 연구되고 있다.
제1도는 종래의 기술에 따라 메모리 셀들의 결함상태를 테스트하기 위한 개략적인 회로도이다.
제1도를 참조하면, 데이터가 저장된 다수개의 셀들(106)과, 상기 셀들의 좌우측에 접속된 비트라인쌍들 BL,BLB과, 상기 셀들(106)의 상하측에 접속된 워드라인들 WL1~WL8과, 상기 비트라인쌍들 BL,BLB의 일단에 각기 접속된 피모오스 트랜지스터들(105,105B)로 구성된 프리차아지부(104)와, 상기 비트라인쌍들 BL,BLB의 타단에 각기 접속된 전송게이트들(108)로 구성된 칼럼패스부(107)와, 상기 칼럼패스부(107)의 출력단에 접속되어 라이트(Write)동작을 수행하기 위한 라이트 드라이버(110,111)와, 상기 워드라인들 WL1~WL8들을 통하여 상기 셀들(106)에 로우신호 XW를 인가하기 위한 로우디코더(102)와, 상기 칼럼패스부(107)에 칼럼신호들 Y,(인버어터(109)을 통해 반전된 신호)을 인가하기 위한 칼럼디코더(103)와, 상기 프리차아지부(104)에는 번-인제어신호 BI에서 지연부(99)를 거친 번인제어신호 BI'를 인가하고, 상기 로우디코더(102)와 상기 칼럼디코더(103)에는 상보 번-인제어신호 BIB(인버어터(101)를 통해 반전된 신호)를 인가하는 번-인제어회로(100)가 도시되어 있다. 그리고 8비트의 셀들로 설명하였지만 16비트 셀들에도 적용가능하다. 또한 상기 피모오스 트랜지스터들(105A,105B)은 이하 클램프 트랜지스터라 명할 것이다.
상세한 동작을 제2도를 통하여 설명될 것이다.
제2도는 번-인제어신호의 타이밍도이다.
제1도와 제2도를 참조하여 동작을 설명하면, 상기 번-인제어회로(100)의 출력인 번-인제어신호 BI가 로우레벨이면 정상(Normal)모드이고, 하이레벨이면 번-인모드로 진입하게 된다. 상기 번-인모드가 되면 두개이상의 로우신호 XW 또는 칼럼신호 Y를 동시에 선택하여 많은 셀들(106)을 동시에 인에이블(Enable)되게 하여 상기 번-인시간을 단축하고 번-인효과를 극대화시키게 된다. 이때 많은 셀들(106)이 선택된 상태에서 많은 칼럼신호 Y들이 인에이블되어 있으면, 프리차아지부(104)의 클램프(Clamp) 트랜지스터들(105A,105B)을 통해 과도한 전류가 비트라인 BL,BLB에 인가된다. 이 전류는 셀과 라이트(Write) 드라이버(110,111)로 흐르면서 디바이스에 치명적인 영향을 가하여 디바이스가 파괴되는 것을 방지하기 위하여 상기 번-인모드로 진입하게 된다. 이번-인 모드에서는 상기 번인제어신호 BI'가 하이레벨이 되면서 클램프 트랜지스터들(105,105B)를 오프시켜 전류가 흐르지 못하게 방지한다. 이때 제2도의 번-인 모드를 나타내는 타이밍도를 살펴보면, 상기 클램프 트랜지스터들(105A,105B)를 오프시키기 전에 로우 또는 칼럼신호 Y가 먼저 인에이블 되거나 상기 번인제어신호 BI'가 로우레벨로 되어 상기 정상모드로 전환되면서 클램프 트랜지스터들(105A,105B)를 턴-온시켜도 상기 로우신호 XW와 칼럼신호 Y는 여전히 번-인모드로 유지하고 있으면, 상기 클램프 트랜지스터들(105A,105B)와 라이트 드라이버를 통해 과도전류가 흐르게 된다. 즉 상기 클램프 트랜지스터들(105A,105B)를 번-인상태에서 오프시키기 위한 상기 번-인제어신호 BI'와 로우신호 XW 또는 컬림신호 Y를 상기 번-인모드에서 두개이상 선택하는 상기 번-인제어신호 BIB에 의해 선택된 로우신호 XW 또는 칼럼신호 Y사이에 마진(Margin)이 없으면 과도한 전류가 흐르게 되는 문제점이 있다.
따라서, 본 발명의 목적은 번-인모드진입과 정상모드전환시 과도한 전류가 흐르는 경로를 차단할 수 있는 반도체 메모리 장치 및 번-인 테스트방법을 제공함에 있다.
상기한 목적을 달성하기 위한 본 발명의 기술적 사상에 따르면, 셀들의 결함상태를 판별하기 위한 테스트신호를 프리차아지부내의 트랜지스터들에 인가하고, 이어 상기 셀들을 선택하기 위한 선택신호를 소정의 간격을 두고 상기 셀들에 인가하는 제1과정과, 반전된 상기 선택신호들을 상기 셀들에 인가하고, 이어 반전된 상기 테스트신호를 소정의 간격을 두고 상기 트랜지스터들에 인가하여 턴-온시키는 제2과정을 가지는 것을 특징으로 한다.
이하 본 발명의 바람직한 실시예들의 상세한 설명이 첨부된 도면들을 참조하여 설명된다.
도면들 중 동일한 구성요소 및 부분들은 가능한한 어느곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.
제3도는 본 발명에 따라 메모리 셀들의 결함상태를 테스트하기 위한 개략적인 회로도.
제3도는 본 발명에 따라 번-인단축회로를 사용하는 반도체 메모리 장치의 개략적인 회로도이다.
제3도를 참조하면, 제1도에서 설명된 것과 동일한데, 상기 번-인제어회로(100)와 상기 프리차아지부(104) 및 디코더부(102,103)사이에 접속되어 상기 번-인모드에서 상기 정상모드로 천이시 지연시키는 동작을 수행하는 제어회로부(120)를 추가하였다.
상기 제어회로부(120)는 상기 번-인제어회로(100)와 상기 프리차아지부(104)사이에 접속되고 상기 번-인제어회로(100)의 출력신호인 번-인제어신호 BI에 응답하여 상기 지연된 상기 번-인제어신호 BI'를 발생하는 제1제어부와, 상기 번-인제어회로(100)와 상기 디코더부(102,103)사이에 접속되고, 상기 번-인제어신호 BI에 응답하여 상기 상보번-인제어신호 BIB를 발생하는 제2제어부로 구성된다.
상기 제1제어부는 인버어터(112)를 통해 반전된 상기 번-인제어신호 BI를 입력으로 하는 제1입력단자와 상기 반전된 번-인제어신호 BI를 지연회로(113)를 통해 지연시킨 신호를 입력으로 하는 제2입력단자를 가지는 낸드게이트(115)를 가진다.
상기 제2제어부는 상기 번-인제어신호 BI를 입력으로 하는 제1입력단자와 상기 번-인제어신호 BI를 지연회로(114)를 통해 지연시킨 신호를 입력으로 하는 제2입력단자를 가지는 낸드게이트(116)를 가진다.
상세한 동작은 제4도와 함께 설명될 것이다.
제4도는 본 발명에 따른 번-인모드시의 타이밍도이다.
제3도와 제4도를 통하여 동작을 설명하면, 상기 번-인제어회로(100)의 출력신호인 번-인제어신호 BI가 로우레벨에서 하이레벨로 바뀌면, 정상모드에서 번-인모드로 전환되며, 이 신호는 지연되지 않고 상기 번-인제어신호 BI'로 전달된다. 이 전달된 번-인제어신호 BI'는 프리차아지부(104)의 클램프 트랜지스터들(105A,105B)을 오프시키게 된다. 한편, 상기 로우신호 XW 또는 칼럼신호 Y를 번-인모드로 전환하는 상기 상보번-인제어신호 BIB는 상기 지연회로(114)를 거친후 전달된다. 따라서, 상기 로우신호 XW 또는 칼럼신호 Y는 상기 클램프 트랜지스터들(105A,105B)보다 늦게 번-인모드로 진입하게 되어 과도전류의 경로가 형성되지 않는다.
반대개념으로 상기 번-인모드에 있던 디바이스가 정상모드로 전환하고자 할 때에는 상기 번-인제어신호 BI가 하이레벨에서 로우레벨로 바뀌게 되며, 이 신호는 지연회로(113)를 거치지 않고, 곧바로 상기 상보번-인제어신호 BIB로 바뀌게 된다. 이 상보번-인제어신호 BIB는 상기 로우신호 XW 또는 칼럼신호 Y를 정상모드로 바꾸어 주게 되고, 상기 번-인제어신호 BI는 상기 지연회로(113)에서 지연된 뒤 상기 클램프 트랜지스터(105A, 105B)를 번-인모드에서 정상모드로 바꾸어 주어 턴-온시키게 된다.
좀 더 상세히 설명하면, 상기 번-인모드시 상기 클램프 트랜지스터들(105A,105B)은 오프되며, 상기 로우신호 XW 또는 칼럼신호 Y는 항상 선택되어 있거나 다수개가 동시에 인에이블되어 있다. 한편, 상기 정상모드시에는 상기 클램프 트랜지스터들(105A,105B)은 턴-온되며, 상기 로우신호 XW 또는 칼럼신호 Y는 한개씩만 선택되게 된다.
따라서, 상기 번-인모드시 클램프 트랜지스터들(105A,105B)을 제어하는 상기 번-인제어신호 BI'와 상기 로우신호 XW 또는 칼럼신호 사이에는 일정한 마진 T3, T4이 형성되어 과도한 전류를 방지하게 된다. 만약 이러한 마진 T3, T4이 없다면, 과도한 전류가 흐르게 될것이다.
상기한 바와 같이 본 발명은 번-인단축회로를 사용할 때 발생할 수 있는 과도한 전류를 차단할 수 있는 효과가 있다.
상기한 본 발명은 도면을 중심으로 예를들어 한정되었지만, 그 동일한 것은 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 변화와 변형이 가능함이 본 분야의 숙련된 자에게 있어 명백할 것이다.

Claims (6)

  1. 데이터가 저장된 복수개의 셀들과, 상기 셀드의 좌우측에 접속된 비트라인쌍들과, 상기 셀들의 상하측에 접속된 다수개의 워드라인들과, 상기 비트라인쌍들의 일측에 접속된 트랜지스터들로 구성된 프리차아지부와, 상기 프리차아지부에 상기 셀들을 테스트하기 위한 테스트신호를 인가하기 위한 번-인제어회로와, 상기 비트라인쌍들과 상기 워드라인들에 각기 접속되어 상기 셀들을 선택하기 위한 선택신호를 인가하는 디코더부를 적어도 구비하는 반도체 메모리 장치의 번-인테스트방법에 있어서; 상기 테스트신호를 인가하여 트랜지스터들을 오프상태로 만들고, 이어 상기 선택신호를 소정의 간격을 두고 상기 셀들에 인가하는 제1과정과, 반전된 상기 선택신호들을 상기 셀들에 인가하고, 이어 반전된 상기 테스트신호를 소정의 간격을 두고 트랜지스트들에 인가하여 턴-온시키는 제2과정이 반복적으로 실행됨을 특징으로 하는 번-인테스트방법.
  2. 제1항에 있어서, 상기 테스트신호는 상기 선택신호와 상보적인 신호임을 특징으로 하는 번-인테스트방법.
  3. 데이터가 저장된 복수개의 셀들과, 상기 셀들의 좌우측에 접속된 비트라인쌍들과, 상기 셀들의 상하측에 접속된 다수개의 워드라인들과, 상기 비트라인쌍들의 일측에 접속된 트랜지스터들로 구성된 프리차아지부와, 상기 프리차아지부에 상기 셀들을 테스트하기 위한 테스트신호를 인가하기 위한 번-인제어회로와, 상기 비트라인쌍들과 상기 워드라인들에 각기 접속되어 상기 셀들을 선택하기 위한 선택신호를 인가하는 디코더부를 적어도 구비하는 반도체 메모리 장치에 있어서: 상기 번-인제어회로와 상기 프리차아지부 사이에 접속되고, 상기 번-인제어회로의 출력신호에 응답하여 상기 테스트신호를 발생하는 제1제어부와; 상기 번-인제어회로와 상기 디코더부 사이에 접속되고, 상기 출력신호에 응답하여 상기 선택신호를 제어하기 위한 제어신호를 발생하는 제2제어부를 구비함을 특징으로 하는 반도체 메모리 장치.
  4. 제3항에 있어서, 상기 테스트신호는 상기 제어신호와 상보적인 신호임을 특징으로 하는 반도체 메모리 장치.
  5. 제4항에 있어서, 상기 제1제어부는 인버어터를 통해 반전된 상기 출력신호를 입력으로 하는 제1입력단자와 상기 반전된 출력신호를 제1지연회로를 통해 지연시킨 신호를 입력으로 하는 제2입력단자를 가지는 제1낸드게이트를 가짐을 특징으로 하는 반도체 메모리 장치.
  6. 제5항에 있어서, 상기 제2제어부는 상기 출력신호를 입력으로 하는 제1입력단자와 상기 출력신호를 제2지연회로를 통해 지연시킨 신호를 입력으로 하는 제2입력단자를 가지는 제2낸드게이트를 가짐을 특징으로 하는 반도체 메모리 장치.
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