JPH07141869A - 半導体メモリ回路 - Google Patents

半導体メモリ回路

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JPH07141869A
JPH07141869A JP15469093A JP15469093A JPH07141869A JP H07141869 A JPH07141869 A JP H07141869A JP 15469093 A JP15469093 A JP 15469093A JP 15469093 A JP15469093 A JP 15469093A JP H07141869 A JPH07141869 A JP H07141869A
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Abstract

(57)【要約】 【目的】上位階層の列選択回路における遅延手段によ
り、ＡＴＤ回路からのラッチ回路を作動させる信号が、
必ず新しいセンスアンプデータの切り替わりタイミング
より速くラッチ回路を動作させ、前のデータをラッチす
る。 【構成】メモリセルアレイ3 の各列選択線BTの接続経路
は選択トランジスタ11を介しツリー状の階層に分けられ
列選択系は一段目列選択回路121 、２段目列選択回路12
2 と階層毎になる。行選択線は行選択回路4 により制御
される。アドレス信号の切り替えを検知してパルスを発
生するＡＴＤ回路7 、このパルスをセンスアンプ5 でデ
ータが確定するのに必要なパルス幅に調節するパルス幅
制御回路8、このパルス幅に応じて読み出しデータをラ
ッチ制御するラッチ回路9 が設けられる。選択トランジ
スタ11の個数が少なく信号の立ち上がりが高速な上位階
層の１段目列選択回路121 に信号遅延手段が設けられて
いる。

Description

【発明の詳細な説明】
［発明の目的］
【０００１】
【産業上の利用分野】本発明は、半導体メモリ回路に関
する。特に読み出し時の出力データを安定させるため
に、センスアンプ内でのデータが確定するまで、前デー
タをラッチして出力する機能を有する半導体メモリ回路
に関する。
【０００２】
【従来の技術】図２に従来例として不揮発性メモリの読
み出し系の回路図を示す。図２（ａ）において、ビット
線の選択は次のようにして行われる。アドレスピンから
のアドレス入力信号がアドレスバッファ1 を介し、一段
目列選択回路21、２段目列選択回路22にそれぞれ入力さ
れる。列選択回路21、22は図２（ｂ）に示されるように
ＮＡＮＤゲート23、インバータ24が直列接続され、各選
択トランジスタ11のゲートに接続される。そして、一段
列目選択回路21で一段目選択信号ａ1 、２段目選択回路
22で２段目選択信号ｂ1 により、選択トランジスタ11
(a) 、11(b) がそれぞれオンして、メモリセルアレイ3
の中から１本のビット線（列選択線）BTが選択される。
また、ワード線（行選択線）WLはアドレスバッファ1 を
介してアドレス信号が行選択回路4 に供給され、メモリ
セルアレイ3 の中から１本のワード線が選択される。選
択されたビット線、ワード線の交点にあるセルのデータ
は選択トランジスタ11(a) 、11(b) を介して、センスア
ンプ5 で“０”か“１”か判定され、そのデータは出力
バッファ6 を介して出力される。
【０００３】このとき、センスアンプ5 でデータをセン
スしている間は、不安定な状態がそのままバッファ回路
6 、または出力データOUT に反映される。具体的には、
セル選択の過程において、現在選択しているビット線と
ワード線が瞬時にまったく同時に新しく選択するビット
線とワード線に切り替わることはなく、時間的なズレを
生ずる。この場合、選択したいセルとは異なるセルのデ
ータを瞬間的に読むことになり、それが逆のデータであ
るとセンスアンプのデータを一端反転させることにな
る。従って、バッファ回路6 内の大型のトランジスタ
が、データ確定までオン／オフを繰り返し、電源線のノ
イズ源になることがある。さらに、ノイズ起因でアクセ
スタイムにも悪影響を与える。
【０００４】上記対策として、アドレス信号の切り替え
を検値してパルスを発生するＡＴＤ回路（address tran
sition detector ）を用いて、前データをラッチして出
力し、センスアンプデータが確定したところで、新しく
読み出したデータを出力するようにしている。すなわ
ち、ＡＴＤ回路7 はアドレスバッファからの信号を取り
込んでパルスを発生し、パルス幅制御回路8 によってそ
のパルス幅がセンスアンプ5 でデータが確定するのに必
要なだけのパルス幅に調節される。ラッチ回路9はその
パルス幅によって読み出しデータをラッチ制御する。従
って、アドレス入力の信号が切り替わると、ＡＴＤ回路
7 によりパルスが発生し、センスアンプ5のデータは切
り替わる前のデータなので、ラッチ回路9 では前データ
がラッチされていることになる。そして、センスアンプ
5 で新しく読み出されたデータが確定したところでラッ
チパルスが切れれば、正規の読み出しデータは出力バッ
ファ6 を介して出力される。
【０００５】この方法ならば、新しい読み出しデータを
センスしている不安定な状態でも、バッファ回路6 、ま
たは、出力データOUT は安定しているので、ノイズの問
題も解消することができる。さらに、アクセス高速化に
もつながる。
【０００６】ところが、ＡＴＤ回路7 で発生したパルス
によって前データをラッチするよりも早くセンスアンプ
5 のデータが反転すると、前データとは逆のデータをラ
ッチしてしまいノイズの原因となる。ＡＴＤ回路7 、パ
ルス幅制御回路8 のゲート遅延、または、配線抵抗・配
線容量による配線遅延のため、ラッチ回路9 に入ってく
るパルスには無視できない遅れがある。従って、列選択
回路21，22が高速動作し、ビット線（列選択線）が速く
切り替わり、その時つながったメモリセルのデータが前
データとは逆のデータの場合は、本来ラッチすべき前デ
ータとは逆のデータがセンスアンプ回路5 を介してラッ
チ回路9 に入力され、それより遅れてラッチパルスがラ
ッチ回路9 に入ってくると、その逆データをラッチする
ことになる。
【０００７】ここで、行選択信号が非常に速く切り替わ
り、行線切り替えにより、たまたまつながったセルのデ
ータが前データと逆で、ラッチパルスの立ち上がりより
反転したセンスアンプデータの方が速い場合も考えられ
る。ただし、一般に不揮発性メモリでは、ワード線は複
数セルのゲートにつながっており、ワード線選択信号が
非常に速く切り替わってもセルのゲート電位がセルのし
きい値以上に上がりデータの読み出しを行えるまでにな
るには時間がかかり、ワード線立ち上がりがアクセスタ
イムを律速している場合が多い。従って、切り替わりが
速いのはビット線（列選択線）である。
【０００８】実際のデバイスで起こった例を示す。従来
から知られているように、不揮発性メモリにおいては列
方向アクセスの“１”読みは非常に高速である。これ
は、非選択のビット線はセルのドレイン接合からの放電
により０Ｖ程度になっており、“１”データとはビット
線０Ｖに対応しているので、ビット線が切り替わっただ
けでセンスアンプは“１”データを読み出そうとする。
この時、選択セルの位置によってはアドレスピンを全て
切り替える場合があり、アドレスバッファ1 が全て動作
することにより、チップトータルで大電流が流れること
がある。つまり、この時、電源線電位が瞬間的に下がる
ことになり、ラッチパルスを制御している回路8 がセン
スアンプ回路5 に比べノイズに弱い場合、ラッチパルス
信号の立ち上がりは悪くなる。さらに、ラッチ回路9
が、ラッチパルス信号を発生する回路から非常に遠い場
合、配線抵抗、配線容量は無視できない大きさとなり、
ますますデータをラッチするタイミングを遅くすること
になる。以上のような悪条件が重なったときに、前デー
タではない速い“１”読みモードによる“１”データが
ラッチされてしまうことになる。
【０００９】
【発明が解決しようとする課題】このように、従来では
ＡＴＤ回路で発生したパルスによって前データをラッチ
するよりも早くセンスアンプのデータが反転すると、前
データとは逆のデータをラッチしてしまいノイズの原因
となる欠点があった。
【００１０】この発明は上記事情を考慮してなされたも
のであり、その目的は、いかなる条件下においても、読
み出し時にセンスアンプが作動しデータが反転する前
に、前データをラッチし、しかも、アクセスタイムには
何ら悪影響を与えない半導体メモリ回路を提供すること
にある。
【００１１】
【課題を解決するための手段】この発明の半導体メモリ
回路は、複数のメモリセルを配置したメモリセルアレイ
と、前記メモリセルアレイの各列方向の接続経路が選択
トランジスタを介して所定階層に分けられた列選択線
と、前記メモリセルアレイの行方向の接続経路を有する
行選択線と、前記メモリセルのデータを列選択線を介し
て取り込み判定するセンスアンプと、外部から入力され
るアドレス信号を内部信号に切り替えるアドレスバッフ
ァ回路と、前記アドレスバッファ回路からの信号の遷移
を検知してパルス信号を発生し、読み出し時のアドレス
切り替えから読み出したいメモリセルのデータが確定す
るまでの間、その前に読み出したメモリセルのデータを
保持するためにこのパルス信号に基いて読み出しデータ
の遷移を一定時間阻止するデータ保持手段と、前記アド
レスバッファ回路からの内部信号で行選択線を選択する
行選択回路と、前記アドレスバッファ回路からの内部信
号で選択トランジスタを介して列選択線を選択する前記
所定階層毎に設けられた列選択回路と、前記列選択回路
中に設けられ前記選択トランジスタへの選択速度に積極
的に差異を持たせた遅延手段とを具備したことを特徴と
する。
【００１２】
【作用】この発明では、ラッチ信号よりも速くセルのデ
ータを出力してしまう原因となっている上位階層の列選
択回路の信号を遅延手段を付加することによって遅ら
せ、センスアンプがつながっている列選択線が切り替わ
るタイミングを遅らすことにより、センスアンプが前デ
ータを出力している時間を長引かせ、その間にデータ保
持手段を働かせ、前データをラッチする。また、遅延手
段による信号の遅れがアクセスを律速している下位階層
の列選択回路の信号より遅くならないことでアクセス速
度を悪化させない。
【００１３】
【実施例】図１はこの発明の一実施例に係る不揮発性半
導体メモリ回路の読み出し系の構成を示す回路図であ
る。前記図２と同様の箇所には同一符号を付す。メモリ
セルアレイ3 には図示しないが複数のメモリセルがマト
リクス状に配置されている。メモリセルアレイ3 の各列
選択線BTの接続経路は選択トランジスタ11を介してツリ
ー状の階層に分けられており列選択回路も一段目列選択
回路121 、２段目列選択回路122 と階層毎に設けられて
いる。モリセルアレイの行選択線は行選択回路4 によっ
て制御される。
【００１４】また、アドレス信号の切り替えを検知して
パルスを発生するＡＴＤ回路7 、このＡＴＤ回路7 の発
生パルスを、センスアンプ5 でデータが確定するのに必
要なだけのパルス幅に調節するパルス幅制御回路8 、こ
のパルス幅制御回路8 のパルス幅に応じて読み出しデー
タをラッチ制御するラッチ回路9 が設けられている。出
力バッファ6 はラッチ回路9 からの読み出しデータを受
け外部に出力する。
【００１５】この実施例では、列選択回路のうち選択ト
ランジスタ11の個数が少なく信号の立ち上がりが非常に
高速である上位階層の１段目列選択回路121 に、選択ト
ランジスタ11の個数が多い下位階層の２段目列選択回路
122 の選択速度に近くなるように信号遅延手段が設けら
れている。
【００１６】すなわち、２段目列選択回路122 が前記図
２（ｂ）と同様の構成であるのに対して１段目列選択回
路121 はＮＡＮＤゲート23の出力及びその出力にインバ
ータ24直列２段で遅延した出力とを２入力とするＮＯＲ
ゲート25で構成されている。
【００１７】上記構成によれば、ＡＴＤ回路7 からのラ
ッチ信号よりも早くメモリセルのデータを出力してしま
う原因となっている列選択線選択信号を遅延回路追加に
よって遅らせ、センスアンプ5 がつながっている列選択
線が切り替わるタイミングを遅らすことにより、センス
アンプ5 が前データを出力している時間を長引かせ、そ
の間にラッチ回路9 を働かせ、前の読み出しデータをラ
ッチする。
【００１８】ＡＴＤ回路7 からラッチ回路9 へのラッチ
信号よりも速くセルのデータを出力してしまう原因はこ
の上位階層側の選択信号にあるので、遅延手段の追加は
一段目列選択回路121 にする。この時、遅延回路による
信号の遅れが、アクセスタイムを律速している下位階層
側の２段目列選択回路122 の選択信号より遅くならなけ
ればアクセスを悪化させることはない。一段目列選択回
路121 の回路構成により、信号の立ち上がりは遅らすこ
とができ、かつ、ＮＯＲ回路25により信号の立ち上がり
は遅らすことなくアクセスタイムは前記図２の回路と同
じにできる。この結果、アクセスタイム悪化などにつな
がるノイズの問題を解消することができる。
【００１９】なお、上記実施例では、列選択回路の階層
を２段としたが、２段以上の複数段に構成されている場
合も考えられ、このときもアクセスタイムを律速し、列
選択線への信号の伝達が通常のタイミングである最下位
階層の列選択回路に応じて、他の上位階層の列選択回路
に列選択線への信号の伝達の遅延手段を施し、この最下
位階層の列選択回路の選択速度にタイミングが合うよう
に構成すればよい。
【００２０】
【発明の効果】以上説明したようにこの発明によれば、
上位階層の列選択回路における遅延手段により、ＡＴＤ
回路からのラッチ回路を作動させる信号が、必ず新しい
センスアンプデータの切り替わりタイミングより速くラ
ッチ回路を動作させ、これにより、読み出し時にセンス
アンプが作動しデータが反転する前に、前のデータをラ
ッチする。また、遅延手段による信号の遅れがアクセス
を律速している下位階層の列選択回路の信号より遅くな
らないことでアクセス速度を悪化させることはない。こ
の結果、アクセスタイム悪化などにつながるノイズの問
題を解消することができる半導体メモリ回路が提供でき
る。
【図面の簡単な説明】
【図１】この発明の一実施例に係る不揮発性半導体メモ
リ回路の読み出し系の構成を示す回路図。
【図２】従来例としての不揮発性メモリの読み出し系の
回路図。
【符号の説明】
1…アドレスバッファ、 3…メモリセルアレイ、 4…行
選択回路、 5…センスアンプ、 6…出力バッファ、 7…
ＡＴＤ回路、 8…パルス幅制御回路、 9…ラッチ回路、
11…選択トランジスタ、121 …１段目列選択回路、122
…２段目列選択回路、23…ＮＡＮＤゲート、24…インバ
ータ、25…ＮＯＲゲート。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 16/06 Ｇ１１Ｃ 11/34 ３０３ 17/00 ３０９ Ｋ (72)発明者 宮本 順一 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 複数のメモリセルを配置したメモリセル
    アレイと、 前記メモリセルアレイの各列方向の接続経路が選択トラ
    ンジスタを介して所定階層に分けられた列選択線と、 前記メモリセルアレイの行方向の接続経路を有する行選
    択線と、 前記メモリセルのデータを列選択線を介して取り込み判
    定するセンスアンプと、 外部から入力されるアドレス信号を内部信号に切り替え
    るアドレスバッファ回路と、 前記アドレスバッファ回路からの信号の遷移を検知して
    パルス信号を発生し、読み出し時のアドレス切り替えか
    ら読み出したいメモリセルのデータが確定するまでの
    間、その前に読み出したメモリセルのデータを保持する
    ためにこのパルス信号に基いて読み出しデータの遷移を
    一定時間阻止するデータ保持手段と、 前記アドレスバッファ回路からの内部信号で行選択線を
    選択する行選択回路と、 前記アドレスバッファ回路からの内部信号で選択トラン
    ジスタを介して列選択線を選択する前記所定階層毎に設
    けられた列選択回路と、 前記列選択回路中に設けられ前記選択トランジスタへの
    選択速度に積極的に差異を持たせた遅延手段とを具備し
    たことを特徴とする半導体メモリ回路。
  2. 【請求項２】 複数のメモリセルを配置したメモリセル
    アレイと、 前記メモリセルアレイの各列方向の接続経路が選択トラ
    ンジスタを介して所定階層に分けられた列選択線と、 前記メモリセルアレイの行方向の接続経路を有する行選
    択線と、 前記メモリセルのデータを列選択線を介して取り込み判
    定するセンスアンプと、 外部から入力されるアドレス信号を内部信号に切り替え
    るアドレスバッファ回路と、 前記アドレスバッファ回路からの信号の遷移を検知して
    パルス信号を発生し、読み出し時のアドレス切り替えか
    ら読み出したいメモリセルのデータが確定するまでの
    間、その前に読み出したメモリセルのデータを保持する
    ためにこのパルス信号に基いて読み出しデータの遷移を
    一定時間阻止するデータ保持手段と、 前記アドレスバッファ回路からの内部信号で行選択線を
    選択する行選択回路と、 前記アドレスバッファ回路からの内部信号で選択トラン
    ジスタを介して列選択線を選択する前記所定階層毎に設
    けられた列選択回路と、 前記列選択回路のうち列選択線への信号の伝達が通常タ
    イミングに比べ高速になる列選択回路に対し、列選択線
    への信号の伝達が通常の速度の列選択回路の選択速度に
    応じてタイミングが合うように挿入付加される遅延手段
    とを具備したことを特徴とする半導体メモリ回路。
  3. 【請求項３】 複数のメモリセルを配置したメモリセル
    アレイと、 前記メモリセルアレイの各列方向の接続経路が選択トラ
    ンジスタを介して所定階層に分けられた列選択線と、 前記メモリセルアレイの行方向の接続経路を有する行選
    択線と、 前記メモリセルのデータを列選択線を介して取り込み判
    定するセンスアンプと、 外部から入力されるアドレス信号を内部信号に切り替え
    るアドレスバッファ回路と、 前記アドレスバッファ回路からの信号の遷移を検知して
    パルス信号を発生し、読み出し時のアドレス切り替えか
    ら読み出したいメモリセルのデータが確定するまでの
    間、その前に読み出したメモリセルのデータを保持する
    ためにこのパルス信号に基いて読み出しデータの遷移を
    一定時間阻止するデータ保持手段と、 前記アドレスバッファ回路からの内部信号で行選択線を
    選択する行選択回路と、 前記アドレスバッファ回路からの内部信号で選択トラン
    ジスタを介して列選択線を選択する前記所定階層毎に設
    けられた列選択回路と、 前記列選択回路のうち選択トランジスタ数が少なく列選
    択線への信号の伝達が非常に高速である上位階層の列選
    択回路に対し、選択トランジスタ数が多い下位階層の列
    選択回路における列選択線への選択速度に近くなるよう
    に付加される遅延手段とを具備したことを特徴とする半
    導体メモリ回路。
  4. 【請求項４】 前記遅延手段は、前記パルス信号を前記
    データ保持手段に到達させるタイミングに比べて前記セ
    ンスアンプで切り替わった新しいデータを前記データ保
    持手段に到達させるタイミングを遅らせる機能を有する
    ことを特徴とする請求項１ないし３いずれか記載の半導
    体メモリ回路。
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