JP2002251894A - シリアルメモリ装置 - Google Patents
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- G—PHYSICS
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- Dram (AREA)
Abstract
(57)【要約】
【課題】 ワード単位でアドレス指定されるシリアルメ
モリ装置において、所要のセンスアンプ数を低減するこ
とにより、必要とするチップ面積を小さくするととも
に、動作時のピーク電流を減少させること。 【解決手段】 複数ｎビット単位でアドレス指定された
ｎビットのメモリセルを、ｎ／ｋ（但し、ｋは２以上）
ずつに区分して、ｎ／ｋビットずつ順次選択し、選択さ
れた前記ｎ／ｋのメモリセルの出力データをｎ／ｋ個の
センスアンプで判定し、読み出しデータとしてシリアル
に出力する。
モリ装置において、所要のセンスアンプ数を低減するこ
とにより、必要とするチップ面積を小さくするととも
に、動作時のピーク電流を減少させること。 【解決手段】 複数ｎビット単位でアドレス指定された
ｎビットのメモリセルを、ｎ／ｋ（但し、ｋは２以上）
ずつに区分して、ｎ／ｋビットずつ順次選択し、選択さ
れた前記ｎ／ｋのメモリセルの出力データをｎ／ｋ個の
センスアンプで判定し、読み出しデータとしてシリアル
に出力する。
Description
【０００１】
【発明の属する技術分野】本発明は、記憶部にワード単
位などのように複数ｎビット単位でアドレス指定される
メモリセルアレイを有するシリアルメモリ装置に関す
る。
位などのように複数ｎビット単位でアドレス指定される
メモリセルアレイを有するシリアルメモリ装置に関す
る。
【０００２】
【従来の技術】ビデオメモリなどのシリアルメモリ装置
においては、メモリセルアレイから、複数ビットからな
るデータ列（例えば、ワード単位）を一括して同時に読
み出してレジスタ群に蓄え、その後レジスタ群に蓄積さ
れたデータを順次シフトしながらシリアルに読み出して
いる。また、データの書き込みについては、データがシ
リアルに入力されるときには例えば１ワード分を蓄積し
た上で、ワード単位で一括して書き込むように構成され
ている。
においては、メモリセルアレイから、複数ビットからな
るデータ列（例えば、ワード単位）を一括して同時に読
み出してレジスタ群に蓄え、その後レジスタ群に蓄積さ
れたデータを順次シフトしながらシリアルに読み出して
いる。また、データの書き込みについては、データがシ
リアルに入力されるときには例えば１ワード分を蓄積し
た上で、ワード単位で一括して書き込むように構成され
ている。
【０００３】図６は、メモリセルアレイとしてＥＥＰＲ
ＯＭからなる不揮発性メモリを用いた、従来のシリアル
メモリ装置の構成を示す図である。
ＯＭからなる不揮発性メモリを用いた、従来のシリアル
メモリ装置の構成を示す図である。
【０００４】図６において、メモリセルアレイ６１は、
１ワードが８ビットのデータ群に対して、３２行、４列
（１列は８ビット）のメモリセルから形成されている。
各メモリセルは、ＥＥＰＲＯＭなどの不揮発性メモリか
ら構成されている。デコーダ６２は、３２行中の１行を
ワードラインＷＬにより選択し、セレクタ６３は、列選
択信号ＹＡにより４列の内の１列を選択する。デコーダ
６２とセレクタ６３で選択された行と列により、特定の
アドレスが指定される。したがって、アドレスの指定
は、ワード単位（８ビット単位）で行われる。
１ワードが８ビットのデータ群に対して、３２行、４列
（１列は８ビット）のメモリセルから形成されている。
各メモリセルは、ＥＥＰＲＯＭなどの不揮発性メモリか
ら構成されている。デコーダ６２は、３２行中の１行を
ワードラインＷＬにより選択し、セレクタ６３は、列選
択信号ＹＡにより４列の内の１列を選択する。デコーダ
６２とセレクタ６３で選択された行と列により、特定の
アドレスが指定される。したがって、アドレスの指定
は、ワード単位（８ビット単位）で行われる。
【０００５】データ書き込み時には、データラインＤＬ
０〜ＤＬ７に１ワード分のデータが供給され、指定され
たアドレスのメモリセル群にデータが書き込まれる。一
方、データ読み出し時には、指定されたアドレスのメモ
リセル群の記憶データに応じたデータラインＤＬ０〜Ｄ
Ｌ７の状態、すなわち電気信号を、それぞれデータライ
ン対応に設けられたセンスアンプ６４で判定し、シフト
レジスタ６５に記憶させる。この後、シフトレジスタ６
５からシリアルクロックに合わせて、出力データＤＯが
順次シリアルに出力される。
０〜ＤＬ７に１ワード分のデータが供給され、指定され
たアドレスのメモリセル群にデータが書き込まれる。一
方、データ読み出し時には、指定されたアドレスのメモ
リセル群の記憶データに応じたデータラインＤＬ０〜Ｄ
Ｌ７の状態、すなわち電気信号を、それぞれデータライ
ン対応に設けられたセンスアンプ６４で判定し、シフト
レジスタ６５に記憶させる。この後、シフトレジスタ６
５からシリアルクロックに合わせて、出力データＤＯが
順次シリアルに出力される。
【０００６】このように従来のシリアルメモリ装置にお
いては、読み出し動作も書き込み動作と同様に、ワード
単位で行われる。特に、ＥＥＰＲＯＭからなる不揮発性
メモリでは、書き込みに要する時間が長い（例えば、約
１０ｍｓ）ことから、ワード単位で一括して処理するこ
とが必要であり、これに合わせて読み出しも同様にワー
ド単位での処理を行うこととしている。
いては、読み出し動作も書き込み動作と同様に、ワード
単位で行われる。特に、ＥＥＰＲＯＭからなる不揮発性
メモリでは、書き込みに要する時間が長い（例えば、約
１０ｍｓ）ことから、ワード単位で一括して処理するこ
とが必要であり、これに合わせて読み出しも同様にワー
ド単位での処理を行うこととしている。
【０００７】
【発明が解決しようとする課題】しかしながら、読み出
し動作を一括してワード単位で行うために、そのビット
数だけのセンスアンプを用いるから、ビット数分のセン
スアンプとデータラインの所要面積が大きくなり、シリ
アルメモリ装置のチップ面積を大きくする要因となって
いた。
し動作を一括してワード単位で行うために、そのビット
数だけのセンスアンプを用いるから、ビット数分のセン
スアンプとデータラインの所要面積が大きくなり、シリ
アルメモリ装置のチップ面積を大きくする要因となって
いた。
【０００８】そこで、本発明は、ワード単位でアドレス
指定されるシリアルメモリ装置において、所要のセンス
アンプ数を低減することにより、必要とするチップ面積
を小さくするとともに、動作時のピーク電流を減少させ
ることを目的とする。
指定されるシリアルメモリ装置において、所要のセンス
アンプ数を低減することにより、必要とするチップ面積
を小さくするとともに、動作時のピーク電流を減少させ
ることを目的とする。
【０００９】
【課題を解決するための手段】請求項１記載のシリアル
メモリ装置は、複数ｎビット単位でアドレス指定される
メモリセルアレイと、前記アドレス指定されたｎビット
のメモリセルをｎ／ｋ（但し、ｋは２以上）ずつに区分
して、ｎ／ｋビットずつ順次選択する選択手段と、この
選択手段で選択された前記ｎ／ｋのメモリセルの出力デ
ータを判定するｎ／ｋ個のセンスアンプと、これらセン
スアンプの出力をパラレルに受けて、読み出しデータと
してシリアルに出力するレジスタと、を備えることを特
徴とする。
メモリ装置は、複数ｎビット単位でアドレス指定される
メモリセルアレイと、前記アドレス指定されたｎビット
のメモリセルをｎ／ｋ（但し、ｋは２以上）ずつに区分
して、ｎ／ｋビットずつ順次選択する選択手段と、この
選択手段で選択された前記ｎ／ｋのメモリセルの出力デ
ータを判定するｎ／ｋ個のセンスアンプと、これらセン
スアンプの出力をパラレルに受けて、読み出しデータと
してシリアルに出力するレジスタと、を備えることを特
徴とする。
【００１０】この請求項１記載のシリアルメモリ装置に
よれば、ｎビット単位（例、１ワード；８ビット、１６
ビットなど）で選択されたメモリセルをｋ組に区分し
て、その各組ごとに記憶状態を判定するから、判定のた
めのセンスアンプの個数がｋ分に１に削減され、またそ
のためのデータライン数も同様に少なくなる。したがっ
て、このシリアルメモリ装置を構成するＬＳＩチップ面
積を小さくすることができ、かつ動作時のピーク電流を
減少させることが出来る。
よれば、ｎビット単位（例、１ワード；８ビット、１６
ビットなど）で選択されたメモリセルをｋ組に区分し
て、その各組ごとに記憶状態を判定するから、判定のた
めのセンスアンプの個数がｋ分に１に削減され、またそ
のためのデータライン数も同様に少なくなる。したがっ
て、このシリアルメモリ装置を構成するＬＳＩチップ面
積を小さくすることができ、かつ動作時のピーク電流を
減少させることが出来る。
【００１１】請求項２記載のシリアルメモリ装置は、行
選択信号及び列選択信号により、複数ｎビット単位でア
ドレス指定されるメモリセルアレイ１１と、前記行選択
信号を前記メモリセルアレイに供給する行選択手段１２
と、前記列選択信号により、前記行選択信号で選択され
た行からアドレス指定されるｎビットのメモリセルを選
択する第１選択手段１３と、前記第１選択手段１３で選
択されたｎビットのメモリセルをｎ／ｋ（但し、ｋは２
以上）ずつに区分して、ｎ／ｋビットずつ順次選択する
第２選択手段１５と、この第２選択手段で選択された前
記ｎ／ｋのメモリセルの出力データを判定するｎ／ｋ個
のセンスアンプ１７と、これらセンスアンプ１７の出力
をパラレルに受けて、読み出しデータとしてシリアルに
出力するレジスタ１８と、前記第２選択手段を介して、
外部より供給されるｎ／ｋビットの入力データを順次前
記第２選択手段により選択された位置にラッチし、前記
第１選択手段を介して前記メモリセルアレイの指定アド
レスにデータを書き込むためのｎビットのデータ保持手
段１４と、を備えることを特徴とする。
選択信号及び列選択信号により、複数ｎビット単位でア
ドレス指定されるメモリセルアレイ１１と、前記行選択
信号を前記メモリセルアレイに供給する行選択手段１２
と、前記列選択信号により、前記行選択信号で選択され
た行からアドレス指定されるｎビットのメモリセルを選
択する第１選択手段１３と、前記第１選択手段１３で選
択されたｎビットのメモリセルをｎ／ｋ（但し、ｋは２
以上）ずつに区分して、ｎ／ｋビットずつ順次選択する
第２選択手段１５と、この第２選択手段で選択された前
記ｎ／ｋのメモリセルの出力データを判定するｎ／ｋ個
のセンスアンプ１７と、これらセンスアンプ１７の出力
をパラレルに受けて、読み出しデータとしてシリアルに
出力するレジスタ１８と、前記第２選択手段を介して、
外部より供給されるｎ／ｋビットの入力データを順次前
記第２選択手段により選択された位置にラッチし、前記
第１選択手段を介して前記メモリセルアレイの指定アド
レスにデータを書き込むためのｎビットのデータ保持手
段１４と、を備えることを特徴とする。
【００１２】この請求項２記載のシリアルメモリ装置に
よれば、請求項１記載のシリアルメモリ装置と同様の作
用効果を得ることが出来る。また、センスアンプ数及び
データライン数の削減に伴い、ｎ／ｋビットずつ入力さ
れるデータをデータ保持手段１４に蓄積し、ｎビット分
一括して書き込むことが出来るから、メモリセルアレイ
への書き込み動作に長時間を要することもない。
よれば、請求項１記載のシリアルメモリ装置と同様の作
用効果を得ることが出来る。また、センスアンプ数及び
データライン数の削減に伴い、ｎ／ｋビットずつ入力さ
れるデータをデータ保持手段１４に蓄積し、ｎビット分
一括して書き込むことが出来るから、メモリセルアレイ
への書き込み動作に長時間を要することもない。
【００１３】請求項３記載のシリアルメモリ装置は、行
選択信号及び列選択信号により、複数ｎビット単位でア
ドレス指定されるメモリセルアレイ３１と、前記行選択
信号を前記メモリセルアレイに供給する行選択手段３２
と、前記列選択信号により、前記行選択信号で選択され
た行からアドレス指定されるｎビットのメモリセルを選
択し、選択されたｎビットのメモリセルをｎ／ｋ（但
し、ｋは２以上）ずつに区分して、ｎ／ｋビットずつ順
次選択する選択手段３３と、この選択手段で選択された
前記ｎ／ｋのメモリセルの出力データを判定するｎ／ｋ
個のセンスアンプ３６と、これらセンスアンプ３６の出
力をパラレルに受けて、読み出しデータとしてシリアル
に出力するレジスタ３７と、前記選択手段を介して、外
部より供給されるｎ／ｋビットの入力データを順次前記
選択手段により選択された位置に記憶し、前記メモリセ
ルアレイのｊ個（但しｊは１以上）の指定アドレスに一
括してデータを書き込むためのｊ×ｎビットのページバ
ッファ手段３４と、を備えることを特徴とする。
選択信号及び列選択信号により、複数ｎビット単位でア
ドレス指定されるメモリセルアレイ３１と、前記行選択
信号を前記メモリセルアレイに供給する行選択手段３２
と、前記列選択信号により、前記行選択信号で選択され
た行からアドレス指定されるｎビットのメモリセルを選
択し、選択されたｎビットのメモリセルをｎ／ｋ（但
し、ｋは２以上）ずつに区分して、ｎ／ｋビットずつ順
次選択する選択手段３３と、この選択手段で選択された
前記ｎ／ｋのメモリセルの出力データを判定するｎ／ｋ
個のセンスアンプ３６と、これらセンスアンプ３６の出
力をパラレルに受けて、読み出しデータとしてシリアル
に出力するレジスタ３７と、前記選択手段を介して、外
部より供給されるｎ／ｋビットの入力データを順次前記
選択手段により選択された位置に記憶し、前記メモリセ
ルアレイのｊ個（但しｊは１以上）の指定アドレスに一
括してデータを書き込むためのｊ×ｎビットのページバ
ッファ手段３４と、を備えることを特徴とする。
【００１４】この請求項３記載のシリアルメモリ装置に
よれば、請求項１記載のシリアルメモリ装置と同様の作
用効果を得ることが出来る。また、センスアンプ数及び
データライン数の削減に伴い、ｎ／ｋビットずつ入力さ
れるデータをｊ×ｎビットのページバッファ手段３４に
順次蓄積し、ｊ×ｎビット分一括して書き込むことが出
来るから、メモリセルアレイへの書き込み動作を短縮す
ることが出来る。
よれば、請求項１記載のシリアルメモリ装置と同様の作
用効果を得ることが出来る。また、センスアンプ数及び
データライン数の削減に伴い、ｎ／ｋビットずつ入力さ
れるデータをｊ×ｎビットのページバッファ手段３４に
順次蓄積し、ｊ×ｎビット分一括して書き込むことが出
来るから、メモリセルアレイへの書き込み動作を短縮す
ることが出来る。
【００１５】請求項４記載のシリアルメモリ装置は、請
求項１〜３のシリアルメモリ装置において、前記レジス
タから読み出しデータをシリアルに出力している間に、
つぎに出力すべきｎ／ｋ個の出力データを前記選択手段
または前記第２選択手段で選択し、前記ｎ／ｋ個のセン
スアンプにより、判定することを特徴とする。
求項１〜３のシリアルメモリ装置において、前記レジス
タから読み出しデータをシリアルに出力している間に、
つぎに出力すべきｎ／ｋ個の出力データを前記選択手段
または前記第２選択手段で選択し、前記ｎ／ｋ個のセン
スアンプにより、判定することを特徴とする。
【００１６】この請求項４記載のシリアルメモリ装置に
よれば、さらに、レジスタから読み出しデータをシリア
ルに出力している間に、つぎに出力すべきｎ／ｋ個の出
力データをｎ／ｋ個のセンスアンプにより判定するか
ら、遅滞なく連続してｎ個の出力データをシリアル出力
することが出来る。
よれば、さらに、レジスタから読み出しデータをシリア
ルに出力している間に、つぎに出力すべきｎ／ｋ個の出
力データをｎ／ｋ個のセンスアンプにより判定するか
ら、遅滞なく連続してｎ個の出力データをシリアル出力
することが出来る。
【００１７】請求項５記載のシリアルメモリ装置は、請
求項１〜４のシリアルメモリ装置において、前記メモリ
セルアレイの各メモリセルは、電気的に書き込み・消去
が可能な不揮発性メモリ（ＥＥＰＲＯＭ）であるととも
に、前記ｎビットのメモリセルに対して共通に配置され
たアレイソースグランド線（ＡＳＧ線）を備え、前記ｎ
／ｋビットのメモリセルは、前記ｎビットのメモリセル
のうちから、前記ＡＳＧ線に対して分散して配置されて
いることを特徴とする。
求項１〜４のシリアルメモリ装置において、前記メモリ
セルアレイの各メモリセルは、電気的に書き込み・消去
が可能な不揮発性メモリ（ＥＥＰＲＯＭ）であるととも
に、前記ｎビットのメモリセルに対して共通に配置され
たアレイソースグランド線（ＡＳＧ線）を備え、前記ｎ
／ｋビットのメモリセルは、前記ｎビットのメモリセル
のうちから、前記ＡＳＧ線に対して分散して配置されて
いることを特徴とする。
【００１８】この請求項５記載のシリアルメモリ装置に
よれば、各メモリセルとＡＳＧ線との間の、配線（拡散
層など）のインピーダンスとデータ読み出し時の動作電
流によるメモリセルのソース電位の上昇が低減される。
これによりメモリセルの電流能力を均一にすることがで
きるため、データ読み出し動作の高速化や、センスアン
プの動作信頼性を向上することが出来る。
よれば、各メモリセルとＡＳＧ線との間の、配線（拡散
層など）のインピーダンスとデータ読み出し時の動作電
流によるメモリセルのソース電位の上昇が低減される。
これによりメモリセルの電流能力を均一にすることがで
きるため、データ読み出し動作の高速化や、センスアン
プの動作信頼性を向上することが出来る。
【００１９】
【発明の実施の形態】以下、図面を参照して、本発明の
シリアルメモリ装置に係る実施の形態について説明す
る。
シリアルメモリ装置に係る実施の形態について説明す
る。
【００２０】本発明では、メモリセルアレイを複数ｎビ
ット単位でアドレス指定し、アドレス指定されたｎビッ
トのメモリセルをｎ／ｋ（但し、ｋは２以上）ずつに区
分して、ｎ／ｋビットずつ順次選択し、選択されたｎ／
ｋのメモリセルの出力データをｎ／ｋ個のセンスアンプ
で判定する。この複数ｎビット単位は、通常ワード単位
であり、８ビット、１６ビット、３２ビットなどが用い
られ、また、上記区分数ｋとしては、２，４，８等が用
いられる。勿論、これらの数値は例示であって、他の値
でもよい。
ット単位でアドレス指定し、アドレス指定されたｎビッ
トのメモリセルをｎ／ｋ（但し、ｋは２以上）ずつに区
分して、ｎ／ｋビットずつ順次選択し、選択されたｎ／
ｋのメモリセルの出力データをｎ／ｋ個のセンスアンプ
で判定する。この複数ｎビット単位は、通常ワード単位
であり、８ビット、１６ビット、３２ビットなどが用い
られ、また、上記区分数ｋとしては、２，４，８等が用
いられる。勿論、これらの数値は例示であって、他の値
でもよい。
【００２１】図１は、メモリセルアレイとしてＥＥＰＲ
ＯＭからなる不揮発性メモリを用いた、本発明の第１の
実施の形態にかかるシリアルメモリ装置の構成を示す図
であり、図２は、その読み出し時のタイミングチャート
を示す図である。これらの図では、ｎ＝８、ｋ＝２の場
合を例に、説明する。
ＯＭからなる不揮発性メモリを用いた、本発明の第１の
実施の形態にかかるシリアルメモリ装置の構成を示す図
であり、図２は、その読み出し時のタイミングチャート
を示す図である。これらの図では、ｎ＝８、ｋ＝２の場
合を例に、説明する。
【００２２】図１において、メモリセルアレイ１１は、
ＥＥＰＲＯＭなどの不揮発性メモリをメモリセルとして
おり、１ワードが８ビットのデータ群に対して、３２
行、４列（１列は８ビット）のメモリセルから形成され
ている。行選択手段であるデコーダ１２は、３２行中の
１行をワードラインＷＬ（０；３１）により選択し、第
１セレクタ１３は、カウント信号などの列選択信号ＹＡ
により４列の内の１列を選択する。デコーダ１２と第１
セレクタ１３で選択された行と列により、特定のアドレ
スが指定される。したがって、メモリセルアレイ１１の
アドレスの指定は、書き込み動作や、読み出し動作に関
わらず、ワード単位（８ビット単位）で行われる。
ＥＥＰＲＯＭなどの不揮発性メモリをメモリセルとして
おり、１ワードが８ビットのデータ群に対して、３２
行、４列（１列は８ビット）のメモリセルから形成され
ている。行選択手段であるデコーダ１２は、３２行中の
１行をワードラインＷＬ（０；３１）により選択し、第
１セレクタ１３は、カウント信号などの列選択信号ＹＡ
により４列の内の１列を選択する。デコーダ１２と第１
セレクタ１３で選択された行と列により、特定のアドレ
スが指定される。したがって、メモリセルアレイ１１の
アドレスの指定は、書き込み動作や、読み出し動作に関
わらず、ワード単位（８ビット単位）で行われる。
【００２３】第１セレクタ１３はまた、メモリセルアレ
イ１１のビットラインＢＬ（０；３１）から選択された
ワードに相当するビットラインを選択して、中間データ
ラインＤＬ′（０；７）に接続する。データラッチ１４
は、データ書き込み時に、１ワード分の８ビットデータ
を一旦蓄積するデータ保持手段である。
イ１１のビットラインＢＬ（０；３１）から選択された
ワードに相当するビットラインを選択して、中間データ
ラインＤＬ′（０；７）に接続する。データラッチ１４
は、データ書き込み時に、１ワード分の８ビットデータ
を一旦蓄積するデータ保持手段である。
【００２４】第２セレクタ１５は、第１セレクタ１３か
らの中間データラインＤＬ′（０；７）を２つのグルー
プに区分し、第１セレクト信号Ｙ１Ｂと第２セレクト信
号Ｙ２Ｂに応じて、一方のグループを４本のデータライ
ンＤＬ０〜ＤＬ３に接続する。
らの中間データラインＤＬ′（０；７）を２つのグルー
プに区分し、第１セレクト信号Ｙ１Ｂと第２セレクト信
号Ｙ２Ｂに応じて、一方のグループを４本のデータライ
ンＤＬ０〜ＤＬ３に接続する。
【００２５】ドライバ１６−０〜１６−３は、データ書
き込み時に１ワード（８ビット）の半分である４ビット
のデータを受けて、データラインＤＬ０〜ＤＬ３に供給
する。センスアンプ１７−０〜１７−３は、データライ
ンＤＬ０〜ＤＬ３に発生された電気信号をそれぞれ所定
の参照電圧と比較し、メモリセルアレイ１１から読み出
したデータが‘０’であるか‘１’であるかを判定す
る。
き込み時に１ワード（８ビット）の半分である４ビット
のデータを受けて、データラインＤＬ０〜ＤＬ３に供給
する。センスアンプ１７−０〜１７−３は、データライ
ンＤＬ０〜ＤＬ３に発生された電気信号をそれぞれ所定
の参照電圧と比較し、メモリセルアレイ１１から読み出
したデータが‘０’であるか‘１’であるかを判定す
る。
【００２６】シフトレジスタ１８は、センスアンプ１７
−０〜１７−３からのデータを一括して保持し、シリア
ルクロックにより、順次シリアルデータとして出力す
る。
−０〜１７−３からのデータを一括して保持し、シリア
ルクロックにより、順次シリアルデータとして出力す
る。
【００２７】データ読み出し時の動作について、説明す
る。まず、メモリセルアレイ１１にデコーダ１２からワ
ードラインＷＬ（０；３１）のうちのいずれか１つのワ
ードラインが選択され、その選択された１行分の４列が
ビットラインＢＬ（０；３１）に接続され、第１セレク
タ１３に接続される。第１セレクタ１３ではカウンタな
どにより順次更新される列選択信号ＹＡにより４列のう
ちの１列（８ビット）が選択され、中間データラインＤ
Ｌ′に接続される。すなわち、デコーダ１２と第１セレ
クタ１３との選択により、メモリセルアレイ１１の１ワ
ードがアドレス指定されたことになる。
る。まず、メモリセルアレイ１１にデコーダ１２からワ
ードラインＷＬ（０；３１）のうちのいずれか１つのワ
ードラインが選択され、その選択された１行分の４列が
ビットラインＢＬ（０；３１）に接続され、第１セレク
タ１３に接続される。第１セレクタ１３ではカウンタな
どにより順次更新される列選択信号ＹＡにより４列のう
ちの１列（８ビット）が選択され、中間データラインＤ
Ｌ′に接続される。すなわち、デコーダ１２と第１セレ
クタ１３との選択により、メモリセルアレイ１１の１ワ
ードがアドレス指定されたことになる。
【００２８】つぎに、中間データラインＤＬ′のうちの
第１の組の４本と第２の組の４本とが、第２セレクタ１
５において第１セレクト信号Ｙ１Ｂと第２セレクト信号
Ｙ２Ｂとにより選択的にデータラインＤＬ０〜ＤＬ３に
接続される。
第１の組の４本と第２の組の４本とが、第２セレクタ１
５において第１セレクト信号Ｙ１Ｂと第２セレクト信号
Ｙ２Ｂとにより選択的にデータラインＤＬ０〜ＤＬ３に
接続される。
【００２９】これによりセンスアンプ１７−０〜１７−
３が、第２セレクタ１５，中間データラインＤＬ′、第
１セレクタ１３を介して、メモリセルアレイ１１のアド
レス指定されたワードの内の４つのメモリセルに接続さ
れた状態となる。
３が、第２セレクタ１５，中間データラインＤＬ′、第
１セレクタ１３を介して、メモリセルアレイ１１のアド
レス指定されたワードの内の４つのメモリセルに接続さ
れた状態となる。
【００３０】さて、この状態で、図２のように、読み出
し信号によりセンスアンプＥＮ信号ＳＡＥＮをセットす
る（時点ｔ１）ことにより、データラインＤＬ０〜ＤＬ
３に発生される電気信号のレベル状態がセンスアンプ１
７−０〜１７−３で判定される。その判定結果、すなわ
ち指定されたワードの内の第１の組の４つのメモリセル
の読み出しデータ（Ｄ７〜Ｄ４）を、時点ｔ２のシフト
レジスタラッチ信号ＳＲＬにより、シフトレジスタ１８
に記憶させる。
し信号によりセンスアンプＥＮ信号ＳＡＥＮをセットす
る（時点ｔ１）ことにより、データラインＤＬ０〜ＤＬ
３に発生される電気信号のレベル状態がセンスアンプ１
７−０〜１７−３で判定される。その判定結果、すなわ
ち指定されたワードの内の第１の組の４つのメモリセル
の読み出しデータ（Ｄ７〜Ｄ４）を、時点ｔ２のシフト
レジスタラッチ信号ＳＲＬにより、シフトレジスタ１８
に記憶させる。
【００３１】シフトレジスタ１８に記憶された第１組の
読み出しデータ（Ｄ７〜Ｄ４）は、シリアルクロックＳ
ＣＫにしたがって順次シリアルに読み出され、出力デー
タＤＯとして出力される。
読み出しデータ（Ｄ７〜Ｄ４）は、シリアルクロックＳ
ＣＫにしたがって順次シリアルに読み出され、出力デー
タＤＯとして出力される。
【００３２】ここで、第１組の読み出しデータ（Ｄ７〜
Ｄ４）が順次シリアルに読み出されている間に、第２セ
レクタ１５の選択状態を第２セレクト信号Ｙ２Ｂによ
り、中間データラインＤＬ′のうちの第２の組の４本
を、データラインＤＬ０〜ＤＬ３に接続する。これによ
りセンスアンプ１７−０〜１７−３が、第２セレクタ１
５，中間データラインＤＬ′、第１セレクタ１３を介し
て、メモリセルアレイ１１のアドレス指定されたワード
の内の第２の組の４つのメモリセルに接続された状態と
なる。
Ｄ４）が順次シリアルに読み出されている間に、第２セ
レクタ１５の選択状態を第２セレクト信号Ｙ２Ｂによ
り、中間データラインＤＬ′のうちの第２の組の４本
を、データラインＤＬ０〜ＤＬ３に接続する。これによ
りセンスアンプ１７−０〜１７−３が、第２セレクタ１
５，中間データラインＤＬ′、第１セレクタ１３を介し
て、メモリセルアレイ１１のアドレス指定されたワード
の内の第２の組の４つのメモリセルに接続された状態と
なる。
【００３３】この状態で、時点ｔ３において、センスア
ンプＥＮ信号ＳＡＥＮをセットすることにより、データ
ラインＤＬ０〜ＤＬ３に発生される電気信号のレベル状
態がセンスアンプ１７−０〜１７−３で判定される。そ
の判定結果、すなわち指定されたワードの内の第２の組
の４つのメモリセルの読み出しデータ（Ｄ３〜Ｄ０）
を、時点ｔ４のシフトレジスタラッチ信号ＳＲＬによ
り、シフトレジスタ１８に記憶させる。したがって、第
１の組の読み出しデータ（Ｄ７〜Ｄ４）がシフトレジス
タ１８から全て読み出されたと同時に、第２の組の４つ
のメモリセルの読み出しデータ（Ｄ３〜Ｄ０）がシフト
レジスタ１８に新たに記憶される。
ンプＥＮ信号ＳＡＥＮをセットすることにより、データ
ラインＤＬ０〜ＤＬ３に発生される電気信号のレベル状
態がセンスアンプ１７−０〜１７−３で判定される。そ
の判定結果、すなわち指定されたワードの内の第２の組
の４つのメモリセルの読み出しデータ（Ｄ３〜Ｄ０）
を、時点ｔ４のシフトレジスタラッチ信号ＳＲＬによ
り、シフトレジスタ１８に記憶させる。したがって、第
１の組の読み出しデータ（Ｄ７〜Ｄ４）がシフトレジス
タ１８から全て読み出されたと同時に、第２の組の４つ
のメモリセルの読み出しデータ（Ｄ３〜Ｄ０）がシフト
レジスタ１８に新たに記憶される。
【００３４】このように、シフトレジスタ１８から読み
出しデータ（Ｄ７〜Ｄ４）をシリアルに出力している間
に、つぎに出力すべき４個（ｎ／ｋ）の出力データ（Ｄ
３〜Ｄ０）を４個（ｎ／ｋ）のセンスアンプにより判定
するから、遅滞なく連続して１ワード（ｎ個）の出力デ
ータをシリアル出力することが出来る。さらに、同様に
してつぎのワードのデータを、引き続いて出力すること
が出来る。
出しデータ（Ｄ７〜Ｄ４）をシリアルに出力している間
に、つぎに出力すべき４個（ｎ／ｋ）の出力データ（Ｄ
３〜Ｄ０）を４個（ｎ／ｋ）のセンスアンプにより判定
するから、遅滞なく連続して１ワード（ｎ個）の出力デ
ータをシリアル出力することが出来る。さらに、同様に
してつぎのワードのデータを、引き続いて出力すること
が出来る。
【００３５】つぎに、データ書き込み時の動作につい
て、説明する。まず、書き込むべき１ワードのデータ
（Ｄ７〜Ｄ０）のうち、第１の組のデータ（Ｄ７〜Ｄ
４）が、ドライバ１６−０〜１６−３，第１セレクト信
号Ｙ１Ｂにより第１状態に選択されている第２セレクタ
１５，及び中間データラインＤＬ′を介してデータラッ
チ１４にラッチされる。続いて、第２の組のデータ（Ｄ
３〜Ｄ０）が、ドライバ１６−０〜１６−３，第２セレ
クト信号Ｙ２Ｂにより第２状態に選択されている第２セ
レクタ１５，及び中間データラインＤＬ′を介してデー
タラッチ１４にラッチされる。これにより１ワード分の
データ（Ｄ７〜Ｄ０）が、データラッチ１４にラッチさ
れる。
て、説明する。まず、書き込むべき１ワードのデータ
（Ｄ７〜Ｄ０）のうち、第１の組のデータ（Ｄ７〜Ｄ
４）が、ドライバ１６−０〜１６−３，第１セレクト信
号Ｙ１Ｂにより第１状態に選択されている第２セレクタ
１５，及び中間データラインＤＬ′を介してデータラッ
チ１４にラッチされる。続いて、第２の組のデータ（Ｄ
３〜Ｄ０）が、ドライバ１６−０〜１６−３，第２セレ
クト信号Ｙ２Ｂにより第２状態に選択されている第２セ
レクタ１５，及び中間データラインＤＬ′を介してデー
タラッチ１４にラッチされる。これにより１ワード分の
データ（Ｄ７〜Ｄ０）が、データラッチ１４にラッチさ
れる。
【００３６】次に、メモリセルアレイ１１に対して、デ
コーダ１２からワードラインＷＬ（０；３１）のうちの
いずれか１つのワードラインが選択される一方、第１セ
レクタ１３が列選択信号ＹＡにより４列のうちのいずれ
か一列が選択されて、書き込みアドレスが選択される。
この状態で、データラッチ１４にラッチされている１ワ
ード分のデータ（Ｄ７〜Ｄ０）が、メモリセルアレイ１
１の書き込みアドレスに、第１セレクタ１３を介して書
き込まれる。
コーダ１２からワードラインＷＬ（０；３１）のうちの
いずれか１つのワードラインが選択される一方、第１セ
レクタ１３が列選択信号ＹＡにより４列のうちのいずれ
か一列が選択されて、書き込みアドレスが選択される。
この状態で、データラッチ１４にラッチされている１ワ
ード分のデータ（Ｄ７〜Ｄ０）が、メモリセルアレイ１
１の書き込みアドレスに、第１セレクタ１３を介して書
き込まれる。
【００３７】このように、ワード単位（８ビット）で選
択されるメモリセルを、２組に区分して、各組ごとに記
憶データを判定するから、判定のためのセンスアンプの
個数も４個に削減され、またデータラインも同様に少な
くなる。したがって、シリアルメモリ装置を構成するＬ
ＳＩのチップ面積を小さくでき、かつセンス動作時のピ
ーク電流が小さくなる。
択されるメモリセルを、２組に区分して、各組ごとに記
憶データを判定するから、判定のためのセンスアンプの
個数も４個に削減され、またデータラインも同様に少な
くなる。したがって、シリアルメモリ装置を構成するＬ
ＳＩのチップ面積を小さくでき、かつセンス動作時のピ
ーク電流が小さくなる。
【００３８】また、書き込みデータも、１ワード（８ビ
ット）を２回に分けて入力し、データラッチに１ワード
分をラッチさせるから、ワード単位でアドレス指定され
るメモリセルアレイ１１に一括して書き込むことができ
る。
ット）を２回に分けて入力し、データラッチに１ワード
分をラッチさせるから、ワード単位でアドレス指定され
るメモリセルアレイ１１に一括して書き込むことができ
る。
【００３９】図３は、本発明の第２の実施の形態にかか
るシリアルメモリ装置の構成を示す図である。
るシリアルメモリ装置の構成を示す図である。
【００４０】図３において、メモリセルアレイ３１，デ
コーダ３２，ドライバ３５−０〜３５−３、センスアン
プ３６−０〜３６−３，シフトレジスタ３７は、それぞ
れ図１におけるものと同様であるので、再度の説明は省
略する。
コーダ３２，ドライバ３５−０〜３５−３、センスアン
プ３６−０〜３６−３，シフトレジスタ３７は、それぞ
れ図１におけるものと同様であるので、再度の説明は省
略する。
【００４１】セレクタ３３は、図１の第１セレクタ１３
及び第２セレクタ１５を兼ねたものに相当し、列選択信
号ＹＡ及び第１セレクト信号Ｙ１Ｂ、第２セレクト信号
Ｙ２ＢによりビットラインＢＬ（０；３１）とデータラ
インＤＬ（０；３）との接続状態を選択的に切り換え
る。即ち、列選択信号ＹＡはデコーダからのワードライ
ンＷＬ（０；３１）と共にメモリセルアレイ３１のいず
れかのワード単位（８ビット）をアドレス指定し、第１
及び第２セレクト信号Ｙ１Ｂ、Ｙ２Ｂは、アドレス指定
されたワードを２組に区分し、いずれかの組を選択する
ことになる。
及び第２セレクタ１５を兼ねたものに相当し、列選択信
号ＹＡ及び第１セレクト信号Ｙ１Ｂ、第２セレクト信号
Ｙ２ＢによりビットラインＢＬ（０；３１）とデータラ
インＤＬ（０；３）との接続状態を選択的に切り換え
る。即ち、列選択信号ＹＡはデコーダからのワードライ
ンＷＬ（０；３１）と共にメモリセルアレイ３１のいず
れかのワード単位（８ビット）をアドレス指定し、第１
及び第２セレクト信号Ｙ１Ｂ、Ｙ２Ｂは、アドレス指定
されたワードを２組に区分し、いずれかの組を選択する
ことになる。
【００４２】このセレクタ３３の具体回路例が図４に示
されている。この図４は、４列のうちの１列に相当する
部分を例示するものであるが、列選択信号ＹＡにより選
択された列のビットラインＢＬ（７；０）が更に、第１
或いは第２セレクト信号Ｙ１Ｂ、Ｙ２Ｂにより第１の組
のビットラインＢＬ（４〜７）或いは第２の組のビット
ラインＢＬ（０〜３）のいずれかが、データラインＤＬ
（３；０）に接続される。そのために、図のように、８
個のＭＯＳトランジスタと、ノット回路ＮＯＴ、ノア回
路ＮＯＲ１，ＮＯＲ２から構成されている。
されている。この図４は、４列のうちの１列に相当する
部分を例示するものであるが、列選択信号ＹＡにより選
択された列のビットラインＢＬ（７；０）が更に、第１
或いは第２セレクト信号Ｙ１Ｂ、Ｙ２Ｂにより第１の組
のビットラインＢＬ（４〜７）或いは第２の組のビット
ラインＢＬ（０〜３）のいずれかが、データラインＤＬ
（３；０）に接続される。そのために、図のように、８
個のＭＯＳトランジスタと、ノット回路ＮＯＴ、ノア回
路ＮＯＲ１，ＮＯＲ２から構成されている。
【００４３】ページバッファ３４は、メモリセルアレイ
３１の１行４列分（即ち４ワード分）の容量を有し、入
出力制御用にトランスファゲートをその内部に設けてい
る。このページバッファ３４に、データ書き込み時に、
外部から供給されるデータをセレクタ３３を介して順次
記憶させ、所定のワード数（４ワードより少なくとも良
い）記憶させた後に、一括してメモリセルアレイ３１の
所定の行に、書き込む。
３１の１行４列分（即ち４ワード分）の容量を有し、入
出力制御用にトランスファゲートをその内部に設けてい
る。このページバッファ３４に、データ書き込み時に、
外部から供給されるデータをセレクタ３３を介して順次
記憶させ、所定のワード数（４ワードより少なくとも良
い）記憶させた後に、一括してメモリセルアレイ３１の
所定の行に、書き込む。
【００４４】この図３のデータ読み出し時の動作につい
て説明する。まず、メモリセルアレイ３１にデコーダ３
２からワードラインＷＬ（０；３１）のうちのいずれか
１つのワードラインが選択され、その選択された１行分
の４列がビットラインＢＬ（０；３１）に接続され、セ
レクタ３３に接続される。セレクタ３３ではカウンタな
どにより順次更新される列選択信号ＹＡにより４列のう
ちの１列（８ビット）が選択され、これによりメモリセ
ルアレイ３１の１ワードがアドレス指定されたことにな
る。そして、選択されたワードの８ビットのビットライ
ンＢＬのうちの第１の組の４本と第２の組の４本とが、
セレクト信号Ｙ１Ｂと第２セレクト信号Ｙ２Ｂとにより
選択的にデータラインＤＬ０〜ＤＬ３が接続される。
て説明する。まず、メモリセルアレイ３１にデコーダ３
２からワードラインＷＬ（０；３１）のうちのいずれか
１つのワードラインが選択され、その選択された１行分
の４列がビットラインＢＬ（０；３１）に接続され、セ
レクタ３３に接続される。セレクタ３３ではカウンタな
どにより順次更新される列選択信号ＹＡにより４列のう
ちの１列（８ビット）が選択され、これによりメモリセ
ルアレイ３１の１ワードがアドレス指定されたことにな
る。そして、選択されたワードの８ビットのビットライ
ンＢＬのうちの第１の組の４本と第２の組の４本とが、
セレクト信号Ｙ１Ｂと第２セレクト信号Ｙ２Ｂとにより
選択的にデータラインＤＬ０〜ＤＬ３が接続される。
【００４５】これによりセンスアンプ３６−０〜３６−
３が、セレクタ３３を介して、メモリセルアレイ３１の
アドレス指定されたワードの内の４つのメモリセルに接
続された状態となる。
３が、セレクタ３３を介して、メモリセルアレイ３１の
アドレス指定されたワードの内の４つのメモリセルに接
続された状態となる。
【００４６】この状態で、読み出し信号をセットしてセ
ンスアンプＥＮ信号をセットすることにより、データラ
インＤＬ０〜ＤＬ３に発生される電気信号のレベル状態
がセンスアンプ３６−０〜３６−３で判定される。その
判定結果、すなわち指定されたワードの内の第１の組の
４つのメモリセルの読み出しデータ（Ｄ７〜Ｄ４）を、
シフトレジスタラッチ信号により、シフトレジスタ３７
に記憶させる。
ンスアンプＥＮ信号をセットすることにより、データラ
インＤＬ０〜ＤＬ３に発生される電気信号のレベル状態
がセンスアンプ３６−０〜３６−３で判定される。その
判定結果、すなわち指定されたワードの内の第１の組の
４つのメモリセルの読み出しデータ（Ｄ７〜Ｄ４）を、
シフトレジスタラッチ信号により、シフトレジスタ３７
に記憶させる。
【００４７】シフトレジスタ３７に記憶された第１組の
読み出しデータ（Ｄ７〜Ｄ４）は、シリアルクロックに
したがって順次シリアルに読み出され、出力データＤＯ
として出力される。
読み出しデータ（Ｄ７〜Ｄ４）は、シリアルクロックに
したがって順次シリアルに読み出され、出力データＤＯ
として出力される。
【００４８】ここで、第１組の読み出しデータ（Ｄ７〜
Ｄ４）が順次シリアルに読み出されている間に、セレク
タ３３の選択状態を第２セレクト信号Ｙ２Ｂにより、第
２の組の４本を、データラインＤＬ０〜ＤＬ３に接続す
る。これによりセンスアンプ３６−０〜３６−３が、セ
レクタ３３を介して、メモリセルアレイ３１のアドレス
指定されたワードの内の第２の組の４つのメモリセルに
接続された状態となる。
Ｄ４）が順次シリアルに読み出されている間に、セレク
タ３３の選択状態を第２セレクト信号Ｙ２Ｂにより、第
２の組の４本を、データラインＤＬ０〜ＤＬ３に接続す
る。これによりセンスアンプ３６−０〜３６−３が、セ
レクタ３３を介して、メモリセルアレイ３１のアドレス
指定されたワードの内の第２の組の４つのメモリセルに
接続された状態となる。
【００４９】この状態で、図２のタイミングチャートと
同様にして、シフトレジスタ３７から読み出しデータ
（Ｄ７〜Ｄ４）をシリアルに出力している間に、つぎに
出力すべき４個（ｎ／ｋ）の出力データ（Ｄ３〜Ｄ０）
を４個（ｎ／ｋ）のセンスアンプ３６−０〜３６−３に
より判定する。これにより、遅滞なく連続して１ワード
（ｎ個）の出力データをシリアル出力し、さらに、同様
にしてつぎのワードのデータを、引き続いて出力するこ
とが出来る。
同様にして、シフトレジスタ３７から読み出しデータ
（Ｄ７〜Ｄ４）をシリアルに出力している間に、つぎに
出力すべき４個（ｎ／ｋ）の出力データ（Ｄ３〜Ｄ０）
を４個（ｎ／ｋ）のセンスアンプ３６−０〜３６−３に
より判定する。これにより、遅滞なく連続して１ワード
（ｎ個）の出力データをシリアル出力し、さらに、同様
にしてつぎのワードのデータを、引き続いて出力するこ
とが出来る。
【００５０】つぎに、データ書き込み時の動作につい
て、説明する。まず、書き込むべき１ワードのデータ
（Ｄ７〜Ｄ０）のうち、第１の組のデータ（Ｄ７〜Ｄ
４）が、ドライバ３５−０〜３５−３，列選択信号ＹＡ
と第１セレクト信号Ｙ１Ｂにより第１状態に選択されて
いるセレクタ３３を介してページバッファ３４に記憶さ
れる。続いて、第２の組のデータ（Ｄ３〜Ｄ０）が、第
２セレクト信号Ｙ２Ｂにより第２状態に選択されている
セレクタ３３を介してページバッファ３４に記憶され
る。これにより、第１のワードがページバッファ３４に
記憶されたことになる。引き続いて、第２ワード〜第４
ワードのデータが必要に応じて、同様にして順次ページ
バッファ３４に記憶される。
て、説明する。まず、書き込むべき１ワードのデータ
（Ｄ７〜Ｄ０）のうち、第１の組のデータ（Ｄ７〜Ｄ
４）が、ドライバ３５−０〜３５−３，列選択信号ＹＡ
と第１セレクト信号Ｙ１Ｂにより第１状態に選択されて
いるセレクタ３３を介してページバッファ３４に記憶さ
れる。続いて、第２の組のデータ（Ｄ３〜Ｄ０）が、第
２セレクト信号Ｙ２Ｂにより第２状態に選択されている
セレクタ３３を介してページバッファ３４に記憶され
る。これにより、第１のワードがページバッファ３４に
記憶されたことになる。引き続いて、第２ワード〜第４
ワードのデータが必要に応じて、同様にして順次ページ
バッファ３４に記憶される。
【００５１】次に、メモリセルアレイ３１に対して、デ
コーダ３２からワードラインＷＬ（０；３１）のうちの
いずれか１つのワードラインが選択され、この状態で、
ページバッファ３４に記憶されている４ワード分のデー
タが、メモリセルアレイ３１の書き込みアドレス即ち選
択された１つのワードラインに対応するメモリセル群
に、書き込まれる。
コーダ３２からワードラインＷＬ（０；３１）のうちの
いずれか１つのワードラインが選択され、この状態で、
ページバッファ３４に記憶されている４ワード分のデー
タが、メモリセルアレイ３１の書き込みアドレス即ち選
択された１つのワードラインに対応するメモリセル群
に、書き込まれる。
【００５２】したがって、第１の実施の形態と同様に、
シリアルメモリ装置を構成するＬＳＩのチップ面積を小
さくでき、かつセンス動作時のピーク電流が小さくな
る。
シリアルメモリ装置を構成するＬＳＩのチップ面積を小
さくでき、かつセンス動作時のピーク電流が小さくな
る。
【００５３】また、書き込みデータは、１ワード（８ビ
ット）を２回に分け、且つ４ワード分を入力してページ
バッファに記憶させるから、ワード単位でアドレス指定
されるメモリセルアレイ３１に複数ワードのデータを一
括して書き込むことができる。
ット）を２回に分け、且つ４ワード分を入力してページ
バッファに記憶させるから、ワード単位でアドレス指定
されるメモリセルアレイ３１に複数ワードのデータを一
括して書き込むことができる。
【００５４】図５は、本発明の第３の実施の形態にかか
り、メモリセルアレイの構成を示す図であり、図１，図
３を参照して説明した第１，第２の実施の形態におけ
る、１ワード（ｎビット）分のメモリセルを、ｋ区分
（ｋは２以上）してｎ／ｋビットずつ選択する場合にお
ける区分方法を示すものである。この図では、１ワード
が１６ビット（ｎ＝１６）で構成され、区分数を４（ｋ
＝４）とした場合を示している。
り、メモリセルアレイの構成を示す図であり、図１，図
３を参照して説明した第１，第２の実施の形態におけ
る、１ワード（ｎビット）分のメモリセルを、ｋ区分
（ｋは２以上）してｎ／ｋビットずつ選択する場合にお
ける区分方法を示すものである。この図では、１ワード
が１６ビット（ｎ＝１６）で構成され、区分数を４（ｋ
＝４）とした場合を示している。
【００５５】図５において、メモリセルＭＣ０〜ＭＣ１
５は、直列接続されたセレクトトランジスタＳＴとメモ
リトランジスタＭＴから構成される。このメモリトラン
ジスタＭＴは、周知のＥＥＰＲＯＭ（電気的に書き込み
消去可能な不揮発性メモリ）であり、フローティングゲ
ートとコントロールゲートを有している。
５は、直列接続されたセレクトトランジスタＳＴとメモ
リトランジスタＭＴから構成される。このメモリトラン
ジスタＭＴは、周知のＥＥＰＲＯＭ（電気的に書き込み
消去可能な不揮発性メモリ）であり、フローティングゲ
ートとコントロールゲートを有している。
【００５６】このメモリセルＭＣ０〜ＭＣ１５の各セレ
クトトランジスタＳＴのゲートにはワードラインＷＬが
接続され、各メモリトランジスタＭＴのコントロールゲ
ートには、ワードラインＷＬにより駆動されるゲートト
ランジスタＧＴを介してセンスラインＳＬが接続され
る。
クトトランジスタＳＴのゲートにはワードラインＷＬが
接続され、各メモリトランジスタＭＴのコントロールゲ
ートには、ワードラインＷＬにより駆動されるゲートト
ランジスタＧＴを介してセンスラインＳＬが接続され
る。
【００５７】メモリセルＭＣ０〜ＭＣ１５が配置された
線上の位置にビットラインＢＬ０〜ＢＬ１５が配置さ
れ、それぞれ各セレクトトランジスタＳＴの他端と接続
される。また、メモリセルＭＣ２、ビットラインＢＬ２
と、メモリセルＭＣ３、ビットラインＢＬ３との間にア
レイソースグランドライン線（ＡＳＧ線）が配置され、
メモリセルＭＣ１２、ビットラインＢＬ１２と、メモリ
セルＭＣ１３、ビットラインＢＬ１３との間に他のＡＳ
Ｇ線が配置される。
線上の位置にビットラインＢＬ０〜ＢＬ１５が配置さ
れ、それぞれ各セレクトトランジスタＳＴの他端と接続
される。また、メモリセルＭＣ２、ビットラインＢＬ２
と、メモリセルＭＣ３、ビットラインＢＬ３との間にア
レイソースグランドライン線（ＡＳＧ線）が配置され、
メモリセルＭＣ１２、ビットラインＢＬ１２と、メモリ
セルＭＣ１３、ビットラインＢＬ１３との間に他のＡＳ
Ｇ線が配置される。
【００５８】そして、各メモリセルのメモリトランジス
タＭＴの他端間及びＡＳＧ線との間が電気的に接続され
る。この相互間の接続は、ＥＥＰＲＯＭの構造上、拡散
層で形成されるから、図中に抵抗Ｒとして示すように、
ある程度の抵抗が発生してしまうことになる。
タＭＴの他端間及びＡＳＧ線との間が電気的に接続され
る。この相互間の接続は、ＥＥＰＲＯＭの構造上、拡散
層で形成されるから、図中に抵抗Ｒとして示すように、
ある程度の抵抗が発生してしまうことになる。
【００５９】このように構成されたメモリセルＭＣ０〜
ＭＣ１５から記憶されているデータを読み出す際には、
ワ−ドラインＷＬをＨレベルにしてセレクトトランジス
タＳＴをオンすると共に、センスラインＳＬから所定の
ゲート電位をメモリトランジスタＭＴのコントロールゲ
ートに印加する。そして、ＡＳＧ線をグランド電位に
し、ビットラインＢＬ０〜ＢＬ１５に流れる電流Ｉの大
きさをセンスアンプで検出することにより、記憶されて
いるデータを読み出すことになる。
ＭＣ１５から記憶されているデータを読み出す際には、
ワ−ドラインＷＬをＨレベルにしてセレクトトランジス
タＳＴをオンすると共に、センスラインＳＬから所定の
ゲート電位をメモリトランジスタＭＴのコントロールゲ
ートに印加する。そして、ＡＳＧ線をグランド電位に
し、ビットラインＢＬ０〜ＢＬ１５に流れる電流Ｉの大
きさをセンスアンプで検出することにより、記憶されて
いるデータを読み出すことになる。
【００６０】本発明にしたがって、この図の例では、１
ワード（１６ビット）を４区分し、各区分ごとに一括し
てデータを判定しシリアルに読み出すことになるが、相
互間の抵抗Ｒと読み出し電流Ｉとで決まる電圧降下が発
生する。このため、１ワードをｋ区分する際に、例えば
その端部側から単に所定数ずつに区分するだけでは、特
定のメモリセルにとって電圧降下が大きくなりソース電
位が上昇してしまうから、メモリの電流能力が減少し、
十分な読み出し動作が行えなくなってしまう。
ワード（１６ビット）を４区分し、各区分ごとに一括し
てデータを判定しシリアルに読み出すことになるが、相
互間の抵抗Ｒと読み出し電流Ｉとで決まる電圧降下が発
生する。このため、１ワードをｋ区分する際に、例えば
その端部側から単に所定数ずつに区分するだけでは、特
定のメモリセルにとって電圧降下が大きくなりソース電
位が上昇してしまうから、メモリの電流能力が減少し、
十分な読み出し動作が行えなくなってしまう。
【００６１】この図５の実施の形態では、そのｋ区分を
ＡＳＧ線に対して同時に読み出すメモリセルが分散する
ように配置し、読み出し動作時の電圧降下を所定の小さ
い値にとどまるように行っている。その区分を図５で見
ると、第１区分を「ＭＣ０，ＭＣ４，ＭＣ８，ＭＣ１
２」、第２区分を「ＭＣ１，ＭＣ５，ＭＣ９，ＭＣ１
３」、第３区分を「ＭＣ２，ＭＣ６，ＭＣ１０，ＭＣ１
４」、第４区分を「ＭＣ３，ＭＣ７，ＭＣ１１，ＭＣ１
５」としている。
ＡＳＧ線に対して同時に読み出すメモリセルが分散する
ように配置し、読み出し動作時の電圧降下を所定の小さ
い値にとどまるように行っている。その区分を図５で見
ると、第１区分を「ＭＣ０，ＭＣ４，ＭＣ８，ＭＣ１
２」、第２区分を「ＭＣ１，ＭＣ５，ＭＣ９，ＭＣ１
３」、第３区分を「ＭＣ２，ＭＣ６，ＭＣ１０，ＭＣ１
４」、第４区分を「ＭＣ３，ＭＣ７，ＭＣ１１，ＭＣ１
５」としている。
【００６２】ここで、例えば第１区分「ＭＣ０，ＭＣ
４，ＭＣ８，ＭＣ１２」の記憶データを読み出す場合を
例に取ると、図中に矢印で示すような読み出し電流Ｉが
流れる。この例では、選択された全てのメモリセルに等
しく電流Ｉが流れることとして示している。この例から
明らかなように、電流ＩがＡＳＧ線に対して分散して流
れ、各抵抗Ｒ上で重畳されることが少なくなるから、そ
の結果データ読み出し時の電圧降下が少なくなり、メモ
リセルのソース電位の上昇が少なくなる。
４，ＭＣ８，ＭＣ１２」の記憶データを読み出す場合を
例に取ると、図中に矢印で示すような読み出し電流Ｉが
流れる。この例では、選択された全てのメモリセルに等
しく電流Ｉが流れることとして示している。この例から
明らかなように、電流ＩがＡＳＧ線に対して分散して流
れ、各抵抗Ｒ上で重畳されることが少なくなるから、そ
の結果データ読み出し時の電圧降下が少なくなり、メモ
リセルのソース電位の上昇が少なくなる。
【００６３】このように、各区分のメモリセル、ビット
ラインを、ＡＳＧ線に対して分散するように配置するこ
とにより、読み出し電流Ｉが分散され、各抵抗Ｒ上で重
畳されることが少なくなるから、データ読み出し時のメ
モリセルのソース電位の上昇を低下させることが出来
る。これにより、データ読み出し動作の高速化や、セン
スアンプ動作の信頼性が向上する。
ラインを、ＡＳＧ線に対して分散するように配置するこ
とにより、読み出し電流Ｉが分散され、各抵抗Ｒ上で重
畳されることが少なくなるから、データ読み出し時のメ
モリセルのソース電位の上昇を低下させることが出来
る。これにより、データ読み出し動作の高速化や、セン
スアンプ動作の信頼性が向上する。
【００６４】なお、この図では、ＡＳＧ線を２本として
いるが、これを３本以上としてもよく、また１本とする
こともできる。もちろん、１ワードのビット数は１６ビ
ットに限らず、他のビット数でも良い。
いるが、これを３本以上としてもよく、また１本とする
こともできる。もちろん、１ワードのビット数は１６ビ
ットに限らず、他のビット数でも良い。
【００６５】
【発明の効果】請求項１記載のシリアルメモリ装置によ
れば、ｎビット単位（例、１ワード；８ビット、１６ビ
ットなど）で選択されたメモリセルをｋ組に区分して、
その各組ごとに記憶状態を判定するから、判定のための
センスアンプの個数がｋ分に１に削減され、またそのた
めのデータライン数も同様に少なくなる。したがって、
このシリアルメモリ装置を構成するＬＳＩチップ面積を
小さくすることができ、かつ動作時のピーク電流を減少
させることが出来る。
れば、ｎビット単位（例、１ワード；８ビット、１６ビ
ットなど）で選択されたメモリセルをｋ組に区分して、
その各組ごとに記憶状態を判定するから、判定のための
センスアンプの個数がｋ分に１に削減され、またそのた
めのデータライン数も同様に少なくなる。したがって、
このシリアルメモリ装置を構成するＬＳＩチップ面積を
小さくすることができ、かつ動作時のピーク電流を減少
させることが出来る。
【００６６】請求項２記載のシリアルメモリ装置によれ
ば、請求項１記載のシリアルメモリ装置と同様の作用効
果を得ることが出来る。また、センスアンプ数及びデー
タライン数の削減に伴い、ｎ／ｋビットずつ入力される
データをデータ保持手段に蓄積し、ｎビット分一括して
書き込むことが出来るから、メモリセルアレイへの書き
込み動作に長時間を要することもない。
ば、請求項１記載のシリアルメモリ装置と同様の作用効
果を得ることが出来る。また、センスアンプ数及びデー
タライン数の削減に伴い、ｎ／ｋビットずつ入力される
データをデータ保持手段に蓄積し、ｎビット分一括して
書き込むことが出来るから、メモリセルアレイへの書き
込み動作に長時間を要することもない。
【００６７】請求項３記載のシリアルメモリ装置によれ
ば、請求項１記載のシリアルメモリ装置と同様の作用効
果を得ることが出来る。また、センスアンプ数及びデー
タライン数の削減に伴い、ｎ／ｋビットずつ入力される
データをｊ×ｎビットのページバッファ手段に順次蓄積
し、ｊ×ｎビット分一括して書き込むことが出来るか
ら、メモリセルアレイへの書き込み動作を短縮すること
が出来る。
ば、請求項１記載のシリアルメモリ装置と同様の作用効
果を得ることが出来る。また、センスアンプ数及びデー
タライン数の削減に伴い、ｎ／ｋビットずつ入力される
データをｊ×ｎビットのページバッファ手段に順次蓄積
し、ｊ×ｎビット分一括して書き込むことが出来るか
ら、メモリセルアレイへの書き込み動作を短縮すること
が出来る。
【００６８】請求項４記載のシリアルメモリ装置によれ
ば、さらに、レジスタから読み出しデータをシリアルに
出力している間に、つぎに出力すべきｎ／ｋ個の出力デ
ータをｎ／ｋ個のセンスアンプにより判定するから、遅
滞なく連続してｎ個の出力データをシリアル出力するこ
とが出来る。
ば、さらに、レジスタから読み出しデータをシリアルに
出力している間に、つぎに出力すべきｎ／ｋ個の出力デ
ータをｎ／ｋ個のセンスアンプにより判定するから、遅
滞なく連続してｎ個の出力データをシリアル出力するこ
とが出来る。
【００６９】請求項５記載のシリアルメモリ装置によれ
ば、各メモリセルとＡＳＧ線との間の、配線（拡散層な
ど）のインピーダンスとデータ読み出し時の動作電流に
よるメモリセルのソース電位の上昇が低減される。した
がって、データ読み出し動作の高速化や、センスアンプ
の動作信頼性を向上することが出来る。
ば、各メモリセルとＡＳＧ線との間の、配線（拡散層な
ど）のインピーダンスとデータ読み出し時の動作電流に
よるメモリセルのソース電位の上昇が低減される。した
がって、データ読み出し動作の高速化や、センスアンプ
の動作信頼性を向上することが出来る。
【図１】本発明の第１の実施の形態にかかるシリアルメ
モリ装置の構成図。
モリ装置の構成図。
【図２】読み出し時のタイミングチャートを示す図。
【図３】本発明の第２の実施の形態にかかるシリアルメ
モリ装置の構成図。
モリ装置の構成図。
【図４】セレクタの具体回路例を示す図。
【図５】本発明の第３の実施の形態に係り、メモリセル
アレイの構成を示す図。
アレイの構成を示す図。
【図６】従来のシリアルメモリ装置の構成図。
１１，３１ メモリセルアレイ １２，３２ デコーダ １３，１５，３３ セレクタ １４ データラッチ ３４ ページバッファ １６，３５ ドライバ １７，３６ センスアンプ １８，３７ シフトレジスタ ＷＬ ワードライン ＢＬ ビットライン ＤＬ データライン ＡＳＧ アレイソースグランド ＤＯ 出力データ ＹＡ 列選択信号 Ｙ１Ｂ、Ｙ２Ｂ セレクト信号
───────────────────────────────────────────────────── フロントページの続き (72)発明者 勝原 範彰 京都市右京区西院溝崎町21番地 ローム株 式会社内 Ｆターム(参考） 5B025 AA02 AC01 AD04 AD05 AE00 AE05 AE08
Claims (5)
- 【請求項１】 複数ｎビット単位でアドレス指定される
メモリセルアレイと、 前記アドレス指定されたｎビットのメモリセルをｎ／ｋ
（但し、ｋは２以上）ずつに区分して、ｎ／ｋビットず
つ順次選択する選択手段と、 この選択手段で選択された前記ｎ／ｋのメモリセルの出
力データを判定するｎ／ｋ個のセンスアンプと、 これらセンスアンプの出力をパラレルに受けて、読み出
しデータとしてシリアルに出力するレジスタと、 を備えることを特徴とするシリアルメモリ装置。 - 【請求項２】 行選択信号及び列選択信号により、複数
ｎビット単位でアドレス指定されるメモリセルアレイ
と、 前記行選択信号を前記メモリセルアレイに供給する行選
択手段と、 前記列選択信号により、前記行選択信号で選択された行
からアドレス指定されるｎビットのメモリセルを選択す
る第１選択手段と、 前記第１選択手段で選択されたｎビットのメモリセルを
ｎ／ｋ（但し、ｋは２以上）ずつに区分して、ｎ／ｋビ
ットずつ順次選択する第２選択手段と、 この第２選択手段で選択された前記ｎ／ｋのメモリセル
の出力データを判定するｎ／ｋ個のセンスアンプと、 これらセンスアンプの出力をパラレルに受けて、読み出
しデータとしてシリアルに出力するレジスタと、 前記第２選択手段を介して、外部より供給されるｎ／ｋ
ビットの入力データを順次前記第２選択手段により選択
された位置にラッチし、前記第１選択手段を介して前記
メモリセルアレイの指定アドレスにデータを書き込むた
めのｎビットのデータ保持手段と、 を備えることを特徴とするシリアルメモリ装置。 - 【請求項３】 行選択信号及び列選択信号により、複数
ｎビット単位でアドレス指定されるメモリセルアレイ
と、 前記行選択信号を前記メモリセルアレイに供給する行選
択手段と、 前記列選択信号により、前記行選択信号で選択された行
からアドレス指定されるｎビットのメモリセルを選択
し、選択されたｎビットのメモリセルをｎ／ｋ（但し、
ｋは２以上）ずつに区分して、ｎ／ｋビットずつ順次選
択する選択手段と、 この選択手段で選択された前記ｎ／ｋのメモリセルの出
力データを判定するｎ／ｋ個のセンスアンプと、 これらセンスアンプの出力をパラレルに受けて、読み出
しデータとしてシリアルに出力するレジスタと、 前記選択手段を介して、外部より供給されるｎ／ｋビッ
トの入力データを順次前記選択手段により選択された位
置に記憶し、前記メモリセルアレイのｊ個（但しｊは１
以上）の指定アドレスに一括してデータを書き込むため
のｊ×ｎビットのページバッファ手段と、 を備えることを特徴とするシリアルメモリ装置。 - 【請求項４】 請求項１〜３のシリアルメモリ装置にお
いて、前記レジスタから読み出しデータをシリアルに出
力している間に、つぎに出力すべきｎ／ｋ個の出力デー
タを前記選択手段または前記第２選択手段で選択し、前
記ｎ／ｋ個のセンスアンプにより、判定することを特徴
とするシリアルメモリ装置。 - 【請求項５】 請求項１〜４のシリアルメモリ装置にお
いて、前記メモリセルアレイの各メモリセルは、電気的
に書き込み・消去が可能な不揮発性メモリ（ＥＥＰＲＯ
Ｍ）であるとともに、前記ｎビットのメモリセルに対し
て共通に配置されたアレイソースグランド線（ＡＳＧ
線）を備え、 前記ｎ／ｋビットのメモリセルは、前記ｎビットのメモ
リセルのうちから、前記ＡＳＧ線に対して分散して配置
されていることを特徴とするシリアルメモリ装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001050131A JP4803887B2 (ja) | 2001-02-26 | 2001-02-26 | シリアルメモリ装置 |
| US10/082,045 US6587374B2 (en) | 2001-02-26 | 2002-02-20 | Serial storage device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001050131A JP4803887B2 (ja) | 2001-02-26 | 2001-02-26 | シリアルメモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002251894A true JP2002251894A (ja) | 2002-09-06 |
| JP4803887B2 JP4803887B2 (ja) | 2011-10-26 |
Family
ID=18911143
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001050131A Expired - Fee Related JP4803887B2 (ja) | 2001-02-26 | 2001-02-26 | シリアルメモリ装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6587374B2 (ja) |
| JP (1) | JP4803887B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100656874B1 (ko) * | 2004-07-28 | 2006-12-12 | 엠시스랩 주식회사 | 피크전류의 크기를 저감하는 고속 입력 디스플레이드라이버와 이를 이용한 데이터 입력방법 |
| WO2013180387A1 (ko) * | 2012-05-30 | 2013-12-05 | 주식회사 디에이아이오 | 낸드 플래시 메모리 장치의 페이지 데이터 독출 방법 |
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| JP2003272382A (ja) * | 2002-03-20 | 2003-09-26 | Mitsubishi Electric Corp | 半導体記憶装置 |
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| KR101372245B1 (ko) * | 2007-08-30 | 2014-03-10 | 삼성전자주식회사 | 메모리 셀 어레이, 이를 포함하는 비휘발성 메모리 장치 및메모리 셀 어레이 구성 방법 |
| KR102081757B1 (ko) | 2013-06-26 | 2020-02-26 | 삼성전자주식회사 | 불휘발성 메모리 장치 및 그것의 프로그램 방법 |
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| WO2015192765A1 (en) * | 2014-06-16 | 2015-12-23 | Mediatek Inc. | Apparatus and method for processing data samples with different bit widths |
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| JPH11176185A (ja) * | 1997-12-05 | 1999-07-02 | Toshiba Microelectronics Corp | 半導体記憶装置及びそのアクセス方法 |
| JP2000235797A (ja) * | 1999-02-10 | 2000-08-29 | Nec Corp | 半導体記憶装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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-
2001
- 2001-02-26 JP JP2001050131A patent/JP4803887B2/ja not_active Expired - Fee Related
-
2002
- 2002-02-20 US US10/082,045 patent/US6587374B2/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| US20020118567A1 (en) | 2002-08-29 |
| US6587374B2 (en) | 2003-07-01 |
| JP4803887B2 (ja) | 2011-10-26 |
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