JP4803887B2 - シリアルメモリ装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、記憶部にワード単位などのように複数ｎビット単位でアドレス指定されるメモリセルアレイを有するシリアルメモリ装置に関する。
【０００２】
【従来の技術】
ビデオメモリなどのシリアルメモリ装置においては、メモリセルアレイから、複数ビットからなるデータ列（例えば、ワード単位）を一括して同時に読み出してレジスタ群に蓄え、その後レジスタ群に蓄積されたデータを順次シフトしながらシリアルに読み出している。また、データの書き込みについては、データがシリアルに入力されるときには例えば１ワード分を蓄積した上で、ワード単位で一括して書き込むように構成されている。
【０００３】
図６は、メモリセルアレイとしてＥＥＰＲＯＭからなる不揮発性メモリを用いた、従来のシリアルメモリ装置の構成を示す図である。
【０００４】
図６において、メモリセルアレイ６１は、１ワードが８ビットのデータ群に対して、３２行、４列（１列は８ビット）のメモリセルから形成されている。各メモリセルは、ＥＥＰＲＯＭなどの不揮発性メモリから構成されている。デコーダ６２は、３２行中の１行をワードラインＷＬにより選択し、セレクタ６３は、列選択信号ＹＡにより４列の内の１列を選択する。デコーダ６２とセレクタ６３で選択された行と列により、特定のアドレスが指定される。したがって、アドレスの指定は、ワード単位（８ビット単位）で行われる。
【０００５】
データ書き込み時には、データラインＤＬ０〜ＤＬ７に１ワード分のデータが供給され、指定されたアドレスのメモリセル群にデータが書き込まれる。一方、データ読み出し時には、指定されたアドレスのメモリセル群の記憶データに応じたデータラインＤＬ０〜ＤＬ７の状態、すなわち電気信号を、それぞれデータライン対応に設けられたセンスアンプ６４で判定し、シフトレジスタ６５に記憶させる。この後、シフトレジスタ６５からシリアルクロックに合わせて、出力データＤＯが順次シリアルに出力される。
【０００６】
このように従来のシリアルメモリ装置においては、読み出し動作も書き込み動作と同様に、ワード単位で行われる。特に、ＥＥＰＲＯＭからなる不揮発性メモリでは、書き込みに要する時間が長い（例えば、約１０ｍｓ）ことから、ワード単位で一括して処理することが必要であり、これに合わせて読み出しも同様にワード単位での処理を行うこととしている。
【０００７】
【発明が解決しようとする課題】
しかしながら、読み出し動作を一括してワード単位で行うために、そのビット数だけのセンスアンプを用いるから、ビット数分のセンスアンプとデータラインの所要面積が大きくなり、シリアルメモリ装置のチップ面積を大きくする要因となっていた。
【０００８】
そこで、本発明は、ワード単位でアドレス指定されるシリアルメモリ装置において、所要のセンスアンプ数を低減することにより、必要とするチップ面積を小さくするとともに、動作時のピーク電流を減少させることを目的とする。
【０００９】
【課題を解決するための手段】
本明細書中に開示されている第１の構成のシリアルメモリ装置は、複数ｎビット単位でアドレス指定されるメモリセルアレイと、前記アドレス指定されたｎビットのメモリセルをｎ／ｋ（但し、ｋは２以上）ずつに区分して、ｎ／ｋビットずつ順次選択する選択手段と、この選択手段で選択された前記ｎ／ｋのメモリセルの出力データを判定するｎ／ｋ個のセンスアンプと、これらセンスアンプの出力をパラレルに受けて、読み出しデータとしてシリアルに出力するレジスタと、を備えることを特徴とする。
【００１０】
上記第１の構成のシリアルメモリ装置によれば、ｎビット単位（例、１ワード；８ビット、１６ビットなど）で選択されたメモリセルをｋ組に区分して、その各組ごとに記憶状態を判定するから、判定のためのセンスアンプの個数がｋ分に１に削減され、またそのためのデータライン数も同様に少なくなる。したがって、このシリアルメモリ装置を構成するＬＳＩチップ面積を小さくすることができ、かつ動作時のピーク電流を減少させることが出来る。
【００１１】
本明細書中に開示されている第２の構成のシリアルメモリ装置は、行選択信号及び列選択信号により、複数ｎビット単位でアドレス指定されるメモリセルアレイ１１と、前記行選択信号を前記メモリセルアレイに供給する行選択手段１２と、前記列選択信号により、前記行選択信号で選択された行からアドレス指定されるｎビットのメモリセルを選択する第１選択手段１３と、前記第１選択手段１３で選択されたｎビットのメモリセルをｎ／ｋ（但し、ｋは２以上）ずつに区分して、ｎ／ｋビットずつ順次選択する第２選択手段１５と、この第２選択手段で選択された前記ｎ／ｋのメモリセルの出力データを判定するｎ／ｋ個のセンスアンプ１７と、これらセンスアンプ１７の出力をパラレルに受けて、読み出しデータとしてシリアルに出力するレジスタ１８と、前記第２選択手段を介して、外部より供給されるｎ／ｋビットの入力データを順次前記第２選択手段により選択された位置にラッチし、前記第１選択手段を介して前記メモリセルアレイの指定アドレスにデータを書き込むためのｎビットのデータ保持手段１４と、を備えることを特徴とする。
【００１２】
上記第２の構成のシリアルメモリ装置によれば、上記第１の構成のシリアルメモリ装置と同様の作用効果を得ることが出来る。また、センスアンプ数及びデータライン数の削減に伴い、ｎ／ｋビットずつ入力されるデータをデータ保持手段１４に蓄積し、ｎビット分一括して書き込むことが出来るから、メモリセルアレイへの書き込み動作に長時間を要することもない。
【００１３】
本明細書中に開示されている第３の構成のシリアルメモリ装置は、行選択信号及び列選択信号により、複数ｎビット単位でアドレス指定されるメモリセルアレイ３１と、前記行選択信号を前記メモリセルアレイに供給する行選択手段３２と、前記列選択信号により、前記行選択信号で選択された行からアドレス指定されるｎビットのメモリセルを選択し、選択されたｎビットのメモリセルをｎ／ｋ（但し、ｋは２以上）ずつに区分して、ｎ／ｋビットずつ順次選択する選択手段３３と、この選択手段で選択された前記ｎ／ｋのメモリセルの出力データを判定するｎ／ｋ個のセンスアンプ３６と、これらセンスアンプ３６の出力をパラレルに受けて、読み出しデータとしてシリアルに出力するレジスタ３７と、前記選択手段を介して、外部より供給されるｎ／ｋビットの入力データを順次前記選択手段により選択された位置に記憶し、前記メモリセルアレイのｊ個（但しｊは１以上）の指定アドレスに一括してデータを書き込むためのｊ×ｎビットのページバッファ手段３４と、を備えることを特徴とする。
【００１４】
上記第３の構成のシリアルメモリ装置によれば、上記第１の構成のシリアルメモリ装置と同様の作用効果を得ることが出来る。また、センスアンプ数及びデータライン数の削減に伴い、ｎ／ｋビットずつ入力されるデータをｊ×ｎビットのページバッファ手段３４に順次蓄積し、ｊ×ｎビット分一括して書き込むことが出来るから、メモリセルアレイへの書き込み動作を短縮することが出来る。
【００１５】
本明細書中に開示されている第４の構成のシリアルメモリ装置は、上記第１〜第３いずれかの構成のシリアルメモリ装置において、前記レジスタから読み出しデータをシリアルに出力している間に、つぎに出力すべきｎ／ｋ個の出力データを前記選択手段または前記第２選択手段で選択し、前記ｎ／ｋ個のセンスアンプにより、判定することを特徴とする。
【００１６】
上記第４の構成のシリアルメモリ装置によれば、さらに、レジスタから読み出しデータをシリアルに出力している間に、つぎに出力すべきｎ／ｋ個の出力データをｎ／ｋ個のセンスアンプにより判定するから、遅滞なく連続してｎ個の出力データをシリアル出力することが出来る。
【００１７】
本明細書中に開示されている第５の構成のシリアルメモリ装置は、上記第１〜第４いずれかの構成のシリアルメモリ装置において、前記メモリセルアレイの各メモリセルは、電気的に書き込み・消去が可能な不揮発性メモリ（ＥＥＰＲＯＭ）であるとともに、前記ｎビットのメモリセルに対して共通に配置されたアレイソースグランド線（ＡＳＧ線）を備え、前記ｎ／ｋビットのメモリセルは、前記ｎビットのメモリセルのうちから、前記ＡＳＧ線に対して分散して配置されていることを特徴とする。
【００１８】
上記第５の構成のシリアルメモリ装置によれば、各メモリセルとＡＳＧ線との間の、配線（拡散層など）のインピーダンスとデータ読み出し時の動作電流によるメモリセルのソース電位の上昇が低減される。これによりメモリセルの電流能力を均一にすることができるため、データ読み出し動作の高速化や、センスアンプの動作信頼性を向上することが出来る。
【００１９】
【発明の実施の形態】
以下、図面を参照して、本発明のシリアルメモリ装置に係る実施の形態について説明する。
【００２０】
本発明では、メモリセルアレイを複数ｎビット単位でアドレス指定し、アドレス指定されたｎビットのメモリセルをｎ／ｋ（但し、ｋは２以上）ずつに区分して、ｎ／ｋビットずつ順次選択し、選択されたｎ／ｋのメモリセルの出力データをｎ／ｋ個のセンスアンプで判定する。この複数ｎビット単位は、通常ワード単位であり、８ビット、１６ビット、３２ビットなどが用いられ、また、上記区分数ｋとしては、２，４，８等が用いられる。勿論、これらの数値は例示であって、他の値でもよい。
【００２１】
図１は、メモリセルアレイとしてＥＥＰＲＯＭからなる不揮発性メモリを用いた、本発明の第１の実施の形態にかかるシリアルメモリ装置の構成を示す図であり、図２は、その読み出し時のタイミングチャートを示す図である。これらの図では、ｎ＝８、ｋ＝２の場合を例に、説明する。
【００２２】
図１において、メモリセルアレイ１１は、ＥＥＰＲＯＭなどの不揮発性メモリをメモリセルとしており、１ワードが８ビットのデータ群に対して、３２行、４列（１列は８ビット）のメモリセルから形成されている。行選択手段であるデコーダ１２は、３２行中の１行をワードラインＷＬ（０；３１）により選択し、第１セレクタ１３は、カウント信号などの列選択信号ＹＡにより４列の内の１列を選択する。デコーダ１２と第１セレクタ１３で選択された行と列により、特定のアドレスが指定される。したがって、メモリセルアレイ１１のアドレスの指定は、書き込み動作や、読み出し動作に関わらず、ワード単位（８ビット単位）で行われる。
【００２３】
第１セレクタ１３はまた、メモリセルアレイ１１のビットラインＢＬ（０；３１）から選択されたワードに相当するビットラインを選択して、中間データラインＤＬ′（０；７）に接続する。データラッチ１４は、データ書き込み時に、１ワード分の８ビットデータを一旦蓄積するデータ保持手段である。
【００２４】
第２セレクタ１５は、第１セレクタ１３からの中間データラインＤＬ′（０；７）を２つのグループに区分し、第１セレクト信号Ｙ１Ｂと第２セレクト信号Ｙ２Ｂに応じて、一方のグループを４本のデータラインＤＬ０〜ＤＬ３に接続する。
【００２５】
ドライバ１６−０〜１６−３は、データ書き込み時に１ワード（８ビット）の半分である４ビットのデータを受けて、データラインＤＬ０〜ＤＬ３に供給する。センスアンプ１７−０〜１７−３は、データラインＤＬ０〜ＤＬ３に発生された電気信号をそれぞれ所定の参照電圧と比較し、メモリセルアレイ１１から読み出したデータが‘０’であるか‘１’であるかを判定する。
【００２６】
シフトレジスタ１８は、センスアンプ１７−０〜１７−３からのデータを一括して保持し、シリアルクロックにより、順次シリアルデータとして出力する。
【００２７】
データ読み出し時の動作について、説明する。まず、メモリセルアレイ１１にデコーダ１２からワードラインＷＬ（０；３１）のうちのいずれか１つのワードラインが選択され、その選択された１行分の４列がビットラインＢＬ（０；３１）に接続され、第１セレクタ１３に接続される。第１セレクタ１３ではカウンタなどにより順次更新される列選択信号ＹＡにより４列のうちの１列（８ビット）が選択され、中間データラインＤＬ′に接続される。すなわち、デコーダ１２と第１セレクタ１３との選択により、メモリセルアレイ１１の１ワードがアドレス指定されたことになる。
【００２８】
つぎに、中間データラインＤＬ′のうちの第１の組の４本と第２の組の４本とが、第２セレクタ１５において第１セレクト信号Ｙ１Ｂと第２セレクト信号Ｙ２Ｂとにより選択的にデータラインＤＬ０〜ＤＬ３に接続される。
【００２９】
これによりセンスアンプ１７−０〜１７−３が、第２セレクタ１５，中間データラインＤＬ′、第１セレクタ１３を介して、メモリセルアレイ１１のアドレス指定されたワードの内の４つのメモリセルに接続された状態となる。
【００３０】
さて、この状態で、図２のように、読み出し信号によりセンスアンプＥＮ信号ＳＡＥＮをセットする（時点ｔ１）ことにより、データラインＤＬ０〜ＤＬ３に発生される電気信号のレベル状態がセンスアンプ１７−０〜１７−３で判定される。その判定結果、すなわち指定されたワードの内の第１の組の４つのメモリセルの読み出しデータ（Ｄ７〜Ｄ４）を、時点ｔ２のシフトレジスタラッチ信号ＳＲＬにより、シフトレジスタ１８に記憶させる。
【００３１】
シフトレジスタ１８に記憶された第１組の読み出しデータ（Ｄ７〜Ｄ４）は、シリアルクロックＳＣＫにしたがって順次シリアルに読み出され、出力データＤＯとして出力される。
【００３２】
ここで、第１組の読み出しデータ（Ｄ７〜Ｄ４）が順次シリアルに読み出されている間に、第２セレクタ１５の選択状態を第２セレクト信号Ｙ２Ｂにより、中間データラインＤＬ′のうちの第２の組の４本を、データラインＤＬ０〜ＤＬ３に接続する。これによりセンスアンプ１７−０〜１７−３が、第２セレクタ１５，中間データラインＤＬ′、第１セレクタ１３を介して、メモリセルアレイ１１のアドレス指定されたワードの内の第２の組の４つのメモリセルに接続された状態となる。
【００３３】
この状態で、時点ｔ３において、センスアンプＥＮ信号ＳＡＥＮをセットすることにより、データラインＤＬ０〜ＤＬ３に発生される電気信号のレベル状態がセンスアンプ１７−０〜１７−３で判定される。その判定結果、すなわち指定されたワードの内の第２の組の４つのメモリセルの読み出しデータ（Ｄ３〜Ｄ０）を、時点ｔ４のシフトレジスタラッチ信号ＳＲＬにより、シフトレジスタ１８に記憶させる。したがって、第１の組の読み出しデータ（Ｄ７〜Ｄ４）がシフトレジスタ１８から全て読み出されたと同時に、第２の組の４つのメモリセルの読み出しデータ（Ｄ３〜Ｄ０）がシフトレジスタ１８に新たに記憶される。
【００３４】
このように、シフトレジスタ１８から読み出しデータ（Ｄ７〜Ｄ４）をシリアルに出力している間に、つぎに出力すべき４個（ｎ／ｋ）の出力データ（Ｄ３〜Ｄ０）を４個（ｎ／ｋ）のセンスアンプにより判定するから、遅滞なく連続して１ワード（ｎ個）の出力データをシリアル出力することが出来る。さらに、同様にしてつぎのワードのデータを、引き続いて出力することが出来る。
【００３５】
つぎに、データ書き込み時の動作について、説明する。まず、書き込むべき１ワードのデータ（Ｄ７〜Ｄ０）のうち、第１の組のデータ（Ｄ７〜Ｄ４）が、ドライバ１６−０〜１６−３，第１セレクト信号Ｙ１Ｂにより第１状態に選択されている第２セレクタ１５，及び中間データラインＤＬ′を介してデータラッチ１４にラッチされる。続いて、第２の組のデータ（Ｄ３〜Ｄ０）が、ドライバ１６−０〜１６−３，第２セレクト信号Ｙ２Ｂにより第２状態に選択されている第２セレクタ１５，及び中間データラインＤＬ′を介してデータラッチ１４にラッチされる。これにより１ワード分のデータ（Ｄ７〜Ｄ０）が、データラッチ１４にラッチされる。
【００３６】
次に、メモリセルアレイ１１に対して、デコーダ１２からワードラインＷＬ（０；３１）のうちのいずれか１つのワードラインが選択される一方、第１セレクタ１３が列選択信号ＹＡにより４列のうちのいずれか一列が選択されて、書き込みアドレスが選択される。この状態で、データラッチ１４にラッチされている１ワード分のデータ（Ｄ７〜Ｄ０）が、メモリセルアレイ１１の書き込みアドレスに、第１セレクタ１３を介して書き込まれる。
【００３７】
このように、ワード単位（８ビット）で選択されるメモリセルを、２組に区分して、各組ごとに記憶データを判定するから、判定のためのセンスアンプの個数も４個に削減され、またデータラインも同様に少なくなる。したがって、シリアルメモリ装置を構成するＬＳＩのチップ面積を小さくでき、かつセンス動作時のピーク電流が小さくなる。
【００３８】
また、書き込みデータも、１ワード（８ビット）を２回に分けて入力し、データラッチに１ワード分をラッチさせるから、ワード単位でアドレス指定されるメモリセルアレイ１１に一括して書き込むことができる。
【００３９】
図３は、本発明の第２の実施の形態にかかるシリアルメモリ装置の構成を示す図である。
【００４０】
図３において、メモリセルアレイ３１，デコーダ３２，ドライバ３５−０〜３５−３、センスアンプ３６−０〜３６−３，シフトレジスタ３７は、それぞれ図１におけるものと同様であるので、再度の説明は省略する。
【００４１】
セレクタ３３は、図１の第１セレクタ１３及び第２セレクタ１５を兼ねたものに相当し、列選択信号ＹＡ及び第１セレクト信号Ｙ１Ｂ、第２セレクト信号Ｙ２ＢによりビットラインＢＬ（０；３１）とデータラインＤＬ（０；３）との接続状態を選択的に切り換える。即ち、列選択信号ＹＡはデコーダからのワードラインＷＬ（０；３１）と共にメモリセルアレイ３１のいずれかのワード単位（８ビット）をアドレス指定し、第１及び第２セレクト信号Ｙ１Ｂ、Ｙ２Ｂは、アドレス指定されたワードを２組に区分し、いずれかの組を選択することになる。
【００４２】
このセレクタ３３の具体回路例が図４に示されている。この図４は、４列のうちの１列に相当する部分を例示するものであるが、列選択信号ＹＡにより選択された列のビットラインＢＬ（７；０）が更に、第１或いは第２セレクト信号Ｙ１Ｂ、Ｙ２Ｂにより第１の組のビットラインＢＬ（４〜７）或いは第２の組のビットラインＢＬ（０〜３）のいずれかが、データラインＤＬ（３；０）に接続される。そのために、図のように、８個のＭＯＳトランジスタと、ノット回路ＮＯＴ、ノア回路ＮＯＲ１，ＮＯＲ２から構成されている。
【００４３】
ページバッファ３４は、メモリセルアレイ３１の１行４列分（即ち４ワード分）の容量を有し、入出力制御用にトランスファゲートをその内部に設けている。このページバッファ３４に、データ書き込み時に、外部から供給されるデータをセレクタ３３を介して順次記憶させ、所定のワード数（４ワードより少なくとも良い）記憶させた後に、一括してメモリセルアレイ３１の所定の行に、書き込む。
【００４４】
この図３のデータ読み出し時の動作について説明する。まず、メモリセルアレイ３１にデコーダ３２からワードラインＷＬ（０；３１）のうちのいずれか１つのワードラインが選択され、その選択された１行分の４列がビットラインＢＬ（０；３１）に接続され、セレクタ３３に接続される。セレクタ３３ではカウンタなどにより順次更新される列選択信号ＹＡにより４列のうちの１列（８ビット）が選択され、これによりメモリセルアレイ３１の１ワードがアドレス指定されたことになる。そして、選択されたワードの８ビットのビットラインＢＬのうちの第１の組の４本と第２の組の４本とが、セレクト信号Ｙ１Ｂと第２セレクト信号Ｙ２Ｂとにより選択的にデータラインＤＬ０〜ＤＬ３が接続される。
【００４５】
これによりセンスアンプ３６−０〜３６−３が、セレクタ３３を介して、メモリセルアレイ３１のアドレス指定されたワードの内の４つのメモリセルに接続された状態となる。
【００４６】
この状態で、読み出し信号をセットしてセンスアンプＥＮ信号をセットすることにより、データラインＤＬ０〜ＤＬ３に発生される電気信号のレベル状態がセンスアンプ３６−０〜３６−３で判定される。その判定結果、すなわち指定されたワードの内の第１の組の４つのメモリセルの読み出しデータ（Ｄ７〜Ｄ４）を、シフトレジスタラッチ信号により、シフトレジスタ３７に記憶させる。
【００４７】
シフトレジスタ３７に記憶された第１組の読み出しデータ（Ｄ７〜Ｄ４）は、シリアルクロックにしたがって順次シリアルに読み出され、出力データＤＯとして出力される。
【００４８】
ここで、第１組の読み出しデータ（Ｄ７〜Ｄ４）が順次シリアルに読み出されている間に、セレクタ３３の選択状態を第２セレクト信号Ｙ２Ｂにより、第２の組の４本を、データラインＤＬ０〜ＤＬ３に接続する。これによりセンスアンプ３６−０〜３６−３が、セレクタ３３を介して、メモリセルアレイ３１のアドレス指定されたワードの内の第２の組の４つのメモリセルに接続された状態となる。
【００４９】
この状態で、図２のタイミングチャートと同様にして、シフトレジスタ３７から読み出しデータ（Ｄ７〜Ｄ４）をシリアルに出力している間に、つぎに出力すべき４個（ｎ／ｋ）の出力データ（Ｄ３〜Ｄ０）を４個（ｎ／ｋ）のセンスアンプ３６−０〜３６−３により判定する。これにより、遅滞なく連続して１ワード（ｎ個）の出力データをシリアル出力し、さらに、同様にしてつぎのワードのデータを、引き続いて出力することが出来る。
【００５０】
つぎに、データ書き込み時の動作について、説明する。まず、書き込むべき１ワードのデータ（Ｄ７〜Ｄ０）のうち、第１の組のデータ（Ｄ７〜Ｄ４）が、ドライバ３５−０〜３５−３，列選択信号ＹＡと第１セレクト信号Ｙ１Ｂにより第１状態に選択されているセレクタ３３を介してページバッファ３４に記憶される。続いて、第２の組のデータ（Ｄ３〜Ｄ０）が、第２セレクト信号Ｙ２Ｂにより第２状態に選択されているセレクタ３３を介してページバッファ３４に記憶される。これにより、第１のワードがページバッファ３４に記憶されたことになる。引き続いて、第２ワード〜第４ワードのデータが必要に応じて、同様にして順次ページバッファ３４に記憶される。
【００５１】
次に、メモリセルアレイ３１に対して、デコーダ３２からワードラインＷＬ（０；３１）のうちのいずれか１つのワードラインが選択され、この状態で、ページバッファ３４に記憶されている４ワード分のデータが、メモリセルアレイ３１の書き込みアドレス即ち選択された１つのワードラインに対応するメモリセル群に、書き込まれる。
【００５２】
したがって、第１の実施の形態と同様に、シリアルメモリ装置を構成するＬＳＩのチップ面積を小さくでき、かつセンス動作時のピーク電流が小さくなる。
【００５３】
また、書き込みデータは、１ワード（８ビット）を２回に分け、且つ４ワード分を入力してページバッファに記憶させるから、ワード単位でアドレス指定されるメモリセルアレイ３１に複数ワードのデータを一括して書き込むことができる。
【００５４】
図５は、本発明の第３の実施の形態にかかり、メモリセルアレイの構成を示す図であり、図１，図３を参照して説明した第１，第２の実施の形態における、１ワード（ｎビット）分のメモリセルを、ｋ区分（ｋは２以上）してｎ／ｋビットずつ選択する場合における区分方法を示すものである。この図では、１ワードが１６ビット（ｎ＝１６）で構成され、区分数を４（ｋ＝４）とした場合を示している。
【００５５】
図５において、メモリセルＭＣ０〜ＭＣ１５は、直列接続されたセレクトトランジスタＳＴとメモリトランジスタＭＴから構成される。このメモリトランジスタＭＴは、周知のＥＥＰＲＯＭ（電気的に書き込み消去可能な不揮発性メモリ）であり、フローティングゲートとコントロールゲートを有している。
【００５６】
このメモリセルＭＣ０〜ＭＣ１５の各セレクトトランジスタＳＴのゲートにはワードラインＷＬが接続され、各メモリトランジスタＭＴのコントロールゲートには、ワードラインＷＬにより駆動されるゲートトランジスタＧＴを介してセンスラインＳＬが接続される。
【００５７】
メモリセルＭＣ０〜ＭＣ１５が配置された線上の位置にビットラインＢＬ０〜ＢＬ１５が配置され、それぞれ各セレクトトランジスタＳＴの他端と接続される。また、メモリセルＭＣ２、ビットラインＢＬ２と、メモリセルＭＣ３、ビットラインＢＬ３との間にアレイソースグランドライン線（ＡＳＧ線）が配置され、メモリセルＭＣ１２、ビットラインＢＬ１２と、メモリセルＭＣ１３、ビットラインＢＬ１３との間に他のＡＳＧ線が配置される。
【００５８】
そして、各メモリセルのメモリトランジスタＭＴの他端間及びＡＳＧ線との間が電気的に接続される。この相互間の接続は、ＥＥＰＲＯＭの構造上、拡散層で形成されるから、図中に抵抗Ｒとして示すように、ある程度の抵抗が発生してしまうことになる。
【００５９】
このように構成されたメモリセルＭＣ０〜ＭＣ１５から記憶されているデータを読み出す際には、ワ−ドラインＷＬをＨレベルにしてセレクトトランジスタＳＴをオンすると共に、センスラインＳＬから所定のゲート電位をメモリトランジスタＭＴのコントロールゲートに印加する。そして、ＡＳＧ線をグランド電位にし、ビットラインＢＬ０〜ＢＬ１５に流れる電流Ｉの大きさをセンスアンプで検出することにより、記憶されているデータを読み出すことになる。
【００６０】
本発明にしたがって、この図の例では、１ワード（１６ビット）を４区分し、各区分ごとに一括してデータを判定しシリアルに読み出すことになるが、相互間の抵抗Ｒと読み出し電流Ｉとで決まる電圧降下が発生する。このため、１ワードをｋ区分する際に、例えばその端部側から単に所定数ずつに区分するだけでは、特定のメモリセルにとって電圧降下が大きくなりソース電位が上昇してしまうから、メモリの電流能力が減少し、十分な読み出し動作が行えなくなってしまう。
【００６１】
この図５の実施の形態では、そのｋ区分をＡＳＧ線に対して同時に読み出すメモリセルが分散するように配置し、読み出し動作時の電圧降下を所定の小さい値にとどまるように行っている。その区分を図５で見ると、第１区分を「ＭＣ０，ＭＣ４，ＭＣ８，ＭＣ１２」、第２区分を「ＭＣ１，ＭＣ５，ＭＣ９，ＭＣ１３」、第３区分を「ＭＣ２，ＭＣ６，ＭＣ１０，ＭＣ１４」、第４区分を「ＭＣ３，ＭＣ７，ＭＣ１１，ＭＣ１５」としている。
【００６２】
ここで、例えば第１区分「ＭＣ０，ＭＣ４，ＭＣ８，ＭＣ１２」の記憶データを読み出す場合を例に取ると、図中に矢印で示すような読み出し電流Ｉが流れる。この例では、選択された全てのメモリセルに等しく電流Ｉが流れることとして示している。この例から明らかなように、電流ＩがＡＳＧ線に対して分散して流れ、各抵抗Ｒ上で重畳されることが少なくなるから、その結果データ読み出し時の電圧降下が少なくなり、メモリセルのソース電位の上昇が少なくなる。
【００６３】
このように、各区分のメモリセル、ビットラインを、ＡＳＧ線に対して分散するように配置することにより、読み出し電流Ｉが分散され、各抵抗Ｒ上で重畳されることが少なくなるから、データ読み出し時のメモリセルのソース電位の上昇を低下させることが出来る。これにより、データ読み出し動作の高速化や、センスアンプ動作の信頼性が向上する。
【００６４】
なお、この図では、ＡＳＧ線を２本としているが、これを３本以上としてもよく、また１本とすることもできる。もちろん、１ワードのビット数は１６ビットに限らず、他のビット数でも良い。
【００６５】
【発明の効果】
本明細書中に開示されている第１の構成のシリアルメモリ装置によれば、ｎビット単位（例、１ワード；８ビット、１６ビットなど）で選択されたメモリセルをｋ組に区分して、その各組ごとに記憶状態を判定するから、判定のためのセンスアンプの個数がｋ分に１に削減され、またそのためのデータライン数も同様に少なくなる。したがって、このシリアルメモリ装置を構成するＬＳＩチップ面積を小さくすることができ、かつ動作時のピーク電流を減少させることが出来る。
【００６６】
本明細書中に開示されている第２の構成のシリアルメモリ装置によれば、上記第１の構成のシリアルメモリ装置と同様の作用効果を得ることが出来る。また、センスアンプ数及びデータライン数の削減に伴い、ｎ／ｋビットずつ入力されるデータをデータ保持手段に蓄積し、ｎビット分一括して書き込むことが出来るから、メモリセルアレイへの書き込み動作に長時間を要することもない。
【００６７】
本明細書中に開示されている第３の構成のシリアルメモリ装置によれば、上記第１の構成のシリアルメモリ装置と同様の作用効果を得ることが出来る。また、センスアンプ数及びデータライン数の削減に伴い、ｎ／ｋビットずつ入力されるデータをｊ×ｎビットのページバッファ手段に順次蓄積し、ｊ×ｎビット分一括して書き込むことが出来るから、メモリセルアレイへの書き込み動作を短縮することが出来る。
【００６８】
本明細書中に開示されている第４の構成のシリアルメモリ装置によれば、さらに、レジスタから読み出しデータをシリアルに出力している間に、つぎに出力すべきｎ／ｋ個の出力データをｎ／ｋ個のセンスアンプにより判定するから、遅滞なく連続してｎ個の出力データをシリアル出力することが出来る。
【００６９】
本明細書中に開示されている第５の構成のシリアルメモリ装置によれば、各メモリセルとＡＳＧ線との間の、配線（拡散層など）のインピーダンスとデータ読み出し時の動作電流によるメモリセルのソース電位の上昇が低減される。したがって、データ読み出し動作の高速化や、センスアンプの動作信頼性を向上することが出来る。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態にかかるシリアルメモリ装置の構成図。
【図２】読み出し時のタイミングチャートを示す図。
【図３】本発明の第２の実施の形態にかかるシリアルメモリ装置の構成図。
【図４】セレクタの具体回路例を示す図。
【図５】本発明の第３の実施の形態に係り、メモリセルアレイの構成を示す図。
【図６】従来のシリアルメモリ装置の構成図。
【符号の説明】
１１，３１ メモリセルアレイ
１２，３２ デコーダ
１３，１５，３３ セレクタ
１４ データラッチ
３４ ページバッファ
１６，３５ ドライバ
１７，３６ センスアンプ
１８，３７ シフトレジスタ
ＷＬ ワードライン
ＢＬ ビットライン
ＤＬ データライン
ＡＳＧ アレイソースグランド
ＤＯ 出力データ
ＹＡ 列選択信号
Ｙ１Ｂ、Ｙ２Ｂ セレクト信号
【発明の属する技術分野】
本発明は、記憶部にワード単位などのように複数ｎビット単位でアドレス指定されるメモリセルアレイを有するシリアルメモリ装置に関する。
【０００２】
【従来の技術】
ビデオメモリなどのシリアルメモリ装置においては、メモリセルアレイから、複数ビットからなるデータ列（例えば、ワード単位）を一括して同時に読み出してレジスタ群に蓄え、その後レジスタ群に蓄積されたデータを順次シフトしながらシリアルに読み出している。また、データの書き込みについては、データがシリアルに入力されるときには例えば１ワード分を蓄積した上で、ワード単位で一括して書き込むように構成されている。
【０００３】
図６は、メモリセルアレイとしてＥＥＰＲＯＭからなる不揮発性メモリを用いた、従来のシリアルメモリ装置の構成を示す図である。
【０００４】
図６において、メモリセルアレイ６１は、１ワードが８ビットのデータ群に対して、３２行、４列（１列は８ビット）のメモリセルから形成されている。各メモリセルは、ＥＥＰＲＯＭなどの不揮発性メモリから構成されている。デコーダ６２は、３２行中の１行をワードラインＷＬにより選択し、セレクタ６３は、列選択信号ＹＡにより４列の内の１列を選択する。デコーダ６２とセレクタ６３で選択された行と列により、特定のアドレスが指定される。したがって、アドレスの指定は、ワード単位（８ビット単位）で行われる。
【０００５】
データ書き込み時には、データラインＤＬ０〜ＤＬ７に１ワード分のデータが供給され、指定されたアドレスのメモリセル群にデータが書き込まれる。一方、データ読み出し時には、指定されたアドレスのメモリセル群の記憶データに応じたデータラインＤＬ０〜ＤＬ７の状態、すなわち電気信号を、それぞれデータライン対応に設けられたセンスアンプ６４で判定し、シフトレジスタ６５に記憶させる。この後、シフトレジスタ６５からシリアルクロックに合わせて、出力データＤＯが順次シリアルに出力される。
【０００６】
このように従来のシリアルメモリ装置においては、読み出し動作も書き込み動作と同様に、ワード単位で行われる。特に、ＥＥＰＲＯＭからなる不揮発性メモリでは、書き込みに要する時間が長い（例えば、約１０ｍｓ）ことから、ワード単位で一括して処理することが必要であり、これに合わせて読み出しも同様にワード単位での処理を行うこととしている。
【０００７】
【発明が解決しようとする課題】
しかしながら、読み出し動作を一括してワード単位で行うために、そのビット数だけのセンスアンプを用いるから、ビット数分のセンスアンプとデータラインの所要面積が大きくなり、シリアルメモリ装置のチップ面積を大きくする要因となっていた。
【０００８】
そこで、本発明は、ワード単位でアドレス指定されるシリアルメモリ装置において、所要のセンスアンプ数を低減することにより、必要とするチップ面積を小さくするとともに、動作時のピーク電流を減少させることを目的とする。
【０００９】
【課題を解決するための手段】
本明細書中に開示されている第１の構成のシリアルメモリ装置は、複数ｎビット単位でアドレス指定されるメモリセルアレイと、前記アドレス指定されたｎビットのメモリセルをｎ／ｋ（但し、ｋは２以上）ずつに区分して、ｎ／ｋビットずつ順次選択する選択手段と、この選択手段で選択された前記ｎ／ｋのメモリセルの出力データを判定するｎ／ｋ個のセンスアンプと、これらセンスアンプの出力をパラレルに受けて、読み出しデータとしてシリアルに出力するレジスタと、を備えることを特徴とする。
【００１０】
上記第１の構成のシリアルメモリ装置によれば、ｎビット単位（例、１ワード；８ビット、１６ビットなど）で選択されたメモリセルをｋ組に区分して、その各組ごとに記憶状態を判定するから、判定のためのセンスアンプの個数がｋ分に１に削減され、またそのためのデータライン数も同様に少なくなる。したがって、このシリアルメモリ装置を構成するＬＳＩチップ面積を小さくすることができ、かつ動作時のピーク電流を減少させることが出来る。
【００１１】
本明細書中に開示されている第２の構成のシリアルメモリ装置は、行選択信号及び列選択信号により、複数ｎビット単位でアドレス指定されるメモリセルアレイ１１と、前記行選択信号を前記メモリセルアレイに供給する行選択手段１２と、前記列選択信号により、前記行選択信号で選択された行からアドレス指定されるｎビットのメモリセルを選択する第１選択手段１３と、前記第１選択手段１３で選択されたｎビットのメモリセルをｎ／ｋ（但し、ｋは２以上）ずつに区分して、ｎ／ｋビットずつ順次選択する第２選択手段１５と、この第２選択手段で選択された前記ｎ／ｋのメモリセルの出力データを判定するｎ／ｋ個のセンスアンプ１７と、これらセンスアンプ１７の出力をパラレルに受けて、読み出しデータとしてシリアルに出力するレジスタ１８と、前記第２選択手段を介して、外部より供給されるｎ／ｋビットの入力データを順次前記第２選択手段により選択された位置にラッチし、前記第１選択手段を介して前記メモリセルアレイの指定アドレスにデータを書き込むためのｎビットのデータ保持手段１４と、を備えることを特徴とする。
【００１２】
上記第２の構成のシリアルメモリ装置によれば、上記第１の構成のシリアルメモリ装置と同様の作用効果を得ることが出来る。また、センスアンプ数及びデータライン数の削減に伴い、ｎ／ｋビットずつ入力されるデータをデータ保持手段１４に蓄積し、ｎビット分一括して書き込むことが出来るから、メモリセルアレイへの書き込み動作に長時間を要することもない。
【００１３】
本明細書中に開示されている第３の構成のシリアルメモリ装置は、行選択信号及び列選択信号により、複数ｎビット単位でアドレス指定されるメモリセルアレイ３１と、前記行選択信号を前記メモリセルアレイに供給する行選択手段３２と、前記列選択信号により、前記行選択信号で選択された行からアドレス指定されるｎビットのメモリセルを選択し、選択されたｎビットのメモリセルをｎ／ｋ（但し、ｋは２以上）ずつに区分して、ｎ／ｋビットずつ順次選択する選択手段３３と、この選択手段で選択された前記ｎ／ｋのメモリセルの出力データを判定するｎ／ｋ個のセンスアンプ３６と、これらセンスアンプ３６の出力をパラレルに受けて、読み出しデータとしてシリアルに出力するレジスタ３７と、前記選択手段を介して、外部より供給されるｎ／ｋビットの入力データを順次前記選択手段により選択された位置に記憶し、前記メモリセルアレイのｊ個（但しｊは１以上）の指定アドレスに一括してデータを書き込むためのｊ×ｎビットのページバッファ手段３４と、を備えることを特徴とする。
【００１４】
上記第３の構成のシリアルメモリ装置によれば、上記第１の構成のシリアルメモリ装置と同様の作用効果を得ることが出来る。また、センスアンプ数及びデータライン数の削減に伴い、ｎ／ｋビットずつ入力されるデータをｊ×ｎビットのページバッファ手段３４に順次蓄積し、ｊ×ｎビット分一括して書き込むことが出来るから、メモリセルアレイへの書き込み動作を短縮することが出来る。
【００１５】
本明細書中に開示されている第４の構成のシリアルメモリ装置は、上記第１〜第３いずれかの構成のシリアルメモリ装置において、前記レジスタから読み出しデータをシリアルに出力している間に、つぎに出力すべきｎ／ｋ個の出力データを前記選択手段または前記第２選択手段で選択し、前記ｎ／ｋ個のセンスアンプにより、判定することを特徴とする。
【００１６】
上記第４の構成のシリアルメモリ装置によれば、さらに、レジスタから読み出しデータをシリアルに出力している間に、つぎに出力すべきｎ／ｋ個の出力データをｎ／ｋ個のセンスアンプにより判定するから、遅滞なく連続してｎ個の出力データをシリアル出力することが出来る。
【００１７】
本明細書中に開示されている第５の構成のシリアルメモリ装置は、上記第１〜第４いずれかの構成のシリアルメモリ装置において、前記メモリセルアレイの各メモリセルは、電気的に書き込み・消去が可能な不揮発性メモリ（ＥＥＰＲＯＭ）であるとともに、前記ｎビットのメモリセルに対して共通に配置されたアレイソースグランド線（ＡＳＧ線）を備え、前記ｎ／ｋビットのメモリセルは、前記ｎビットのメモリセルのうちから、前記ＡＳＧ線に対して分散して配置されていることを特徴とする。
【００１８】
上記第５の構成のシリアルメモリ装置によれば、各メモリセルとＡＳＧ線との間の、配線（拡散層など）のインピーダンスとデータ読み出し時の動作電流によるメモリセルのソース電位の上昇が低減される。これによりメモリセルの電流能力を均一にすることができるため、データ読み出し動作の高速化や、センスアンプの動作信頼性を向上することが出来る。
【００１９】
【発明の実施の形態】
以下、図面を参照して、本発明のシリアルメモリ装置に係る実施の形態について説明する。
【００２０】
本発明では、メモリセルアレイを複数ｎビット単位でアドレス指定し、アドレス指定されたｎビットのメモリセルをｎ／ｋ（但し、ｋは２以上）ずつに区分して、ｎ／ｋビットずつ順次選択し、選択されたｎ／ｋのメモリセルの出力データをｎ／ｋ個のセンスアンプで判定する。この複数ｎビット単位は、通常ワード単位であり、８ビット、１６ビット、３２ビットなどが用いられ、また、上記区分数ｋとしては、２，４，８等が用いられる。勿論、これらの数値は例示であって、他の値でもよい。
【００２１】
図１は、メモリセルアレイとしてＥＥＰＲＯＭからなる不揮発性メモリを用いた、本発明の第１の実施の形態にかかるシリアルメモリ装置の構成を示す図であり、図２は、その読み出し時のタイミングチャートを示す図である。これらの図では、ｎ＝８、ｋ＝２の場合を例に、説明する。
【００２２】
図１において、メモリセルアレイ１１は、ＥＥＰＲＯＭなどの不揮発性メモリをメモリセルとしており、１ワードが８ビットのデータ群に対して、３２行、４列（１列は８ビット）のメモリセルから形成されている。行選択手段であるデコーダ１２は、３２行中の１行をワードラインＷＬ（０；３１）により選択し、第１セレクタ１３は、カウント信号などの列選択信号ＹＡにより４列の内の１列を選択する。デコーダ１２と第１セレクタ１３で選択された行と列により、特定のアドレスが指定される。したがって、メモリセルアレイ１１のアドレスの指定は、書き込み動作や、読み出し動作に関わらず、ワード単位（８ビット単位）で行われる。
【００２３】
第１セレクタ１３はまた、メモリセルアレイ１１のビットラインＢＬ（０；３１）から選択されたワードに相当するビットラインを選択して、中間データラインＤＬ′（０；７）に接続する。データラッチ１４は、データ書き込み時に、１ワード分の８ビットデータを一旦蓄積するデータ保持手段である。
【００２４】
第２セレクタ１５は、第１セレクタ１３からの中間データラインＤＬ′（０；７）を２つのグループに区分し、第１セレクト信号Ｙ１Ｂと第２セレクト信号Ｙ２Ｂに応じて、一方のグループを４本のデータラインＤＬ０〜ＤＬ３に接続する。
【００２５】
ドライバ１６−０〜１６−３は、データ書き込み時に１ワード（８ビット）の半分である４ビットのデータを受けて、データラインＤＬ０〜ＤＬ３に供給する。センスアンプ１７−０〜１７−３は、データラインＤＬ０〜ＤＬ３に発生された電気信号をそれぞれ所定の参照電圧と比較し、メモリセルアレイ１１から読み出したデータが‘０’であるか‘１’であるかを判定する。
【００２６】
シフトレジスタ１８は、センスアンプ１７−０〜１７−３からのデータを一括して保持し、シリアルクロックにより、順次シリアルデータとして出力する。
【００２７】
データ読み出し時の動作について、説明する。まず、メモリセルアレイ１１にデコーダ１２からワードラインＷＬ（０；３１）のうちのいずれか１つのワードラインが選択され、その選択された１行分の４列がビットラインＢＬ（０；３１）に接続され、第１セレクタ１３に接続される。第１セレクタ１３ではカウンタなどにより順次更新される列選択信号ＹＡにより４列のうちの１列（８ビット）が選択され、中間データラインＤＬ′に接続される。すなわち、デコーダ１２と第１セレクタ１３との選択により、メモリセルアレイ１１の１ワードがアドレス指定されたことになる。
【００２８】
つぎに、中間データラインＤＬ′のうちの第１の組の４本と第２の組の４本とが、第２セレクタ１５において第１セレクト信号Ｙ１Ｂと第２セレクト信号Ｙ２Ｂとにより選択的にデータラインＤＬ０〜ＤＬ３に接続される。
【００２９】
これによりセンスアンプ１７−０〜１７−３が、第２セレクタ１５，中間データラインＤＬ′、第１セレクタ１３を介して、メモリセルアレイ１１のアドレス指定されたワードの内の４つのメモリセルに接続された状態となる。
【００３０】
さて、この状態で、図２のように、読み出し信号によりセンスアンプＥＮ信号ＳＡＥＮをセットする（時点ｔ１）ことにより、データラインＤＬ０〜ＤＬ３に発生される電気信号のレベル状態がセンスアンプ１７−０〜１７−３で判定される。その判定結果、すなわち指定されたワードの内の第１の組の４つのメモリセルの読み出しデータ（Ｄ７〜Ｄ４）を、時点ｔ２のシフトレジスタラッチ信号ＳＲＬにより、シフトレジスタ１８に記憶させる。
【００３１】
シフトレジスタ１８に記憶された第１組の読み出しデータ（Ｄ７〜Ｄ４）は、シリアルクロックＳＣＫにしたがって順次シリアルに読み出され、出力データＤＯとして出力される。
【００３２】
ここで、第１組の読み出しデータ（Ｄ７〜Ｄ４）が順次シリアルに読み出されている間に、第２セレクタ１５の選択状態を第２セレクト信号Ｙ２Ｂにより、中間データラインＤＬ′のうちの第２の組の４本を、データラインＤＬ０〜ＤＬ３に接続する。これによりセンスアンプ１７−０〜１７−３が、第２セレクタ１５，中間データラインＤＬ′、第１セレクタ１３を介して、メモリセルアレイ１１のアドレス指定されたワードの内の第２の組の４つのメモリセルに接続された状態となる。
【００３３】
この状態で、時点ｔ３において、センスアンプＥＮ信号ＳＡＥＮをセットすることにより、データラインＤＬ０〜ＤＬ３に発生される電気信号のレベル状態がセンスアンプ１７−０〜１７−３で判定される。その判定結果、すなわち指定されたワードの内の第２の組の４つのメモリセルの読み出しデータ（Ｄ３〜Ｄ０）を、時点ｔ４のシフトレジスタラッチ信号ＳＲＬにより、シフトレジスタ１８に記憶させる。したがって、第１の組の読み出しデータ（Ｄ７〜Ｄ４）がシフトレジスタ１８から全て読み出されたと同時に、第２の組の４つのメモリセルの読み出しデータ（Ｄ３〜Ｄ０）がシフトレジスタ１８に新たに記憶される。
【００３４】
このように、シフトレジスタ１８から読み出しデータ（Ｄ７〜Ｄ４）をシリアルに出力している間に、つぎに出力すべき４個（ｎ／ｋ）の出力データ（Ｄ３〜Ｄ０）を４個（ｎ／ｋ）のセンスアンプにより判定するから、遅滞なく連続して１ワード（ｎ個）の出力データをシリアル出力することが出来る。さらに、同様にしてつぎのワードのデータを、引き続いて出力することが出来る。
【００３５】
つぎに、データ書き込み時の動作について、説明する。まず、書き込むべき１ワードのデータ（Ｄ７〜Ｄ０）のうち、第１の組のデータ（Ｄ７〜Ｄ４）が、ドライバ１６−０〜１６−３，第１セレクト信号Ｙ１Ｂにより第１状態に選択されている第２セレクタ１５，及び中間データラインＤＬ′を介してデータラッチ１４にラッチされる。続いて、第２の組のデータ（Ｄ３〜Ｄ０）が、ドライバ１６−０〜１６−３，第２セレクト信号Ｙ２Ｂにより第２状態に選択されている第２セレクタ１５，及び中間データラインＤＬ′を介してデータラッチ１４にラッチされる。これにより１ワード分のデータ（Ｄ７〜Ｄ０）が、データラッチ１４にラッチされる。
【００３６】
次に、メモリセルアレイ１１に対して、デコーダ１２からワードラインＷＬ（０；３１）のうちのいずれか１つのワードラインが選択される一方、第１セレクタ１３が列選択信号ＹＡにより４列のうちのいずれか一列が選択されて、書き込みアドレスが選択される。この状態で、データラッチ１４にラッチされている１ワード分のデータ（Ｄ７〜Ｄ０）が、メモリセルアレイ１１の書き込みアドレスに、第１セレクタ１３を介して書き込まれる。
【００３７】
このように、ワード単位（８ビット）で選択されるメモリセルを、２組に区分して、各組ごとに記憶データを判定するから、判定のためのセンスアンプの個数も４個に削減され、またデータラインも同様に少なくなる。したがって、シリアルメモリ装置を構成するＬＳＩのチップ面積を小さくでき、かつセンス動作時のピーク電流が小さくなる。
【００３８】
また、書き込みデータも、１ワード（８ビット）を２回に分けて入力し、データラッチに１ワード分をラッチさせるから、ワード単位でアドレス指定されるメモリセルアレイ１１に一括して書き込むことができる。
【００３９】
図３は、本発明の第２の実施の形態にかかるシリアルメモリ装置の構成を示す図である。
【００４０】
図３において、メモリセルアレイ３１，デコーダ３２，ドライバ３５−０〜３５−３、センスアンプ３６−０〜３６−３，シフトレジスタ３７は、それぞれ図１におけるものと同様であるので、再度の説明は省略する。
【００４１】
セレクタ３３は、図１の第１セレクタ１３及び第２セレクタ１５を兼ねたものに相当し、列選択信号ＹＡ及び第１セレクト信号Ｙ１Ｂ、第２セレクト信号Ｙ２ＢによりビットラインＢＬ（０；３１）とデータラインＤＬ（０；３）との接続状態を選択的に切り換える。即ち、列選択信号ＹＡはデコーダからのワードラインＷＬ（０；３１）と共にメモリセルアレイ３１のいずれかのワード単位（８ビット）をアドレス指定し、第１及び第２セレクト信号Ｙ１Ｂ、Ｙ２Ｂは、アドレス指定されたワードを２組に区分し、いずれかの組を選択することになる。
【００４２】
このセレクタ３３の具体回路例が図４に示されている。この図４は、４列のうちの１列に相当する部分を例示するものであるが、列選択信号ＹＡにより選択された列のビットラインＢＬ（７；０）が更に、第１或いは第２セレクト信号Ｙ１Ｂ、Ｙ２Ｂにより第１の組のビットラインＢＬ（４〜７）或いは第２の組のビットラインＢＬ（０〜３）のいずれかが、データラインＤＬ（３；０）に接続される。そのために、図のように、８個のＭＯＳトランジスタと、ノット回路ＮＯＴ、ノア回路ＮＯＲ１，ＮＯＲ２から構成されている。
【００４３】
ページバッファ３４は、メモリセルアレイ３１の１行４列分（即ち４ワード分）の容量を有し、入出力制御用にトランスファゲートをその内部に設けている。このページバッファ３４に、データ書き込み時に、外部から供給されるデータをセレクタ３３を介して順次記憶させ、所定のワード数（４ワードより少なくとも良い）記憶させた後に、一括してメモリセルアレイ３１の所定の行に、書き込む。
【００４４】
この図３のデータ読み出し時の動作について説明する。まず、メモリセルアレイ３１にデコーダ３２からワードラインＷＬ（０；３１）のうちのいずれか１つのワードラインが選択され、その選択された１行分の４列がビットラインＢＬ（０；３１）に接続され、セレクタ３３に接続される。セレクタ３３ではカウンタなどにより順次更新される列選択信号ＹＡにより４列のうちの１列（８ビット）が選択され、これによりメモリセルアレイ３１の１ワードがアドレス指定されたことになる。そして、選択されたワードの８ビットのビットラインＢＬのうちの第１の組の４本と第２の組の４本とが、セレクト信号Ｙ１Ｂと第２セレクト信号Ｙ２Ｂとにより選択的にデータラインＤＬ０〜ＤＬ３が接続される。
【００４５】
これによりセンスアンプ３６−０〜３６−３が、セレクタ３３を介して、メモリセルアレイ３１のアドレス指定されたワードの内の４つのメモリセルに接続された状態となる。
【００４６】
この状態で、読み出し信号をセットしてセンスアンプＥＮ信号をセットすることにより、データラインＤＬ０〜ＤＬ３に発生される電気信号のレベル状態がセンスアンプ３６−０〜３６−３で判定される。その判定結果、すなわち指定されたワードの内の第１の組の４つのメモリセルの読み出しデータ（Ｄ７〜Ｄ４）を、シフトレジスタラッチ信号により、シフトレジスタ３７に記憶させる。
【００４７】
シフトレジスタ３７に記憶された第１組の読み出しデータ（Ｄ７〜Ｄ４）は、シリアルクロックにしたがって順次シリアルに読み出され、出力データＤＯとして出力される。
【００４８】
ここで、第１組の読み出しデータ（Ｄ７〜Ｄ４）が順次シリアルに読み出されている間に、セレクタ３３の選択状態を第２セレクト信号Ｙ２Ｂにより、第２の組の４本を、データラインＤＬ０〜ＤＬ３に接続する。これによりセンスアンプ３６−０〜３６−３が、セレクタ３３を介して、メモリセルアレイ３１のアドレス指定されたワードの内の第２の組の４つのメモリセルに接続された状態となる。
【００４９】
この状態で、図２のタイミングチャートと同様にして、シフトレジスタ３７から読み出しデータ（Ｄ７〜Ｄ４）をシリアルに出力している間に、つぎに出力すべき４個（ｎ／ｋ）の出力データ（Ｄ３〜Ｄ０）を４個（ｎ／ｋ）のセンスアンプ３６−０〜３６−３により判定する。これにより、遅滞なく連続して１ワード（ｎ個）の出力データをシリアル出力し、さらに、同様にしてつぎのワードのデータを、引き続いて出力することが出来る。
【００５０】
つぎに、データ書き込み時の動作について、説明する。まず、書き込むべき１ワードのデータ（Ｄ７〜Ｄ０）のうち、第１の組のデータ（Ｄ７〜Ｄ４）が、ドライバ３５−０〜３５−３，列選択信号ＹＡと第１セレクト信号Ｙ１Ｂにより第１状態に選択されているセレクタ３３を介してページバッファ３４に記憶される。続いて、第２の組のデータ（Ｄ３〜Ｄ０）が、第２セレクト信号Ｙ２Ｂにより第２状態に選択されているセレクタ３３を介してページバッファ３４に記憶される。これにより、第１のワードがページバッファ３４に記憶されたことになる。引き続いて、第２ワード〜第４ワードのデータが必要に応じて、同様にして順次ページバッファ３４に記憶される。
【００５１】
次に、メモリセルアレイ３１に対して、デコーダ３２からワードラインＷＬ（０；３１）のうちのいずれか１つのワードラインが選択され、この状態で、ページバッファ３４に記憶されている４ワード分のデータが、メモリセルアレイ３１の書き込みアドレス即ち選択された１つのワードラインに対応するメモリセル群に、書き込まれる。
【００５２】
したがって、第１の実施の形態と同様に、シリアルメモリ装置を構成するＬＳＩのチップ面積を小さくでき、かつセンス動作時のピーク電流が小さくなる。
【００５３】
また、書き込みデータは、１ワード（８ビット）を２回に分け、且つ４ワード分を入力してページバッファに記憶させるから、ワード単位でアドレス指定されるメモリセルアレイ３１に複数ワードのデータを一括して書き込むことができる。
【００５４】
図５は、本発明の第３の実施の形態にかかり、メモリセルアレイの構成を示す図であり、図１，図３を参照して説明した第１，第２の実施の形態における、１ワード（ｎビット）分のメモリセルを、ｋ区分（ｋは２以上）してｎ／ｋビットずつ選択する場合における区分方法を示すものである。この図では、１ワードが１６ビット（ｎ＝１６）で構成され、区分数を４（ｋ＝４）とした場合を示している。
【００５５】
図５において、メモリセルＭＣ０〜ＭＣ１５は、直列接続されたセレクトトランジスタＳＴとメモリトランジスタＭＴから構成される。このメモリトランジスタＭＴは、周知のＥＥＰＲＯＭ（電気的に書き込み消去可能な不揮発性メモリ）であり、フローティングゲートとコントロールゲートを有している。
【００５６】
このメモリセルＭＣ０〜ＭＣ１５の各セレクトトランジスタＳＴのゲートにはワードラインＷＬが接続され、各メモリトランジスタＭＴのコントロールゲートには、ワードラインＷＬにより駆動されるゲートトランジスタＧＴを介してセンスラインＳＬが接続される。
【００５７】
メモリセルＭＣ０〜ＭＣ１５が配置された線上の位置にビットラインＢＬ０〜ＢＬ１５が配置され、それぞれ各セレクトトランジスタＳＴの他端と接続される。また、メモリセルＭＣ２、ビットラインＢＬ２と、メモリセルＭＣ３、ビットラインＢＬ３との間にアレイソースグランドライン線（ＡＳＧ線）が配置され、メモリセルＭＣ１２、ビットラインＢＬ１２と、メモリセルＭＣ１３、ビットラインＢＬ１３との間に他のＡＳＧ線が配置される。
【００５８】
そして、各メモリセルのメモリトランジスタＭＴの他端間及びＡＳＧ線との間が電気的に接続される。この相互間の接続は、ＥＥＰＲＯＭの構造上、拡散層で形成されるから、図中に抵抗Ｒとして示すように、ある程度の抵抗が発生してしまうことになる。
【００５９】
このように構成されたメモリセルＭＣ０〜ＭＣ１５から記憶されているデータを読み出す際には、ワ−ドラインＷＬをＨレベルにしてセレクトトランジスタＳＴをオンすると共に、センスラインＳＬから所定のゲート電位をメモリトランジスタＭＴのコントロールゲートに印加する。そして、ＡＳＧ線をグランド電位にし、ビットラインＢＬ０〜ＢＬ１５に流れる電流Ｉの大きさをセンスアンプで検出することにより、記憶されているデータを読み出すことになる。
【００６０】
本発明にしたがって、この図の例では、１ワード（１６ビット）を４区分し、各区分ごとに一括してデータを判定しシリアルに読み出すことになるが、相互間の抵抗Ｒと読み出し電流Ｉとで決まる電圧降下が発生する。このため、１ワードをｋ区分する際に、例えばその端部側から単に所定数ずつに区分するだけでは、特定のメモリセルにとって電圧降下が大きくなりソース電位が上昇してしまうから、メモリの電流能力が減少し、十分な読み出し動作が行えなくなってしまう。
【００６１】
この図５の実施の形態では、そのｋ区分をＡＳＧ線に対して同時に読み出すメモリセルが分散するように配置し、読み出し動作時の電圧降下を所定の小さい値にとどまるように行っている。その区分を図５で見ると、第１区分を「ＭＣ０，ＭＣ４，ＭＣ８，ＭＣ１２」、第２区分を「ＭＣ１，ＭＣ５，ＭＣ９，ＭＣ１３」、第３区分を「ＭＣ２，ＭＣ６，ＭＣ１０，ＭＣ１４」、第４区分を「ＭＣ３，ＭＣ７，ＭＣ１１，ＭＣ１５」としている。
【００６２】
ここで、例えば第１区分「ＭＣ０，ＭＣ４，ＭＣ８，ＭＣ１２」の記憶データを読み出す場合を例に取ると、図中に矢印で示すような読み出し電流Ｉが流れる。この例では、選択された全てのメモリセルに等しく電流Ｉが流れることとして示している。この例から明らかなように、電流ＩがＡＳＧ線に対して分散して流れ、各抵抗Ｒ上で重畳されることが少なくなるから、その結果データ読み出し時の電圧降下が少なくなり、メモリセルのソース電位の上昇が少なくなる。
【００６３】
このように、各区分のメモリセル、ビットラインを、ＡＳＧ線に対して分散するように配置することにより、読み出し電流Ｉが分散され、各抵抗Ｒ上で重畳されることが少なくなるから、データ読み出し時のメモリセルのソース電位の上昇を低下させることが出来る。これにより、データ読み出し動作の高速化や、センスアンプ動作の信頼性が向上する。
【００６４】
なお、この図では、ＡＳＧ線を２本としているが、これを３本以上としてもよく、また１本とすることもできる。もちろん、１ワードのビット数は１６ビットに限らず、他のビット数でも良い。
【００６５】
【発明の効果】
本明細書中に開示されている第１の構成のシリアルメモリ装置によれば、ｎビット単位（例、１ワード；８ビット、１６ビットなど）で選択されたメモリセルをｋ組に区分して、その各組ごとに記憶状態を判定するから、判定のためのセンスアンプの個数がｋ分に１に削減され、またそのためのデータライン数も同様に少なくなる。したがって、このシリアルメモリ装置を構成するＬＳＩチップ面積を小さくすることができ、かつ動作時のピーク電流を減少させることが出来る。
【００６６】
本明細書中に開示されている第２の構成のシリアルメモリ装置によれば、上記第１の構成のシリアルメモリ装置と同様の作用効果を得ることが出来る。また、センスアンプ数及びデータライン数の削減に伴い、ｎ／ｋビットずつ入力されるデータをデータ保持手段に蓄積し、ｎビット分一括して書き込むことが出来るから、メモリセルアレイへの書き込み動作に長時間を要することもない。
【００６７】
本明細書中に開示されている第３の構成のシリアルメモリ装置によれば、上記第１の構成のシリアルメモリ装置と同様の作用効果を得ることが出来る。また、センスアンプ数及びデータライン数の削減に伴い、ｎ／ｋビットずつ入力されるデータをｊ×ｎビットのページバッファ手段に順次蓄積し、ｊ×ｎビット分一括して書き込むことが出来るから、メモリセルアレイへの書き込み動作を短縮することが出来る。
【００６８】
本明細書中に開示されている第４の構成のシリアルメモリ装置によれば、さらに、レジスタから読み出しデータをシリアルに出力している間に、つぎに出力すべきｎ／ｋ個の出力データをｎ／ｋ個のセンスアンプにより判定するから、遅滞なく連続してｎ個の出力データをシリアル出力することが出来る。
【００６９】
本明細書中に開示されている第５の構成のシリアルメモリ装置によれば、各メモリセルとＡＳＧ線との間の、配線（拡散層など）のインピーダンスとデータ読み出し時の動作電流によるメモリセルのソース電位の上昇が低減される。したがって、データ読み出し動作の高速化や、センスアンプの動作信頼性を向上することが出来る。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態にかかるシリアルメモリ装置の構成図。
【図２】読み出し時のタイミングチャートを示す図。
【図３】本発明の第２の実施の形態にかかるシリアルメモリ装置の構成図。
【図４】セレクタの具体回路例を示す図。
【図５】本発明の第３の実施の形態に係り、メモリセルアレイの構成を示す図。
【図６】従来のシリアルメモリ装置の構成図。
【符号の説明】
１１，３１ メモリセルアレイ
１２，３２ デコーダ
１３，１５，３３ セレクタ
１４ データラッチ
３４ ページバッファ
１６，３５ ドライバ
１７，３６ センスアンプ
１８，３７ シフトレジスタ
ＷＬ ワードライン
ＢＬ ビットライン
ＤＬ データライン
ＡＳＧ アレイソースグランド
ＤＯ 出力データ
ＹＡ 列選択信号
Ｙ１Ｂ、Ｙ２Ｂ セレクト信号
Claims (5)
- 行選択信号及び列選択信号により、複数ｎビット単位でアドレス指定されるメモリセルアレイと、
前記行選択信号を前記メモリセルアレイに供給する行選択手段と、
前記列選択信号により、前記行選択信号で選択された行からアドレス指定されるｎビットのメモリセルを選択する第１選択手段と、
前記第１選択手段で選択されたｎビットのメモリセルをｎ／ｋ（但し、ｋは２以上）ビットずつ第１〜第ｋの組に区分して、組ごとに順次選択する第２選択手段と、
この第２選択手段で選択された組のメモリセルの出力データを判定するｎ／ｋ個のセンスアンプと、
これらセンスアンプの出力をパラレルに受けて、読み出しデータとしてシリアルに出力するものであって、第（ｍ−１）（２≦ｍ≦ｋ）の組のデータを全て出力したと同時に第ｍの組のデータをパラレルに受けた後、第ｍの組のデータを読み出しデータとしてシリアルに出力するレジスタと、
前記第２選択手段を介して、外部より供給されるｎ／ｋビットの入力データを順次前記第２選択手段により選択された位置にラッチし、前記第１選択手段を介して前記メモリセルアレイの指定アドレスにデータを書き込むためのｎビットのデータ保持手段と、
を備え、
前記メモリセルアレイの各メモリセルは、電気的に書き込み・消去が可能な不揮発性メモリ（ＥＥＰＲＯＭ）であるとともに、前記ｎビットのメモリセルに対して共通に配置されビットライン間に設けられたアレイソースグランド線（ＡＳＧ線）を備え、
前記ｎ／ｋビットのメモリセルは、前記ｎビットのメモリセルのうちから、前記ＡＳＧ線に対して分散して配置されていることを特徴とするシリアルメモリ装置。 - 行選択信号及び列選択信号により、複数ｎビット単位でアドレス指定されるメモリセルアレイと、
前記行選択信号を前記メモリセルアレイに供給する行選択手段と、
前記列選択信号により、前記行選択信号で選択された行からアドレス指定されるｎビットのメモリセルを選択し、選択されたｎビットのメモリセルをｎ／ｋ（但し、ｋは２以上）ビットずつ第１〜第ｋの組に区分して、組ごとに順次選択する選択手段と、
この選択手段で選択された組のメモリセルの出力データを判定するｎ／ｋ個のセンスアンプと、
これらセンスアンプの出力をパラレルに受けて、読み出しデータとしてシリアルに出力するものであって、第（ｍ−１）（２≦ｍ≦ｋ）の組のデータを全て出力したと同時に第ｍの組のデータをパラレルに受けた後、第ｍの組のデータを読み出しデータとしてシリアルに出力するレジスタと、
前記選択手段を介して、外部より供給されるｎ／ｋビットの入力データを順次前記選択手段により選択された位置に記憶し、前記メモリセルアレイのｊ個（但しｊは１以上）の指定アドレスに一括してデータを書き込むためのｊ×ｎビットのページバッファ手段と、
を備え、
前記メモリセルアレイの各メモリセルは、電気的に書き込み・消去が可能な不揮発性メモリ（ＥＥＰＲＯＭ）であるとともに、前記ｎビットのメモリセルに対して共通に配置されビットライン間に設けられたアレイソースグランド線（ＡＳＧ線）を備え、
前記ｎ／ｋビットのメモリセルは、前記ｎビットのメモリセルのうちから、前記ＡＳＧ線に対して分散して配置されていることを特徴とするシリアルメモリ装置。 - 請求項１または請求項２に記載のシリアルメモリ装置において、前記レジスタから読み出しデータをシリアルに出力している間に、つぎに出力すべきｎ／ｋ個の出力データを前記選択手段または前記第２選択手段で選択し、前記ｎ／ｋ個のセンスアンプにより、判定することを特徴とするシリアルメモリ装置。
- 請求項１〜請求項３のいずれか一項に記載のシリアルメモリ装置において、前記メモリセルアレイは、前記行選択信号及び前記列選択信号により、８ビット単位でアドレス指定されることを特徴とするシリアルメモリ装置。
- 請求項１に記載のシリアルメモリ装置において、前記第２選択手段は、前記第１選択手段で選択されたｎビットのメモリセルをｎ／２ずつに区分して、ｎ／２ビットずつ順次選択することを特徴とするシリアルメモリ装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001050131A JP4803887B2 (ja) | 2001-02-26 | 2001-02-26 | シリアルメモリ装置 |
| US10/082,045 US6587374B2 (en) | 2001-02-26 | 2002-02-20 | Serial storage device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001050131A JP4803887B2 (ja) | 2001-02-26 | 2001-02-26 | シリアルメモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002251894A JP2002251894A (ja) | 2002-09-06 |
| JP4803887B2 true JP4803887B2 (ja) | 2011-10-26 |
Family
ID=18911143
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001050131A Expired - Fee Related JP4803887B2 (ja) | 2001-02-26 | 2001-02-26 | シリアルメモリ装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6587374B2 (ja) |
| JP (1) | JP4803887B2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7042770B2 (en) * | 2001-07-23 | 2006-05-09 | Samsung Electronics Co., Ltd. | Memory devices with page buffer having dual registers and method of using the same |
| JP2003272382A (ja) * | 2002-03-20 | 2003-09-26 | Mitsubishi Electric Corp | 半導体記憶装置 |
| KR100656874B1 (ko) * | 2004-07-28 | 2006-12-12 | 엠시스랩 주식회사 | 피크전류의 크기를 저감하는 고속 입력 디스플레이드라이버와 이를 이용한 데이터 입력방법 |
| US7027348B2 (en) * | 2004-08-17 | 2006-04-11 | Silicon Storage Technology, Inc. | Power efficient read circuit for a serial output memory device and method |
| KR101372245B1 (ko) * | 2007-08-30 | 2014-03-10 | 삼성전자주식회사 | 메모리 셀 어레이, 이를 포함하는 비휘발성 메모리 장치 및메모리 셀 어레이 구성 방법 |
| KR101348354B1 (ko) * | 2012-05-30 | 2014-01-08 | 주식회사 디에이아이오 | 낸드 플래시 메모리 장치의 페이지 데이터 독출 방법 |
| KR102081757B1 (ko) | 2013-06-26 | 2020-02-26 | 삼성전자주식회사 | 불휘발성 메모리 장치 및 그것의 프로그램 방법 |
| US10365966B1 (en) * | 2014-03-25 | 2019-07-30 | Marvell lnternational Ltd. | Methods and systems for wordline based encoding and decoding in NAND flash |
| WO2015192765A1 (en) * | 2014-06-16 | 2015-12-23 | Mediatek Inc. | Apparatus and method for processing data samples with different bit widths |
| KR20180066490A (ko) * | 2016-12-09 | 2018-06-19 | 에스케이하이닉스 주식회사 | 반도체장치 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2547615B2 (ja) * | 1988-06-16 | 1996-10-23 | 三菱電機株式会社 | 読出専用半導体記憶装置および半導体記憶装置 |
| JP3335410B2 (ja) * | 1993-03-16 | 2002-10-15 | 株式会社 沖マイクロデザイン | シリアルアクセスメモリ |
| JP3130705B2 (ja) * | 1993-06-25 | 2001-01-31 | 株式会社東芝 | 半導体メモリ回路 |
| JP3897388B2 (ja) * | 1996-12-27 | 2007-03-22 | シャープ株式会社 | シリアルアクセス方式の半導体記憶装置 |
| JP3581244B2 (ja) * | 1997-12-05 | 2004-10-27 | 東芝マイクロエレクトロニクス株式会社 | 半導体記憶装置及びそのアクセス方法 |
| US6097640A (en) * | 1998-08-05 | 2000-08-01 | Winbond Electronics Corporation | Memory and circuit for accessing data bits in a memory array in multi-data rate operation |
| JP3779480B2 (ja) * | 1999-02-10 | 2006-05-31 | Ｎｅｃエレクトロニクス株式会社 | 半導体記憶装置 |
-
2001
- 2001-02-26 JP JP2001050131A patent/JP4803887B2/ja not_active Expired - Fee Related
-
2002
- 2002-02-20 US US10/082,045 patent/US6587374B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6587374B2 (en) | 2003-07-01 |
| JP2002251894A (ja) | 2002-09-06 |
| US20020118567A1 (en) | 2002-08-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080116 |
|
| RD03 | Notification of appointment of power of attorney |
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|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20090210 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100729 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100817 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101014 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20101221 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110322 |
|
| A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20110502 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110524 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110713 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110809 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110809 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4803887 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140819 Year of fee payment: 3 |
|
| LAPS | Cancellation because of no payment of annual fees |