KR101372245B1 - 메모리 셀 어레이, 이를 포함하는 비휘발성 메모리 장치 및메모리 셀 어레이 구성 방법 - Google Patents

메모리 셀 어레이, 이를 포함하는 비휘발성 메모리 장치 및메모리 셀 어레이 구성 방법 Download PDF

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Abstract

복수의 서브 메모리 뱅크 각각에 전용된 센스 앰프를 구비한 메모리 셀 어레이가 개시된다. 메모리 셀 어레이는 복수의 논리적 섹터를 갖는 메모리 뱅크를 복수 개 구비하고 복수의 행으로 구성된다. 메모리 셀 어레이는 복수의 서브 메모리 뱅크 및 복수의 센스 앰프를 포함한다. 서브 메모리 뱅크들 각각은 논리적 섹터들 각각의 부분으로 이루어진 물리적 섹터를 복수 개 갖는다. 센스 앰프들 각각은 상기 서브 메모리 뱅크들 각각에 전용되어 있다. 또한, 상기 메모리 뱅크는 상기 행들 중 다른 행에 있는 서브 메모리 뱅크들의 조합으로 구성된다. 따라서, 메모리 셀 어레이는 전력 노이즈가 적고 커플링 특성이 우수하며, 기입 버퍼를 효율적으로 사용할 수 있다.

Description

메모리 셀 어레이, 이를 포함하는 비휘발성 메모리 장치 및 메모리 셀 어레이 구성 방법{ARCHITECTURE OF MEMORY CELL ARRAY, NON-VOLATILE MEMORY DEVICE HAVING THE SAME, AND METHOD OF CONSTRUCTING A MEMORY CELL ARRAY}
본 발명은 비휘발성 메모리 장치에 관한 것으로, 특히 서브 메모리 뱅크별로 독립된 센스 앰프를 갖는 메모리 셀 어레이, 이를 포함하는 비휘발성 반도체 메모리 장치 및 메모리 셀 어레이 구성 방법에 관한 것이다.
반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치와 비휘발성 반도체 메모리 장치로 나뉘어진다. 휘발성 반도체 메모리 장치는 쌍안정 플립플롭의 로직 상태 또는 커패시터의 충전 또는 방전에 의해 데이터가 저장된다. 휘발성 반도체 메모리 장치는 전원이 인가되는 동안 데이터가 저장되고 읽혀지며, 전원이 차단되면 데이터는 손실된다.
플래쉬 메모리(Flash Memory) 등의 비휘발성 반도체 메모리 장치는 전원이 차단되어도 데이터를 저장할 수 있다. 비휘발성 반도체 메모리 장치는 컴퓨터, 휴대용 통신기기 등 넓은 범위의 응용에서 프로그램 및 데이터를 저장하는 데 사용된다. 플래쉬 메모리 장치는 전기적으로 소거 및 쓰기가 가능하므로 계속적인 갱신이 필요한 시스템 프로그래밍이나 보조 기억장치로서 널리 사용되고 있다.
도 1은 종래의 플래쉬 메모리 장치의 메모리 셀 어레이 아키텍쳐(10)의 일부분을 나타내는 도면이다. 실제로, 메모리 셀 어레이는 복수의 서브 메모리 뱅크를 포함하지만, 설명의 편의상 도 1에는 2 개의 서브 메모리 뱅크를 포함하는 메모리 셀 어레이를 도시하였다.
도 1을 참조하면, 메모리 셀 어레이(10)는 제 1 서브 메모리 뱅크(12), 제 2 서브 메모리 뱅크(14) 및 센스 앰프(SA)(16)를 포함한다. 제 1 서브 메모리 뱅크(12) 및 제 2 서브 메모리 뱅크(14)는 하나의 메모리 뱅크를 이룬다.
제 1 서브 메모리 뱅크(12)는 섹터들(S1, S2, S3, S4)을 포함하고, 제 2 서브 메모리 뱅크(14)는 섹터들(S5, S6, S7, S8)을 포함한다. 섹터들(S1, S2, S3, S4)은 글로벌 비트라인(GBL)을 통해 센스 앰프(SA)(16)에 결합되어 있고, 섹터들(S5, S6, S7, S8)은 글로벌 비트라인(GBR)을 통해 센스 앰프(SA)(16)에 결합되어 있다. 센스 앰프(SA)(16)는 섹터들(S1, S2, S3, S4, S5, S6, S7, S8)로부터 출력된 신호를 감지하고 증폭하여 증폭된 신호를 입출력 라인(IOL)에 제공한다.
도 1에 도시된 종래의 메모리 셀 어레이(10)는 회로의 레이아웃시 뱅크 드라이버 등 회로블럭의 존재로 인해 센스 앰프(16)는 제 1 서브 메모리 뱅크(12)와 제 2 서브 메모리 뱅크(14)의 중간 지점에 위치하지 못하고 제 1 서브 메모리 뱅크(12) 또는 제 2 서브 메모리 뱅크(14)에 치우쳐 위치하게 된다. 제 1 서브 메모리 뱅크(12)의 출력신호와 제 2 서브 메모리 뱅크(14)의 출력신호는 모두 동일한 센스 앰프(SA)(16)에 의해 증폭되어 입출력 라인(IOL)에 출력되므로, 도 1에 도시 된 종래의 메모리 셀 어레이(10)의 커플링 특성이 좋지 않다.
메모리 셀 어레이의 커플링 특성을 개선하기 위해, 종래에는 하나의 뱅크를 구성하는 서브 메모리 뱅크들이 데이터 라인(IOL)을 공유하지 않도록 메모리 셀 어레이 내에 서브 메모리 뱅크의 수만큼 센스 앰프를 구비하였다. 따라서, 메모리 뱅크를 구성하는 서브 메모리 뱅크들이 서로 다른 센스 앰프를 통하여 분리된 입출력 라인(IOL)에 액세스된다. 따라서, 메모리 셀 어레이의 커플링 특성이 좋아진다. 그러나, 이와 같이, 단순히 서브 메모리 뱅크의 수만큼 센스 앰프를 구비하는 아키텍쳐를 갖는 플래쉬 메모리 장치는 반도체 집적회로에서 차지하는 면적이 커지고 전력 노이즈(power noise)가 증가된다.
본 발명의 목적은 전력 노이즈를 감소시킬 수 있고 커플링 특성을 향상시킬 수 있는 메모리 셀 어레이를 제공하는 것이다.
본 발명의 다른 목적은 상기 메모리 셀 어레이를 포함하는 비휘발성 반도체 메모리 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 전력 노이즈를 감소시킬 수 있고 커플링 특성을 향상시킬 수 있는 메모리 셀 어레이 구성 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명의 하나의 실시형태에 따른 메모리 셀 어레이는 복수의 논리적 섹터를 갖는 메모리 뱅크를 복수 개 구비하고 복수의 행으로 구성된다. 상기 메모리 셀 어레이는 복수의 서브 메모리 뱅크 및 복수의 센스 앰프를 포함한다. 상기 서브 메모리 뱅크들 각각은 상기 논리적 섹터들 각각의 부분으로 이루어진 물리적 섹터를 복수 개 갖는다. 상기 센스 앰프들 각각은 상기 서브 메모리 뱅크들 각각에 전용(dedicated)되어 있다. 또한, 상기 메모리 뱅크는 상기 행들 중 다른 행에 있는 서브 메모리 뱅크들의 조합으로 구성된다.
본 발명의 하나의 실시예에 의하면, 상기 논리적 섹터는 비휘발성 반도체 메모리 장치의 소거 및 센싱의 단위일 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 메모리 뱅크들 각각에 포함된 물리적 섹터의 수가 K(K는 자연수), 논리적 섹터의 수를 L(L은 자연수)일 때, 서브 메 모리 뱅크의 수(M)는 M=K/L로 나타낼 수 있다.
본 발명의 하나의 실시예에 의하면, 데이터 독출시 상기 서브 메모리 뱅크들 각각에 속한 하나의 물리적 섹터가 동시에 액세스될 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 동시에 액세스되는 물리적 섹터들은 하나의 논리적 섹터를 구성할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 메모리 뱅크들 각각에 포함된 서브 메모리 뱅크들에 고 전원전압을 공급하는 파워 라인들은 물리적으로 서로 분리되어 있을 수 있다.
본 발명의 하나의 실시형태에 따른 비휘발성 메모리 장치는 고전압 발생회로, 행(row) 디코더, 열(column) 디코더 및 메모리 셀 어레이를 포함한다.
고전압 발생회로는 프로그램 제어신호 및 소거 제어신호에 기초하여 프로그램 전압 및 소거 전압을 발생시킨다. 행 디코더는 뱅크 어드레스, 상기 프로그램 전압 및 상기 소거 전압에 기초하여 워드라인 구동신호를 발생시킨다. 열 디코더는 상기 뱅크 어드레스를 디코딩하여 칼럼 선택신호를 발생시킨다. 메모리 셀 어레이는 복수의 행으로 구성되고 복수의 메모리 뱅크를 포함하고 상기 워드라인 구동신호 및 상기 칼럼 선택신호에 응답하여 동작한다.
상기 메모리 셀 어레이는 복수의 서브 메모리 뱅크 및 복수의 센스 앰프를 포함한다.
상기 서브 메모리 뱅크들 각각은 상기 논리적 섹터들 각각의 부분으로 이루어진 물리적 섹터를 복수 개 갖는다. 상기 센스 앰프들 각각은 상기 서브 메모리 뱅크들 각각에 전용(dedicated)되어 있다. 또한, 상기 메모리 뱅크는 상기 행들 중 다른 행에 있는 서브 메모리 뱅크들의 조합으로 구성된다.
본 발명의 하나의 실시형태에 따른 메모리 셀 어레이 구성 방법은 메모리 뱅크를 구성하는 논리적 섹터들 각각을 2 개 이상의 물리적 섹터로 분할하는 단계, 상기 논리적 섹터들 각각으로부터 1 개의 물리적 섹터를 선택하여 서브 메모리 뱅크를 구성하는 단계, 서로 다른 행에 속한 서브 메모리 뱅크들을 조합하여 상기 메모리 뱅크를 구성하는 단계, 및 상기 서브 메모리 뱅크들 각각에 전용된 (dedicated) 센스 앰프를 할당하는 단계를 포함한다.
본 발명의 하나의 실시예에 의하면, 상기 메모리 셀 어레이 구성 방법은 서로 다른 파워 라인을 사용하여 전원전압을 상기 물리적 섹터들에 제공하는 단계를 더 포함할 수 있다.
본 발명에 따르면, 메모리 셀 어레이는 논리적 섹터를 분리하여 물리적 섹터를 구성하고, 하나의 논리적 섹터를 구성하는 물리적 섹터들이 서로 다른 서브 메모리 뱅크에 포함되어 있다. 또한, 본 발명에 따른 메모리 셀 어레이 아키텍쳐는 서브 메모리 뱅크별로 독립된 센스 앰프를 구비한다. 따라서, 본 발명에 따른 메모리 셀 어레이는 전력 노이즈가 적고 커플링 특성이 우수하다. 또한, 본 발명에 따른 메모리 셀 어레이는 기입 버퍼를 효율적으로 사용할 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기 능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다.
도 2는 본 발명의 하나의 실시예에 따른 플래쉬 메모리 장치의 메모리 셀 어 레이(100)의 아키텍쳐를 나타내는 도면이다.
도 2를 참조하면, 플래쉬 메모리 장치의 메모리 셀 어레이(100)는 제 1 행(row) 메모리 셀 어레이(110), 제 2 행 메모리 셀 어레이(120), 제 3 행 메모리 셀 어레이(130) 및 제 4 행 메모리 셀 어레이(140)를 포함한다. 제 1 행 메모리 셀 어레이(110)는 제 1 서브 메모리 뱅크(B1L), 제 1 센스 앰프(SA1L), 제 2 서브 메모리 뱅크(B4R), 제 2 센스 앰프(SA4R) 및 제 1 기입 버퍼(write driver)(WB1)를 포함한다. 제 2 행 메모리 셀 어레이(120)는 제 3 서브 메모리 뱅크(B2L), 제 3 센스 앰프(SA2L), 제 4 서브 메모리 뱅크(B3R), 제 4 센스 앰프(SA3R) 및 제 2 기입 버퍼(WB2)를 포함한다. 제 3 행 메모리 셀 어레이(130)는 제 5 서브 메모리 뱅크(B3L), 제 5 센스 앰프(SA3L), 제 6 서브 메모리 뱅크(B2R), 제 6 센스 앰프(SA2R) 및 제 3 기입 버퍼(WB3)를 포함한다. 제 4 행 메모리 셀 어레이(140)는 제 7 서브 메모리 뱅크(B4L), 제 7 센스 앰프(SA4L), 제 8 서브 메모리 뱅크(B1R), 제 8 센스 앰프(SA1R) 및 제 4 기입 버퍼(WB4)를 포함한다.
도 2에 도시된 플래쉬 메모리 장치의 메모리 셀 어레이(100)에서 메모리 뱅크들은 각각 서로 다른 행(row)에 속한 서브 메모리 뱅크들의 조합으로 구성된다.
예를 들면, 제 1 메모리 뱅크(B1)는 제 1 행 메모리 셀 어레이(110)에 속한 제 1 서브 메모리 뱅크(B1L)와 제 1 센스 앰프(SA1L), 및 제 4 행 메모리 셀 어레이(140)에 속한 제 8 서브 메모리 뱅크(B1R)와 제 8 센스 앰프(SA1R)를 사용하여 구성될 수 있다. 제 2 메모리 뱅크는 제 2 행 메모리 셀 어레이(120)에 속한 제 3 서브 메모리 뱅크(B2L)와 제 3 센스 앰프(SA2L), 및 제 3 행 메모리 셀 어레 이(130)에 속한 제 6 서브 메모리 뱅크(B2R)와 제 6 센스 앰프(SA2R)를 사용하여 구성될 수 있다. 제 3 메모리 뱅크는 제 3 행 메모리 셀 어레이(130)에 속한 제 5 서브 메모리 뱅크(B3L)와 제 5 센스 앰프(SA3L), 및 제 2 행 메모리 셀 어레이(120)에 속한 제 4 서브 메모리 뱅크(B3R)와 제 4 센스 앰프(SA3R)를 사용하여 구성될 수 있다. 제 4 메모리 뱅크는 제 4 행 메모리 셀 어레이(140)에 속한 제 7 서브 메모리 뱅크(B4L)와 제 7 센스 앰프(SA4L), 및 제 1 행 메모리 셀 어레이(110)에 속한 제 2 서브 메모리 뱅크(B4R)와 제 2 센스 앰프(SA4R)를 사용하여 구성될 수 있다.
도 2에는 4 개의 메모리 뱅크를 포함하는 메모리 셀 어레이가 도시되어 있지만, 메모리 셀 어레이는 임의의 개수의 메모리 뱅크를 포함할 수 있다.
제 1 센스 앰프(SA1L)는 제 1 서브 메모리 뱅크(B1L)에 전용되고(dedicated), 제 2 센스 앰프(SA4R)는 제 2 서브 메모리 뱅크(B4R)에 전용된다. 제 3 센스 앰프(SA2L)는 제 3 서브 메모리 뱅크(B2L)에 전용되고, 제 4 센스 앰프(SA3R)는 제 4 서브 메모리 뱅크(B3R)에 전용된다. 제 5 센스 앰프(SA3L)는 제 5 서브 메모리 뱅크(B3L)에 전용되고, 제 6 센스 앰프(SA2R)는 제 6 서브 메모리 뱅크(B2R)에 전용된다. 제 7 센스 앰프(SA4L)는 제 7 서브 메모리 뱅크(B4L)에 전용되고, 제 8 센스 앰프(SA1R)는 제 8 서브 메모리 뱅크(B1R)에 전용된다.
후술하는 바와 같이, 서브 메모리 뱅크들(B1L, B1R, B2L, B2R, B3L, B3R, B4L, B4R)은 각각 복수의 논리적 섹터(logical sector)를 가지며, 논리적 섹터들 각각의 부분으로 이루어진 물리적 섹터(physical sector)를 복수 개 갖는다.
도 3은 도 2에 도시된 메모리 셀 어레이의 하나의 메모리 뱅크의 아키텍쳐를 나타내는 블록도이다. 도 3에서, 메모리 뱅크에 포함된 기입 버퍼는 생략되었다.
도 3을 참조하면, 제 1 메모리 뱅크(B1)는 제 1 서브 메모리 뱅크(B1L), 제 1 센스 앰프(SA1L), 제 8 서브 메모리 뱅크(B1R) 및 제 8 센스 앰프(SA1R)를 포함한다. 제 1 서브 메모리 뱅크(B1L)는 제 1 내지 제 8 하부(lower part) 물리적 섹터들(S1L, S2L, S3L, S4L, S5L, S6L, S7L, S8L)을 포함하고, 제 8 서브 메모리 뱅크(B1R)는 제 1 내지 제 8 상부(upper part) 물리적 섹터들(S1U, S2U, S3U, S4U, S5U, S6U, S7U, S8U)을 포함한다.
제 1 내지 제 8 하부(down) 물리적 섹터들(S1L, S2L, S3L, S4L, S5L, S6L, S7L, S8L) 각각은 제 1 글로벌 비트라인(GBL1)을 통해 제 1 센스 앰프(SA1L)에 결합되고, 제 1 센스 앰프(SA1L)의 출력신호는 제 1 입출력 라인(IOL1)을 통해 출력된다. 제 1 내지 제 8 상부(up) 물리적 섹터들(S1U, S2U, S3U, S4U, S5U, S6U, S7U, S8U) 각각은 제 2 글로벌 비트라인(GBL2)을 통해 제 8 센스 앰프(SA1R)에 결합되고, 제 8 센스 앰프(SA1R)의 출력신호는 제 2 입출력 라인(IOL2)을 통해 출력된다.
도 4는 도 3의 메모리 뱅크 아키텍쳐를 상세히 나타낸 회로도이다. 도 3에서, 메모리 뱅크에 포함된 기입 버퍼는 생략되었다.
도 4를 참조하면, 제 1 메모리 뱅크(B1a)는 제 1 서브 메모리 뱅크(B1L), 제 1 멀티플렉서(151), 제 1 센스 앰프(SA1L), 제 8 서브 메모리 뱅크(B1R), 제 2 멀티플렉서(152) 및 제 8 센스 앰프(SA1R)를 포함한다. 제 1 멀티플렉서(151)의 출력 은 제 1 센스 앰프(SA1L)(153)에 의해 증폭되고, 제 2 멀티플렉서(152)의 출력은 제 8 센스 앰프(SA1R)(154)에 의해 증폭된다.
제 1 서브 메모리 뱅크(B1L)는 제 1 내지 제 8 하부 물리적 섹터들(S1L, S2L, S3L, S4L, S5L, S6L, S7L, S8L)을 포함한다. 제 1 하부 물리적 섹터(S1L) 내에 배치된 제 1 로컬 비트라인(103)은 제 1 NMOS 트랜지스터(MN1)를 통해 제 1 글로벌 비트라인(101)과 결합되고, 제 1 하부 물리적 섹터(S1L) 내에 배치된 제 2 로컬 비트라인(104)은 제 2 NMOS 트랜지스터(MN2)를 통해 제 2 글로벌 비트라인(102)과 결합된다. 또한, 제 7 하부 물리적 섹터(S7L) 내에 배치된 제 3 로컬 비트라인(105)은 제 3 NMOS 트랜지스터(MN3)를 통해 제 1 글로벌 비트라인(101)과 결합되고, 제 7 하부 물리적 섹터(S7L) 내에 배치된 제 4 로컬 비트라인(106)은 제 4 NMOS 트랜지스터(MN4)를 통해 제 2 글로벌 비트라인(102)과 결합된다. 또한, 제 8 하부 물리적 섹터(S8L) 내에 배치된 제 5 로컬 비트라인(107)은 제 5 NMOS 트랜지스터(MN5)를 통해 제 1 글로벌 비트라인(101)과 결합되고, 제 8 하부 물리적 섹터(S8L) 내에 배치된 제 6 로컬 비트라인(108)은 제 6 NMOS 트랜지스터(MN6)를 통해 제 2 글로벌 비트라인(102)과 결합된다.
제 8 서브 메모리 뱅크(B1R)는 제 1 내지 제 8 상부 물리적 섹터들(S1U, S2U, S3U, S4U, S5U, S6U, S7U, S8U)을 포함한다. 제 1 상부 물리적 섹터(S1U) 내에 배치된 제 7 로컬 비트라인(113)은 제 7 NMOS 트랜지스터(MN7)를 통해 제 3 글로벌 비트라인(111)과 결합되고, 제 1 상부 물리적 섹터(S1U) 내에 배치된 제 8 로컬 비트라인(114)은 제 8 NMOS 트랜지스터(MN8)를 통해 제 4 글로벌 비트라인(112) 과 결합된다. 또한, 제 7 상부 물리적 섹터(S7U) 내에 배치된 제 9 로컬 비트라인(115)은 제 9 NMOS 트랜지스터(MN9)를 통해 제 3 글로벌 비트라인(111)과 결합되고, 제 7 상부 물리적 섹터(S7U) 내에 배치된 제 10 로컬 비트라인(116)은 제 10 NMOS 트랜지스터(MN10)를 통해 제 4 글로벌 비트라인(112)과 결합된다. 또한, 제 8 상부 물리적 섹터(S8U) 내에 배치된 제 11 로컬 비트라인(117)은 제 11 NMOS 트랜지스터(MN11)를 통해 제 3 글로벌 비트라인(111)과 결합되고, 제 8 상부 물리적 섹터(S8U) 내에 배치된 제 12 로컬 비트라인(118)은 제 12 NMOS 트랜지스터(MN12)를 통해 제 4 글로벌 비트라인(112)과 결합된다.
이하, 도 4에 도시된 제 1 메모리 뱅크(B1a)의 동작을 설명한다.
로컬 비트라인들(103, 104, 105, 106, 107, 108, 113, 114, 115, 116, 117, 118) 각각에는 메모리 셀들이 결합된다. 제 1 서브 메모리 뱅크(B1L) 내에 있는 NMOS 트랜지스터들(MN1, MN2, MN3, MN4, MN5, MN6)은 각각 게이트에 인가되는 선택신호에 응답하여 로컬 비트라인을 글로벌 비트라인들(101, 102) 각각에 전기적으로 결합시킨다. 마찬가지로, 제 8 서브 메모리 뱅크(B1R) 내에 있는 NMOS 트랜지스터들(MN7, MN8, MN9, MN10, MN11, MN12)은 각각 게이트에 인가되는 선택신호에 응답하여 로컬 비트라인을 글로벌 비트라인들(111, 112) 각각에 전기적으로 결합시킨다.
도 4에서, 제 1 멀티플렉서(151)는 글로벌 비트라인들(101, 102)의 데이터를 선택하여 출력하고, 제 1 센스 앰프(SA1L)(153)는 제 1 멀티플렉서(151)의 출력을 센싱하고 증폭한다. 제 2 멀티플렉서(154)는 글로벌 비트라인들(111, 112)의 데이 터를 선택하여 출력하고, 제 8 센스 앰프(SA1R)(154)는 제 2 멀티플렉서(152)의 출력을 센싱하고 증폭한다.
도 4에는 멀티플렉서들(151, 152)을 포함하는 메모리 뱅크 아키텍쳐가 도시되어 있지만, 센스 앰프들(153, 154) 자체가 멀티플렉싱 기능을 갖고 있는 경우에는 메모리 뱅크(B1a)는 멀티플렉서들(151, 152)을 포함하지 않는 구성을 가질 수 있다.
도 5는 도 3의 메모리 뱅크(B1a) 아키텍쳐에 대한 논리적 섹터(logical sector)의 구성을 나타내는 도면이다.
도 5를 참조하면, 메모리 뱅크(200)는 제 1 논리적 하프 뱅크(LHB1) 및 제 2 논리적 하프 뱅크(LHB2)를 포함한다. 제 1 논리적 하프 뱅크(LHB1)는 제 1 논리적 섹터(LS1), 제 2 논리적 섹터(LS2), 제 3 논리적 섹터(LS3) 및 제 4 논리적 섹터(LS4)를 포함한다. 제 2 논리적 하프 뱅크(LHB2)는 제 5 논리적 섹터(LS5), 제 6 논리적 섹터(LS6), 제 7 논리적 섹터(LS7) 및 제 8 논리적 섹터(LS8)를 포함한다.
제 1 논리적 섹터(LS1)는 제 1 하부 물리적 섹터(S1L) 및 제 1 상부 물리적 섹터(S1U)를 포함하고, 제 2 논리적 섹터(LS2)는 제 2 하부 물리적 섹터(S2L) 및 제 2 상부 물리적 섹터(S2U)를 포함한다. 마찬가지로, 제 8 논리적 섹터(LS8)는 제 8 하부 물리적 섹터(S8L) 및 제 8 상부 물리적 섹터(S8U)를 포함한다.
도 6은 도 2의 메모리 셀 어레이 아키텍쳐에 포함된 센스 앰프들에 파워를 공급하는 파워라인의 하나의 예를 나타내는 도면이다.
도 6을 참조하면, 제 1 센스 앰프(SA1L), 제 3 센스 앰프(SA2L), 제 5 센스 앰프(SA3L) 및 제 7 센스 앰프(SA4L)에는 제 1 파워 라인(PL1)을 통해 고 전원 전압(VDD)이 공급되고, 제 2 센스 앰프(SA4R), 제 4 센스 앰프(SA3R), 제 6 센스 앰프(SA2R) 및 제 8 센스 앰프(SA1R)에는 제 2 파워 라인(PL2)을 통해 고 전원 전압(VDD)이 공급된다.
도 7은 도 2의 메모리 셀 어레이 아키텍쳐에 포함된 센스 앰프들에 파워를 공급하는 파워라인의 다른 하나의 예를 나타내는 도면이다.
도 7을 참조하면, 제 1 센스 앰프(SA1L), 제 3 센스 앰프(SA2L), 제 5 센스 앰프(SA3L) 및 제 7 센스 앰프(SA4L)에는 제 1 파워 라인(PL1)을 통해 고 전원 전압(VDD)이 공급되고, 제 1 접지 라인(GL1)을 통해 저 전원 전압(VSS)이 공급된다. 제 2 센스 앰프(SA4R), 제 4 센스 앰프(SA3R), 제 6 센스 앰프(SA2R) 및 제 8 센스 앰프(SA1R)에는 제 2 파워 라인(PL2)을 통해 고 전원 전압(VDD)이 공급되고, 제 1 접지 라인(GL2)을 통해 저 전원 전압(VSS)이 공급된다.
도 2 내지 도 7을 참조하여, 본 발명의 실시예에 따른 플래쉬 메모리 장치의 메모리 셀 어레이(100)의 아키텍쳐에 대해 설명한다.
도 2를 참조하면, 플래쉬 메모리 장치의 메모리 셀 어레이(100)는 복수 행의 메모리 셀 어레이(110, 120, 130, 140)로 구성되어 있다. 메모리 뱅크들은 각각 서로 다른 행의 메모리 셀 어레이에 속한 서브 메모리 뱅크들로 구성된다. 메모리 뱅크들은 각각 2 개의 서브 메모리 뱅크 및 상기 서브 메모리 뱅크들 각각에 전용된 센스 앰프들을 포함한다.
예를 들면, 제 1 메모리 뱅크는 제 1 서브 메모리 뱅크(B1L), 제 1 센스 앰프(SA1L), 제 8 서브 메모리 뱅크(B1R) 및 제 8 센스 앰프(SA1R)를 포함한다. 제 1 센스 앰프(SA1L)는 제 1 서브 메모리 뱅크(B1L)에 전용되고, 제 8 센스 앰프(SA1R)는 제 8 서브 메모리 뱅크(B1R)에 전용된다.
도 3을 참조하면, 제 1 서브 메모리 뱅크(B1L)는 제 1 하부 물리적 섹터(S1L), 제 2 하부 물리적 섹터(S2L), 제 3 하부 물리적 섹터(S3L), 제 4 하부 물리적 섹터(S4L), 제 5 하부 물리적 섹터(S5L), 제 6 하부 물리적 섹터(S6L), 제 7 하부 물리적 섹터(S7L) 및 제 8 하부 물리적 섹터(S8L)를 포함한다. 또한, 제 8 서브 메모리 뱅크(B1R)는 제 1 상부 물리적 섹터(S1U), 제 2 상부 물리적 섹터(S2U), 제 3 상부 물리적 섹터(S3U), 제 4 상부 물리적 섹터(S4U), 제 5 상부 물리적 섹터(S5U), 제 6 상부 물리적 섹터(S6U), 제 7 상부 물리적 섹터(S7U) 및 제 8 상부 물리적 섹터(S8U)를 포함한다.
도 1에 도시된 바와 같은 종래의 메모리 셀 어레이에서는, 메모리 뱅크(10)를 구성하는 물리적 섹터들(S1, S2, S3, S4, S5, S6, S7, S8)은 각각 논리적 섹터와 동일하다. 도 2에 도시된 본 발명의 실시예에 따른 메모리 셀 어레이(100)에서는, 메모리 뱅크들 각각을 구성하는 서브 메모리 뱅크들이 논리적 섹터의 부분으로 이루어져 있다.
도 5를 참조하면, 메모리 뱅크를 구성하는 논리적 섹터들 각각은 상부 물리적 섹터와 하부 물리적 섹터를 포함한다. 예를 들면, 제 1 논리적 섹터(LS1)는 제 1 하부 물리적 섹터(S1L) 및 제 1 상부 물리적 섹터(S1U)로 구성되고, 제 2 논리적 섹터(LS2)는 제 2 하부 물리적 섹터(S2L) 및 제 2 상부 물리적 섹터(S2U)로 구성된다. 제 3 논리적 섹터(LS3)는 제 3 하부 물리적 섹터(S3L) 및 제 3 상부 물리적 섹터(S3U)로 구성되고, 제 4 논리적 섹터(LS4)는 제 4 하부 물리적 섹터(S4L) 및 제 4 상부 물리적 섹터(S4U)로 구성된다.
또한, 제 5 논리적 섹터(LS5)는 제 5 하부 물리적 섹터(S5L) 및 제 5 상부 물리적 섹터(S5U)로 구성되고, 제 6 논리적 섹터(LS6)는 제 6 하부 물리적 섹터(S6L) 및 제 6 상부 물리적 섹터(S6U)로 구성된다. 제 7 논리적 섹터(LS7)는 제 7 하부 물리적 섹터(S7L) 및 제 7 상부 물리적 섹터(S7U)로 구성되고, 제 8 논리적 섹터(LS8)는 제 8 하부 물리적 섹터(S8L) 및 제 8 상부 물리적 섹터(S8U)로 구성된다.
도 3 및 도 5를 참조하면, 한 개의 논리적 섹터는 2 개의 물리적 섹터로 구성되며, 2 개의 물리적 섹터 중 1 개는 제 1 서브 메모리 뱅크(B1L)를 구성하며, 나머지 1 개는 제 8 서브 메모리 뱅크(B1R)를 구성한다.
예를 들면, 제 1 논리적 섹터(LS1)를 구성하는 제 1 하부 물리적 섹터(S1L)는 제 1 서브 메모리 뱅크(B1L)에 포함되며, 제 1 논리적 섹터(LS1)를 구성하는 제 1 상부 물리적 섹터(S1U)는 제 8 서브 메모리 뱅크(B1R)에 포함된다. 제 2 논리적 섹터(LS2)를 구성하는 제 2 하부 물리적 섹터(S2L)는 제 1 서브 메모리 뱅크(B1L)에 포함되며, 제 2 논리적 섹터(LS2)를 구성하는 제 2 상부 물리적 섹터(S2U)는 제 8 서브 메모리 뱅크(B1R)에 포함된다. 마찬가지로, 제 8 논리적 섹터(LS8)를 구성하는 제 8 하부 물리적 섹터(S8L)는 제 1 서브 메모리 뱅크(B1L)에 포함되며, 제 8 논리적 섹터(LS8)를 구성하는 제 8 상부 물리적 섹터(S8U)는 제 8 서브 메모리 뱅크(B1R)에 포함된다.
본 발명에 따른 메모리 셀 어레이의 메모리 뱅크들 각각에 포함된 물리적 섹터의 수를 K(K는 자연수), 논리적 섹터의 수를 L(L은 자연수)이라 할 때, 서브 메모리 뱅크의 수(M)는 M=K/L로 나타낼 수 있다.
일반적으로, 플래쉬 메모리 장치의 프로그램 동작은 메모리 뱅크별로 이루어지며, 소거 동작은 섹터별로 이루어진다. 도 3에 도시된 메모리 뱅크(110)는 논리적 섹터들 각각의 하부(lower part)로 이루어진 제 1 서브 메모리 뱅크(B1L), 논리적 섹터들 각각의 상부(upper part)로 이루어진 제 8 서브 메모리 뱅크(B1R), 제 1 서브 메모리 뱅크(B1L)에 결합된 제 1 센스 앰프(SA1L) 및 제 8 서브 메모리 뱅크(B1R)에 결합된 제 8 센스 앰프(SA1R)를 포함한다. 제 1 센스 앰프(SA1L)는 제 1 서브 메모리 뱅크(B1L)의 각 섹터로부터 출력되는 데이터를 증폭하여 제 1 입출력 라인(IOL1)에 출력하고, 제 8 센스 앰프(SA1R)는 제 8 서브 메모리 뱅크(B1R)의 각 섹터로부터 출력되는 데이터를 증폭하여 제 2 입출력 라인(IOL2)에 출력한다.
일반적으로, 비휘발성 반도체 메모리 장치의 소거 및 센싱의 단위는 논리적 섹터이다. 본 발명에 따른 메모리 셀 어레이 구성 방법에 있어서, 데이터 독출시 서브 메모리 뱅크들 각각에 속한 하나의 물리적 섹터가 동시에 액세스되고, 상기 동시에 액세스되는 물리적 섹터들은 하나의 논리적 섹터를 구성한다.
도 3에 도시된 바와 같이, 서브 메모리 뱅크들(B1L, B1R)에 포함된 물리적 섹터들 각각은 논리적 섹터 크기의 약 1/2이다. 즉, 도 3의 메모리 뱅크(110)에서 하부 물리적 섹터들(S1L, S2L, S3L, S4L, S5L, S6L, S7L, S8L) 및 상부 물리적 섹터들(S1U, S2U, S3U, S4U, S5U, S6U, S7U, S8U) 각각이 반도체 집적회로에서 차지하는 면적은 도 1에 도시된 종래의 메모리 뱅크의 물리적 섹터가 반도체 집적회로에서 차지하는 면적의 약 1/2이다. 예를 들면, 도 1의 메모리 뱅크(10)에서 물리적 섹터(S1)는 도 3에 도시된 본 발명의 메모리 뱅크(B1)에서 하부 물리적 섹터(S1L)와 상부 물리적 섹터(S1U)를 합한 크기의 칩 면적을 차지한다.
도 3을 참조하면, 제 1 서브 메모리 뱅크(B1L)는 하부 물리적 섹터들(S1L, S2L, S3L, S4L, S5L, S6L, S7L, S8L)로 구성되어 있고, 제 8 서브 메모리 뱅크(B1R)는 상부 물리적 섹터들(S1U, S2U, S3U, S4U, S5U, S6U, S7U, S8U)로 구성되어 있다.
도 2에 도시된 바와 같이, 메모리 셀 어레이(100)에서 메모리 뱅크들 각각은 서로 다른 행(row)의 메모리 셀 어레이에 속한 서브 메모리 뱅크들로 구성된다. 따라서, 도 2의 메모리 셀 어레이(100)에 포함된 기입 버퍼들(WB1, WB2, WB3, WB4)의 효율성이 증가된다. 도 2의 예에서, 제 1 메모리 뱅크(B1)는 제 1 행 메모리 셀 어레이(110)에 속한 제 1 서브 메모리 뱅크(B1L)와 제 1 센스 앰프(SA1L), 및 제 4 행 메모리 셀 어레이(140)에 속한 제 8 서브 메모리 뱅크(B1R)와 제 8 센스 앰프(SA1R)를 사용하여 구성된다.
예를 들어, 제 1 메모리 뱅크(B1)에 데이터를 기입하는 경우, 제 1 메모리 뱅크(B1)에 포함된 제 1 서브 메모리 뱅크(B1L)에 기입할 데이터는 제 1 기입 버퍼(WB1)에 의해 버퍼링되고, 제 1 메모리 뱅크(B1)에 포함된 제 8 서브 메모리 뱅 크(B1R)에 기입할 데이터는 제 4 기입 버퍼(WB4)에 의해 버퍼링된다. 만일, 종래의 기술에서와 같이, 제 1 메모리 뱅크가 제 1 행 메모리 셀 어레이(110)에 있는 제 1 서브 메모리 뱅크(B1L), 제 1 센스 앰프(SA1L), 제 2 서브 메모리 뱅크(B4R) 및 제 2 센스 앰프(SA4R)로 구성되어 있다면, 두 개의 서브 메모리 뱅크(B1L, B4R)는 모두 제 1 기입 버퍼(WB1)에 의해 버퍼링된다. 따라서, 도 2에 도시된 본 발명의 실시예에 따른 메모리 셀 어레이(100)는 종래의 동일한 행의 메모리 셀 어레이에 포함된 서브 메모리 뱅크들로 구성된 메모리 뱅크를 포함하는 메모리 셀 어레이에 비해 기입 버퍼(write buffer)를 효과적으로 사용할 수 있다.
도 6에서, 제 1 센스 앰프(SA1L), 제 3 센스 앰프(SA2L), 제 5 센스 앰프(SA3L) 및 제 7 센스 앰프(SA4L) 각각은 도 2의 메모리 셀 어레이(100)의 왼쪽에 위치한 서브 메모리 뱅크들(B1L, B2L, B3L, B4L) 각각을 감지하고 증폭한다. 또한, 제 2 센스 앰프(SA4R), 제 4 센스 앰프(SA3R), 제 6 센스 앰프(SA2R) 및 제 8 센스 앰프(SA1R) 각각은 도 2의 메모리 셀 어레이(100)의 오른쪽에 위치한 서브 메모리 뱅크들(B1R, B2R, B3R, B4R) 각각을 감지하고 증폭한다. 센스 앰프들(SA1L, SA2L, SA3L, SA4L) 각각은 서브 메모리 뱅크들(B1L, B2L, B3L, B4L) 각각에 결합되어 있고, 센스 앰프들(SA1R, SA2R, SA3R, SA4R) 각각은 서브 메모리 뱅크들(B1R, B2R, B3R, B4R) 각각에 결합되어 있다.
메모리 셀 어레이(100)의 왼쪽 열(column)에 위치한 센스 앰프들(SA1L, SA2L, SA3L, SA4L)에는 제 1 파워 라인(PL1)을 통해 고 전원 전압(VDD)이 공급되고, 메모리 셀 어레이(100)의 오른쪽 열에 위치한 센스 앰프들(SA1R, SA2R, SA3R, SA4R)에는 제 2 파워 라인(PL2)을 통해 고 전원 전압(VDD)이 공급된다.
상기와 같이, 메모리 셀 어레이의 왼쪽 열에 위치한 서브 메모리 뱅크들에 결합된 센스 앰프들(SA1L, SA2L, SA3L, SA4L)과 메모리 셀 어레이(100)의 오른쪽 열에 위치한 센스 앰프들(SA1R, SA2R, SA3R, SA4R)에 서로 다른 파워 라인을 통해 고 전원전압(VDD)을 공급하면 피크 파워 노이즈를 분산시킬 수 있다.
도 7에서, 메모리 셀 어레이(100)의 왼쪽 열(column)에 위치한 센스 앰프들(SA1L, SA2L, SA3L, SA4L)에는 제 1 파워 라인(PL1)을 통해 고 전원 전압(VDD)이 공급되고, 제 1 접지 라인(GL1)을 통해 저 전원 전압(VSS)이 공급된다. 메모리 셀 어레이(100)의 오른쪽 열에 위치한 센스 앰프들(SA1R, SA2R, SA3R, SA4R)에는 제 2 파워 라인(PL2)을 통해 고 전원 전압(VDD)이 공급되고, 제 2 접지 라인(GL2)을 통해 저 전원 전압(VSS)이 공급된다.
상기와 같이, 메모리 셀 어레이의 왼쪽 열에 위치한 서브 메모리 뱅크들에 결합된 센스 앰프들(SA1L, SA2L, SA3L, SA4L)과 메모리 셀 어레이(100)의 오른쪽 열에 위치한 센스 앰프들(SA1R, SA2R, SA3R, SA4R)에 서로 다른 파워 라인 및 접지 라인을 통해 고 전원전압(VDD) 및 저 전원전압(VSS)을 공급하면 피크 파워 노이즈를 분산시킬 수 있다.
도 2 내지 도 7을 참조하면, 본 발명에 따른 메모리 셀 어레이 아키텍쳐는 다음의 단계들을 포함하는 메모리 셀 어레이 구성 방법에 의해 구성될 수 있다.
1) 메모리 뱅크를 구성하는 논리적 섹터들 각각을 2 개 이상의 물리적 섹터로 분할한다.
2) 상기 논리적 섹터들 각각으로부터 1 개의 물리적 섹터를 선택하여 서브 메모리 뱅크를 구성한다.
3) 서로 다른 행에 속한 서브 메모리 뱅크들을 조합하여 상기 메모리 뱅크를 구성한다.
4) 상기 서브 메모리 뱅크들 각각에 전용된(dedicated) 센스 앰프를 할당한다.
본 발명에 따른 메모리 셀 어레이 구성 방법에 있어서, 상기 논리적 섹터는 비휘발성 반도체 메모리 장치의 소거 및 센싱의 단위일 수 있다. 또한, 본 발명에 따른 메모리 셀 어레이 구성 방법에 있어서, 데이터 독출시 상기 서브 메모리 뱅크들 각각에 속한 하나의 물리적 섹터가 동시에 액세스되고, 상기 동시에 액세스되는 물리적 섹터들은 하나의 논리적 섹터를 구성한다.
또한, 본 발명에 따른 메모리 셀 어레이 아키텍쳐는 서로 다른 파워 라인을 사용하여 전원전압을 상기 물리적 섹터들에 제공하는 단계를 더 포함하는 메모리 셀 어레이 구성 방법에 의해 구성될 수 있다.
도 8은 도 2에 도시된 본 발명에 따른 메모리 셀 어레이 아키텍쳐를 포함하는 플래쉬 메모리 장치(1000)를 나타내는 블록도이다.
도 8을 참조하면, 플래쉬 메모리 장치(1000)는 입출력 인터페이스 회로(1100), 메모리 셀 어레이(1200), 행 디코더(1300), 열 디코더(1400), 소거 제어회로(1500), 프로그램 제어회로(1600), 섹터정보 저장회로(1700), 고전압 발생회로(1800) 및 래치 회로(1900)를 포함한다.
입출력 인터페이스 회로(1100)는 외부로부터 제어신호들(CEB, OEB, WEB, BYTEB, RESETB, RY, BYB), 데이터(DQ0~DQ15) 및 어드레스(A0~A19)를 수신하고 메모리 셀 어레이(1200)를 선택하기 위한 뱅크 어드레스(BA), 프로그램 명령(PCOM) 및 소거 명령(ECOM)을 발생시킨다. 메모리 셀 어레이(1200)는 도 2에 도시된 본 발명의 메모리 셀 어레이 아키텍쳐를 가진다. 예를 들면, 메모리 셀 어레이(1200)는 복수 개의 메모리 뱅크를 구비한다.
각 메모리 뱅크는 복수 개의 메모리 셀들을 가지는 복수 개의 섹터를 구비한다. 행 디코더(1300)는 프로그램 전압(Vpgm) 및 소거 전압(Vera)에 응답하여 뱅크 어드레스(BA)를 디코딩하여 워드라인 구동신호를 발생시킨다. 열 디코더(1400)는 뱅크 어드레스(BA)를 디코딩하고 칼럼 선택신호를 발생시킨다. 워드라인 구동신호 및 칼럼 선택신호는 메모리 셀 어레이(1200)에 제공된다. 소거 제어회로(1500)는 소거 명령(ECOM), 비지 신호(busy signal; BYB) 및 레이디 신호(ready signal; RY)에 기초하여 소거 제어신호(ECON) 및 선택신호(SEL)를 발생시킨다. 프로그램 제어회로(1600)는 프로그램 명령(PCOM), 비지 신호(BYB) 및 레이디 신호(RY)에 기초하여 프로그램 제어신호(PCON)를 발생시킨다.
섹터정보 저장회로(1700)는 메모리 셀 어레이(1200)를 구성하는 각 섹터들의 정보를 저장한다. 고전압 발생회로(1800)는 프로그램 및 소거 동작시, 프로그램 제어신호(PCON) 및 소거 제어신호(ECON)에 기초하여 프로그램 전압(Vpgm) 및 소거 전압(Vera)을 발생시킨다. 래치 회로(1900)는 프로그램 동작시 입출력 인터페이스 회로(1100)로부터 수신된 데이터(IO DATA)를 열 디코더(1400)를 통해 메모리 셀 어레 이(1200)에 제공하고, 독출 동작시 메모리 셀 어레이(1200)의 데이터를 열 디코더(1400)를 통해 수신하고 입출력 인터페이스 회로(1100)에 제공한다.
도 8의 플래쉬 메모리 장치에서, 메모리 셀 어레이(1200)는 도 3에 도시된 메모리 뱅크 아키텍쳐를 갖는 메모리 셀 어레이이다. 메모리 셀 어레이(1200)는 복수의 논리적 섹터를 갖는 메모리 뱅크를 복수 개 구비하고, 논리적 섹터들 각각의 부분으로 이루어진 물리적 섹터를 복수 개 갖는다. 또한, 메모리 뱅크는 서로 다른 행의 메모리 셀 어레이에 속한 서브 메모리 뱅크들의 조합으로 구성된다. 또한, 메모리 셀 어레이(1200)는 서브 메모리 뱅크들 각각에 전용된(dedicated) 센스 앰프를 복수 개 포함한다.
본 발명에 따른 메모리 셀 어레이 아키텍쳐는 플래쉬 메모리(Flash Memory) 등의 비휘발성 반도체 메모리 장치에 적용이 가능하다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 종래의 플래쉬 메모리 장치의 메모리 셀 어레이 아키텍쳐의 일부분을 나타내는 도면이다.
도 2는 본 발명의 하나의 실시예에 따른 플래쉬 메모리 장치의 메모리 셀 어레이 아키텍쳐를 나타내는 도면이다.
도 3은 도 2에 도시된 메모리 셀 어레이의 하나의 메모리 뱅크의 아키텍쳐를 나타내는 블록도이다.
도 4는 도 3의 메모리 뱅크 아키텍쳐를 상세히 나타낸 회로도이다.
도 5는 도 3의 메모리 뱅크 아키텍쳐에 대한 논리적 섹터(logical sector)의 구성을 나타내는 도면이다.
도 6은 도 2의 메모리 셀 어레이 아키텍쳐에 포함된 센스 앰프들에 파워를 공급하는 파워라인의 하나의 예를 나타내는 도면이다.
도 7은 도 2의 메모리 셀 어레이 아키텍쳐에 포함된 센스 앰프들에 파워를 공급하는 파워라인의 다른 하나의 예를 나타내는 도면이다.
도 8은 도 2에 도시된 본 발명에 따른 메모리 셀 어레이 아키텍쳐를 포함하는 플래쉬 메모리 장치를 나타내는 블록도이다.
<도면의 주요부분에 대한 부호의 설명>
10, 100, 1200 : 메모리 셀 어레이 12, 14 : 서브 메모리 뱅크
110, 120, 130, 140 : 메모리 셀 어레이의 행
1000 : 플래쉬 메모리 장치 1100 : 입출력 인터페이스 회로
1300 : 행 디코더 1400 : 열 디코더
1500 : 소거 제어회로 1600 : 프로그램 제어회로
1700 : 섹터정보 저장회로 1800 : 고전압 발생회로
1900 : 래치 회로 16 : 센스 앰프
GBL1, GBL2 : 글로벌 비트라인 IOL1, IOL2 : 입출력 라인
B1L, B1R, B2L, B2R, B3L, B3R, B4L, B4R : 서브 메모리 뱅크
S1L, S2L, S3L, S4L, S5L, S6L, S7L, S8L : 하부 물리적 섹터
S1U, S2U, S3U, S4U, S5U, S6U, S7U, S8U : 상부 물리적 섹터
LS1, LS2, LS3, LS4, LS5, LS6, LS7, LS8 : 논리적 섹터
WB1, WB2, WB3, WB4 : 기입 버퍼
B1 : 메모리 뱅크

Claims (23)

  1. 복수의 논리적 섹터를 갖는 메모리 뱅크를 복수 개 구비하고, 복수의 행으로 구성된 메모리 셀 어레이에 있어서,
    상기 논리적 섹터들 각각의 부분으로 이루어진 물리적 섹터를 복수 개 갖는 복수의 서브 메모리 뱅크; 및
    상기 서브 메모리 뱅크들 각각에 전용된(dedicated) 센스 앰프를 복수 개 포함하고,
    상기 메모리 뱅크는 상기 행들 중 다른 행에 있는 서브 메모리 뱅크들의 조합으로 구성되며
    상기 논리적 섹터는 비휘발성 반도체 메모리 장치의 소거 및 센싱의 단위인 메모리 셀 어레이.
  2. 제 1 항에 있어서,
    상기 메모리 뱅크들 중 제 1 메모리 뱅크에 데이터 기입할 경우, 상기 제 1 메모리 뱅크를 구성하는 서브 메모리 뱅크들에 기입되는 데이터는 각각 서로 다른 기입 버퍼에 의해 버퍼링되는 것을 특징으로 하는 메모리 셀 어레이.
  3. 삭제
  4. 삭제
  5. 제 1 항에 있어서,
    데이터 독출시 상기 서브 메모리 뱅크들 각각에 속한 하나의 물리적 섹터가 동시에 액세스되는 것을 특징으로 하는 메모리 셀 어레이.
  6. 제 5 항에 있어서,
    상기 동시에 액세스되는 물리적 섹터들은 하나의 논리적 섹터를 구성하는 것을 특징으로 하는 메모리 셀 어레이.
  7. 제 1 항에 있어서,
    상기 메모리 뱅크들 각각에 포함된 서브 메모리 뱅크들에 고 전원전압을 공급하는 파워 라인들은 물리적으로 서로 분리되어 있는 것을 특징으로 하는 메모리 셀 어레이.
  8. 제 1 항에 있어서,
    상기 메모리 뱅크들 각각에 포함된 서브 메모리 뱅크들에 고 전원전압을 공 급하는 파워 라인들은 물리적으로 서로 분리되어 있고, 상기 메모리 뱅크들 각각에 포함된 서브 메모리 뱅크들에 저 전원전압을 공급하는 파워 라인들은 물리적으로 서로 분리되어 있는 것을 특징으로 하는 메모리 셀 어레이.
  9. 삭제
  10. 삭제
  11. 제 1 항에 있어서, 상기 메모리 뱅크들 각각은
    상기 논리적 섹터들 각각의 하부 물리적 섹터들로 이루어진 제 1 서브 메모리 뱅크;
    상기 제 1 서브 메모리 뱅크의 출력 신호를 증폭하여 제 1 입출력 라인에 출력하는 제 1 센스 앰프;
    상기 논리적 섹터들 각각의 상부 물리적 섹터들로 이루어진 제 2 서브 메모리 뱅크; 및
    상기 제 2 서브 메모리 뱅크의 출력 신호를 증폭하여 제 2 입출력 라인에 출력하는 제 2 센스 앰프를 포함하는 것을 특징으로 하는 메모리 셀 어레이.
  12. 제 11 항에 있어서,
    상기 제 1 서브 메모리 뱅크의 제 1 하부 물리적 섹터와 상기 제 2 서브 메모리 뱅크의 제 1 상부 물리적 섹터는 데이터 독출시 동시에 액세스되는 것을 특징으로 하는 메모리 셀 어레이.
  13. 삭제
  14. 삭제
  15. 프로그램 제어신호 및 소거 제어신호에 기초하여 프로그램 전압 및 소거 전압을 발생시키는 고전압 발생회로;
    뱅크 어드레스, 상기 프로그램 전압 및 상기 소거 전압에 기초하여 워드라인 구동신호를 발생시키는 행 디코더;
    상기 뱅크 어드레스를 디코딩하여 칼럼 선택신호를 발생시키는 열 디코더; 및
    복수의 행으로 구성되고 복수의 메모리 뱅크를 포함하고 상기 워드라인 구동신호 및 상기 칼럼 선택신호에 응답하여 동작하는 메모리 셀 어레이를 포함하고,
    상기 메모리 셀 어레이는
    논리적 섹터들 각각의 부분으로 이루어진 물리적 섹터를 복수 개 갖는 복수의 서브 메모리 뱅크; 및
    상기 서브 메모리 뱅크들 각각에 전용된(dedicated) 센스 앰프를 복수 개 포함하고,
    상기 메모리 뱅크는 상기 행들 중 다른 행에 있는 서브 메모리 뱅크들의 조합으로 구성되며
    상기 논리적 섹터는 비휘발성 반도체 메모리 장치의 소거 및 센싱의 단위인 비휘발성 메모리 장치.
  16. 삭제
  17. 삭제
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