KR100721018B1 - 플래시 메모리 장치 및 그것의 소거 방법 - Google Patents

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Abstract

여기에 개시된 플래시 메모리의 소거 방법은, 입력된 어드레스를 근거로 하여 복수 개의 섹터들을 그룹화하는 단계, 상기 그룹화된 복수 개의 섹터들을 동시에 프리-프로그램하는 단계, 상기 그룹화된 복수 개의 섹터들을 동시에 소거하는 단계, 그리고 상기 그룹화된 복수 개의 섹터들을 동시에 포스트-프로그램하는 단계를 포함하는 것을 특징으로 한다. 이상과 같은 본 발명에 의하면, 복수 개의 섹터들에 대한 소거가 동시에 수행되므로, 플래시 메모리 장치의 소거 시간을 효과적으로 줄일 수 있다.

Description

플래시 메모리 장치 및 그것의 소거 방법{FLASH MEMORY AND ERASE METHOD THEREOF}
도 1은 일반적인 플래시 메모리 셀의 구조를 보여주는 단면도;
도 2는 온 셀 및 오프 셀의 문턱 전압 분포를 보여주는 도면;
도 3은 일반적인 노어형 플래시 메모리 장치의 소거 방법과, 소거에 따른 플래시 메모리 셀의 문턱 전압 분포를 보여주는 도면;
도 4는 본 발명에 따른 노어형 플래시 메모리 장치의 전체 구성을 보여주는 블록도;
도 5는 도 4에 도시된 메모리 셀 어레이의 상세 구성을 보여주는 도면;
도 6은 본 발명에 따른 노어형 플래시 메모리 장치의 소거 방법을 보여주는 흐름도;
도 7은 도 6에 도시된 멀티 섹터에 대한 프리-프로그램 동작을 상세하게 보여주는 흐름도;
도 8은 도 6에 도시된 멀티 섹터에 대한 메인 소거 동작을 상세하게 보여주는 흐름도;
도 9은 도 6에 도시된 멀티 섹터에 대한 포스트-프로그램 동작을 상세하게 보여주는 흐름도이다.
* 도면의 주요 부분에 대한 부호 설명 *
100 ; 메모리 셀 어레이 110-130 : 뱅크
SG0, SG1, SG2 : 섹터 그룹
110-11M-1, 120-12M-1, 130-13M-1 : 섹터
본 발명은 불 휘발성 반도체 메모리 장치들에 관한 것으로, 좀 더 구체적으로는 플래시 메모리 장치 및 그것의 소거 방법에 관한 것이다.
반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치(volatile semiconductor memory device)와 불 휘발성 반도체 메모리 장치(non-volatile semiconductor memory device)로 구분된다. 휘발성 반도체 메모리 장치는 읽고 쓰는 속도가 빠르지만 외부 전원 공급이 끊기면 저장된 내용이 사라져 버리는 단점이 있다. 반면에, 불 휘발성 반도체 메모리 장치는 외부 전원 공급이 중단되더라도 그 내용을 보존한다. 그러므로, 불 휘발성 반도체 메모리 장치는 전원이 공급되었는지의 여부에 관계없이 보존되어야 할 내용을 기억시키는 데 쓰인다. 불 휘발성 반도체 메모리 장치 중에서도 플래시(flash) EEPROM(electrically erasable programmable read-only memory)은 집적도가 높아, 대용량 보조 기억 장치로의 응용에 매우 유리하다. 특히, 노어형 플래시 메모리 장치(NOR flash memory device) 는 프로그램 및 독출 동작시 속도가 월등히 빠르기 때문에 고속 동작을 요하는 사용자들로부터 많은 호응을 얻고 있다.
도 1은 일반적인 플래시 메모리 셀(10)의 구조를 보여주는 단면도이고, 도 2는 온 셀 및 오프 셀의 문턱 전압 분포를 보여주는 도면이다.
도 1을 참조하면, 플래시 메모리 셀은 P형 반도체 기판(11)(또는 벌크-bulk)에 형성된 소오스 영역(12)과 드레인 영역(13)을 포함한다. 상기 소오스 영역(12)과 드레인 영역(13) 사이는 채널 영역(15)이 형성되고, 채널 영역(15) 상부에는 약 100Å의 두께를 갖는 얇은 절연막(14)과, 플로팅 게이트(floating gate ; 16)가 형성된다. 그리고 플로팅 게이트(16) 상부에는 절연막(17)과, 제어 게이트(control gate ; 18)가 순차적으로 형성된다. 제어 게이트(18)는 워드 라인에 연결된다.
노어형 플래시 메모리 셀은 소오스 영역(12)과 반도체 기판(11)에 0V의 접지 전압을 인가하고, 제어 게이트(18)에 약 +10V의 고전압을 인가하고, 그리고 드레인 영역(13)에 열전자(hot electron)를 발생시키기에 적당한 5V의 전압을 인가함으로써 프로그램된다. 이러한 프로그램 동작에 따르면, 플로팅 게이트(16)에는 충분한 양의 음의 전하들이 축적되어, 플로팅 게이트(16)는 음(-) 전위를 갖게 된다. 이는 읽기 동작이 수행될 때 상기 플래시 메모리 셀의 문턱 전압(threshold voltage)이 높아지게 한다.
읽기 동작이 수행되기 위해서는 제어 게이트(18)에 약 5V의 전압이 인가되고, 소오스 영역(13)에 접지 전압이 인가된다. 이 경우, 프로그램되어 문턱 전압이 높아진 메모리 셀의 채널 영역(15)은 도전되지 않는다. 즉, 상기 메모리 셀은 '오 프' 상태를 가지며, 그것의 문턱 전압은 도 2에 도시된 바와 같이 약 7V 내지 9V 범위 내에 분포된다.
임의의 섹터(sector)에 존재하는 플래시 메모리 셀들은 F-N 터널링 스킴(Fowler-Nordheim tunneling scheme)에 의해서 동시에 소거된다. F-N 터널링 스킴에 따르면, 약 -10V의 음의 고전압이 제어 게이트(18)에 인가되고, F-N 터널링을 발생시키기에 적당한 6V∼9V의 양의 전압이 반도체 기판(11)에 인가된다. 이때 소오스 영역(12) 및 드레인 영역(13)은 플로팅 상태(floating state)로 유지된다. 이러한 바이어스 조건에 따르면, 제어 게이트(18)와 반도체 기판(11) 사이에 약 6∼7㎹/㎝의 강한 전계가 형성된다. 그 결과, F-N 터널링(Fowler-Nordheim tunneling) 현상이 발생하게 된다. F-N 터널링 현상에 따르면, 플로팅 게이트(16)에 축적된 음(-)의 전하들은 약 100Å의 얇은 절연막(15)을 통해 소오스 영역(12)으로 방출된다. 이는 읽기 동작이 수행될 때 상기 플래시 메모리 셀의 문턱 전압이 낮아지게 한다.
플래시 메모리 장치에 관련된 다양한 소거 방법들이 U.S. Pat. No. 5,781,477에 'FLASH MEMORY SYSTEM HAVING FAST ERASE OPERATION'이라는 제목으로, U.S. Pat. No. 5,132,935에 'ERASURE OF EEPROM MEMORY ARRAYS TO PREVENT OVER-ERASED CELLS'이라는 제목으로, U.S. Pat. No. 5,220,533에 'METHOD AND APPARATUS FOR PREVENTING OVER ERASURE IN A FLASH CELL'이라는 제목으로, U.S. Pat. No. 5,513,193에 'NON-VOLATILE SEMICONDUCTOR MEMORY DEVICE CAPABLE OF CHECKING THE THRESHOLD VALUE OF MEMORY CELLS'이라는 제목으로, 그리고 U.S. Pat. No. 5,805,501에 'FLASH MEMORY DEVICE WITH MULTIPLE CHECKPOINT ERASE SUSPEND LOGIC'이라는 제목으로 게재되어 있다.
소거된 플래시 메모리 셀의 문턱 전압은, 통상적으로, 1V∼3V 범위에 분포된다. 하지만, 섹터의 모든 메모리 셀들이 동시에 소거될 때 특정한 플래시 메모리 셀(들)의 문턱 전압이 1V 이하로 낮아지는 현상이 발생하게 된다. 1V 이하의 문턱 전압을 갖는 플래시 메모리 셀은, 통상적으로, 과소거(over erase)된 플래시 메모리 셀이라 불린다. 그러한 과소거된 플래시 메모리 셀들은, 문턱 전압이 온 상태에 대응하는 목표 문턱 전압 범위(target threshold voltage range)(예를 들면, 1V∼3V) 이내로 이동시키는 소거 리페어 동작(erase repair operation)에 의해서 치유될 수 있다. 소거 리페어 동작시 과소거된 플래시 메모리 셀의 문턱 전압을 목표 문턱 전압 범위(1V∼3V) 내로 이동시키기 위해 수행되는 프로그램을 포스트-프로그램(post-program)이라 한다.
도 3은 일반적인 노어형 플래시 메모리 장치의 소거 방법과, 소거에 따른 플래시 메모리 셀의 문턱 전압 분포를 보여주는 도면이다. 도 3을 참조하면, 노어형 플래시 메모리 장치의 소거 방법은, 프리-프로그램(pre-programming) 동작과(S20 단계), 메인 소거(main erasing) 동작(S30 단계), 그리고 포스트-프로그램(post-programming) 동작(S40 단계)으로 구성된다.
프리-프로그램 동작은 앞에서 설명된 정상적인 프로그램 동작과 동일한 바이어스 조건을 이용하여 수행되며, 메인 소거 동작시 메모리 셀들이 과도하게 소거되는 것을 방지한다. 프리-프로그램 동작은 프로그램 동작과 프로그램 검증 동작으로 구성된다. 프리-프로그램 동작 구간 동안 선택된 섹터에 속한 모든 메모리 셀들이 프로그램 상태가 될 때까지 프로그램 및 프로그램 검증 동작이 반복적으로 수행된다. 그 결과, 프로그램된 메모리 셀들의 문턱 전압들은, 약 7V 또는 그보다 높은 레벨들(즉, 오프-셀의 문턱 전압)로 이동된다.
메인 소거 동작은 섹터의 모든 메모리 셀들이 온-셀 상태가 되도록 한다. 메인 소거 동작은 소거 동작과 소거 검증 동작으로 구성된다. 상기 소거 동작은 앞에서 설명된 소거 동작을 위한 바이어스 조건을 이용하여 수행된다. 메인 소거 동작 구간 동안 선택된 섹터에 속한 모든 메모리 셀들이 소거 상태가 될 때까지 소거 및 소거 검증 동작이 반복적으로 수행된다.
한편, 선택된 섹터에 속한 메모리 셀들은 셀 특성상 소거 속도에 차이를 갖게 된다. 그러므로, 프리-프로그램 동작이 수행되었다 하더라도 메인 소거 동작에 의해 과도하게 소거된 메모리 셀들(즉, 목표 문턱 전압의 최소값 이하의 문턱 전압을 갖는 메모리 셀들)이 존재하게 된다. 이와 같은 문제를 해결하기 위해 포스트-프로그램이 수행된다.
포스트-프로그램을 수행하기 위해서는, 과도하게 소거된 메모리 셀들의 소오스 및 기판은 접지되고, 제어 게이트는 프로그램 전압(예를 들면, 10V) 보다 낮은 전압(예를 들면, 3V)에 연결되며, 드레인은 약 5V∼6V의 전압에 연결된다. 이러한 전압 바이어스 조건의 결과로서, 프리-프로그램 동작보다 적은 양의 음의 전하들이 부유 게이트에 축적된다. 포스트-프로그램 동작은, 프리-프로그램 동작과 동일한 절차를 통해 수행된다. 포스트-프로그램 동작에 따르면, 과소거된 플래시 메모리 셀들의 문턱 전압이 온 상태에 대응하는 목표 문턱 전압 범위(예를 들면, 1V∼3V) 이내로 이동하게 된다.
앞서 설명된 바와 같이, 노어 타입의 플래시 메모리 장치의 소거 동작은 매우 복잡한 과정을 통해 수행된다. 특히, 노어 플래시 메모리 장치는 섹터 단위로 소거되기 때문에, 복수 개의 섹터들을 소거하기 위해서는 각각의 섹터에 대한 소거 동작이 순차적으로 수행되어야만 한다. 즉, 도 3에 도시된 방법에 의해 하나의 섹터에 대한 소거 동작이 수행되고 나면, 다시 도 3에 도시된 방법에 의해 다음번 섹터에 대한 소거 동작이 수행되어야만 한다. 이와 같은 소거 동작에 따르면, 전체 소거 시간은 하나의 섹터를 소거하는 시간에 섹터의 전체 개수를 곱한 만큼에 해당된다. 따라서, 소거하고자 하는 섹터의 개수가 증가할수록 소거 시간이 증가하게 되는 문제점이 있다.
따라서, 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로, 소거 시간을 줄일 수 있는 플래시 메모리 장치 및 그것의 소거 방법을 제공하는 데 있다.
(구성)
상기의 과제를 이루기 위하여 본 발명에 의한 플래시 메모리의 소거 방법은, 입력된 어드레스를 근거로 하여 복수 개의 섹터들을 그룹화하는 단계; 상기 그룹화된 복수 개의 섹터들을 동시에 프리-프로그램하는 단계; 상기 그룹화된 복수 개의 섹터들을 동시에 소거하는 단계; 그리고 상기 그룹화된 복수 개의 섹터들을 동시에 포스트-프로그램하는 단계를 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 입력된 어드레스에 대응되는 섹터들이 모두 소거될 때까지 상기 프리-프로그램 단계, 상기 소거 단계, 및 상기 포스트-프로그램 단계를 반복하는 단계를 더 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 그룹화된 복수 개의 섹터들은 동일한 행 어드레스를 갖는 것을 특징으로 한다.
이 실시예에 있어서, 상기 그룹화된 복수 개의 섹터들은 서로 다른 복수 개의 뱅크들에 포함된 것을 특징으로 한다.
이 실시예에 있어서, 상기 그룹화된 복수 개의 섹터들의 개수는, 동시에 프로그램 가능한 섹터의 개수와, 동시에 소거 가능한 섹터의 개수 중 어느 하나에 의해 결정되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 복수 개의 섹터들을 동시에 프리-프로그램하는 단계는, 상기 그룹화된 복수 개의 섹터들 중 프리-프로그램될 섹터를 마킹하는 단계; 그리고 상기 마킹된 섹터를 동시에 프리-프로그램하는 단계를 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 마킹된 섹터가 존재하지 않는 경우, 상기 그룹화된 복수 개의 섹터들에 대한 프리-프로그램 동작을 생략하는 단계를 더 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 복수 개의 섹터들을 동시에 소거하는 단계는, 상 기 그룹화된 복수 개의 섹터들 중 소거될 섹터를 마킹하는 단계; 그리고 상기 마킹된 섹터를 동시에 소거하는 단계를 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 마킹된 섹터가 존재하지 않는 경우, 상기 그룹화된 복수 개의 섹터들에 대한 소거 동작을 생략하는 단계를 더 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 복수 개의 섹터들을 동시에 포스트-프로그램하는 단계는, 상기 그룹화된 복수 개의 섹터들 중 포스트-프로그램될 섹터를 마킹하는 단계; 그리고 상기 마킹된 섹터를 동시에 포스트-프로그램하는 단계를 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 마킹된 섹터가 존재하지 않는 경우, 상기 그룹화된 복수 개의 섹터들에 대한 포스트-프로그램 동작을 생략하는 단계를 더 포함하는 것을 특징으로 한다.
상기의 과제를 이루기 위하여 본 발명에 의한 플래시 메모리 장치는, 각각이 복수 개의 섹터들로 구성된 복수 개의 뱅크들을 포함하는 메모리 셀 어레이; 입력된 어드레스를 근거로 하여 상기 복수 개의 섹터들을 그룹화하는 컨트롤러; 그리고 상기 컨트롤러의 제어에 응답해서, 상기 그룹화된 복수 개의 섹터들을 동시에 소거하는 복수 개의 기입 드라이버들을 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 기입 드라이버들은 대응되는 섹터에 대한 프리-프로그램 동작과, 메인 소거 동작과, 포스트-프로그램 동작을 각각 동시에 수행하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 입력된 어드레스에 대응되는 섹터들이 모두 소거될 때까지 상기 프리-프로그램 동작과, 상기 메인 소거 동작과, 상기 포스트-프로그램 동작이 반복되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 컨트롤러의 제어에 응답해서, 대응되는 섹터들에 대한 프리-프로그램 결과와, 메인 소거 결과와, 포스트 프로그램 결과를 감지하는 복수 개의 감지 증폭기들을 더 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 그룹화된 복수 개의 섹터들은 동일한 행 어드레스를 갖는 것을 특징으로 한다.
이 실시예에 있어서, 상기 그룹화된 복수 개의 섹터들은 서로 다른 복수 개의 뱅크들에 포함된 것을 특징으로 한다.
이 실시예에 있어서, 상기 그룹화된 복수 개의 섹터들의 개수는, 동시에 프로그램 가능한 섹터의 개수와, 동시에 소거 가능한 섹터의 개수 중 어느 하나에 의해 결정되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 컨트롤러는 상기 어드레스 정보에 해서 상기 복수 개의 섹터들 중 프리-프로그램될 섹터를 마킹하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 그룹화된 복수 개의 섹터들 중 상기 마킹된 섹터들은 동시에 프리-프로그램되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 그룹화된 복수 개의 섹터들 중 상기 마킹된 섹터가 존재하지 않으면, 상기 섹터들에 대한 프리-프로그램 동작은 생략되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 컨트롤러는 상기 어드레스 정보에 해서 상기 복수 개의 섹터들 중 메인 소거될 섹터를 마킹하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 그룹화된 복수 개의 섹터들 중 상기 마킹된 섹터들은 동시에 소거되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 그룹화된 복수 개의 섹터들 중 상기 마킹된 섹터가 존재하지 않으면, 상기 섹터들에 대한 메인 소거 동작은 생략되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 컨트롤러는 상기 어드레스 정보에 해서 상기 복수 개의 섹터들 중 포스트-프로그램될 섹터를 마킹하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 그룹화된 복수 개의 섹터들 중 상기 마킹된 섹터들은 동시에 포스트-프로그램되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 그룹화된 복수 개의 섹터들 중 상기 마킹된 섹터가 존재하지 않으면, 상기 섹터들에 대한 포스트-프로그램 동작은 생략되는 것을 특징으로 한다.
(실시예)
이하 본 발명에 따른 실시예를 첨부된 도면을 참조하여 상세히 설명한다.
본 발명의 신규한 플래시 메모리 장치는 서로 다른 뱅크에 속한 복수 개의 섹터들(즉, 멀티 섹터들)을 그룹화하고, 그룹화된 복수 개의 섹터들을 동시에 소거한다. 그 결과, 플래시 메모리 장치의 소거 시간을 효과적으로 줄일 수 있다.
도 4는 본 발명에 따른 노어형 플래시 메모리 장치의 개략적인 구성을 보여 주는 블록도이고 도 5는 도 4에 도시된 메모리 셀 어레이(100)의 상세 구성을 보여주는 도면이다.
도 4 및 도 5를 참조하면, 본 발명에 따른 플래시 메모리 장치는 메모리 셀 어레이(100), 열 선택부(20), 행 선택부(30), 데이터 입출력 회로(40), 입출력 버퍼(50), 컨트롤러(60), 및 전압 발생회로(70)를 포함한다.
메모리 셀 어레이(100)는 도 5에 도시된 바와 같이 복수개의 뱅크들(110, 120, 130)로 구성된다. 각각의 뱅크(110, 120, 130)는 소거 단위인 복수 개의 섹터들(110, 111, 112, …)(120, 121, 122, …)(130, 131, 132, …)로 구성된다. 각각의 섹터는 복수 개의 행들(즉, 워드 라인들)과 복수 개의 열들(즉, 비트 라인들)의 교차 영역에 배열된 복수 개의 메모리 셀들을 포함한다.
전압 발생 회로(70)는 메모리 셀에 대한 프로그램, 소거, 및 독출 동작에서 필요로 하는 복수 개의 정전압들(예를 들면, 벌크 전압(VBULK), 워드라인 전압(VWL), 비트라인 전압(VBL))을 발생한다. 행 선택부(30)는 행 어드레스(X-Addr)에 응답해서 하나의 워드라인을 선택하고, 전압 발생 회로(70)에서 발생된 워드라인 전압(VWL)을 선택된 워드라인으로 인가한다. 열 선택부(20)는 열 어드레스(Y-Addr)에 응답해서 각 뱅크(110, 120, 130)에 대응되는 복수 개의 비트라인들을 선택한다. 입출력 버퍼(50)는 메모리 셀 어레이(100)에 프로그램될 데이터와, 메모리 셀 어레이(100)로부터 감지된 데이터를 저장한다.
데이터 입출력 회로(40)는 기입 드라이버 블록(42)과 감지 증폭기 블록(44) 을 포함한다. 기입 드라이버 블록(42)에는 복수 개의 뱅크들(110, 120, 130)에 각각 대응되는 복수 개의 기입 드라이버들(미 도시됨)이 포함된다. 그리고, 감지 증폭기 블록(44)에는 복수 개의 뱅크들(110, 120, 130)에 각각 대응되는 복수 개의 감지 증폭기들(미 도시됨)이 포함된다. 기입 드라이버들은 서로 다른 뱅크에 포함된 복수 개의 섹터들로 프로그램/소거 전압을 인가한다. 감지 증폭기들은 서로 다른 뱅크에 포함된 복수 개의 섹터들로부터 데이터를 감지한다. 입출력 버퍼(50)는 프로그램될 데이터와 감지된 데이터를 저장한다.
컨트롤러(60)는 플래시 메모리의 프로그램, 소거, 및 독출 동작과 관련된 제반 동작을 제어한다. 특히, 컨트롤러(60)는 각각의 뱅크에 대해 각각 독립적으로 구성된 기입 드라이버와 감지 증폭기의 동작을 제어하여, 서로 다른 뱅크에 포함된 복수 개의 섹터들을 동시에 소거한다. 이를 위해 컨트롤러(60) 내부에는 소거 동작의 각 단계를 제어하기 위한 회로 구성, 예를 들면 행 어드레스 카운터, 뱅크 어드레스 카운터 등이 구비된다.
아래에서 상세히 설명되겠지만, 본 발명에 따른 플래시 메모리 장치는 복수 개의 뱅크들에 포함되어 있는 복수 개의 섹터들에 대한 소거 동작을 동시에 수행한다. 상기 복수 개의 섹터들은 도 5에 도시된 바와 같이 섹터 그룹(Sector Group ; SG)을 형성하며, 상기 소거 동작은 섹터 그룹 단위로 수행된다. 각 섹터 그룹(SG0, SG1, …)은 행 방향으로 동일한 위치에 속한 섹터들((110, 120, 130)(111, 121, 131), …)로 구성된다. 각 섹터 그룹에 포함된 섹터들의 개수는, 노어형 플래시 메모리 장치가 동시에 프로그램할 수 있는 섹터의 개수와, 동시에 소거할 수 있는 섹터의 개수(예를 들면, 4개 또는 8개의 섹터)의 범위 내에서 조절 가능하다. 그리고, 섹터 그룹들(SG0, SG1, SG2, …)의 크기 및 구성은 서로 동일하지 않아도 된다.
도 6은 본 발명에 따른 노어형 플래시 메모리 장치의 소거 방법을 보여주는 흐름도로서, 서로 다른 뱅크들에 포함되어 있는 복수 개의 섹터들을 동시에 소거할 수 있는 방법이 도시되어 있다.
도 5 및 도 6을 참조하면, 소거 동작시 본 발명에 따른 플래시 메모리 장치는 먼저 외부로부터 소거 동작을 알리는 소거 명령(erase command)과, 소거될 메모리 셀의 어드레스를 입력받는다. 그리고, 입력된 어드레스를 근거로 하여 복수 개의 섹터들을 그룹화 한다(S100 단계). 섹터들을 그룹화하는 동작은 소거와 관련된 동작을 제어하는 컨트롤러(60)에 의해 수행된다. 동일한 그룹에 속한 복수 개의 섹터들을 이하, 멀티 섹터라 부르기로 한다. 멀티 섹터는 서로 다른 뱅크에 포함되며, 동일한 행 어드레스(XAddr)를 갖는 섹터들로 구성된다. 입력된 어드레스와 섹터 정보는 임의의 데이터 저장 공간, 예컨대 어드레스 버퍼에 저장된다.
이어서, 컨트롤러(60)는 행 어드레스 카운터 값을 0으로 초기화 한다(S150 단계). 행 어드레스 카운터는 컨트롤러(60)에 구비된다. 행 어드레스 카운터 값은 멀티 섹터에 대한 소거 동작을 행 어드레스(즉, 워드라인) 단위로 제어하는데 사용된다. 아래에서 설명될 멀티 섹터에 대한 프리-프로그램 동작과, 소거 동작, 및 포스트-프로그램 동작은 행 어드레스 카운터 값을 증가시키면서 수행된다.
행 어드레스 카운터가 초기화되고 나면, 그룹화된 멀티 섹터들 중 실제 소거 될 섹터들이 프리-프로그램된다(S200 단계). S200 단계에서 수행되는 프리-프로그램 동작은 동일한 그룹 내에서 선택된 섹터들에 대해 동시에 수행된다. 프리-프로그램 동작은 정상적인 프로그램 동작과 동일한 바이어스 조건을 갖는다. 예를 들면, 선택된 섹터들에 포함되어 있는 메모리 셀의 소오스 영역과 반도체 기판에 0V의 접지 전압을 인가하고, 제어 게이트에 약 +10V의 고전압을 인가하고, 그리고 드레인 영역에 열전자(hot electron)를 발생시키기에 적당한 5V의 전압을 인가한다. 이러한 바이어스 조건에 따르면, 플로팅 게이트에는 충분한 양의 음의 전하들이 축적되어, 메모리 셀의 문턱 전압(threshold voltage)이 높아지게 된다. 이는 소거 동작시 메모리 셀들이 과도하게 소거되는 것을 방지한다. 여기서, 설명의 편의를 위해 프리-프로그램 단계에 포함되어 있는 검증 동작에 대해서는 설명되지 않았다. 그러나, 이 분야의 통상의 지식을 가진 이들에게 잘 알려져 있는 바와 같이 상기 프리-프로그램 동작은 선택된 멀티 섹터들에 포함되어 있는 모든 메모리 셀들이 소정의 문턱 전압으로 높아질 때까지 프로그램 동작과, 프로그램 검증 동작이 반복적으로 수행된다. 여기서, 프리-프로그램 동작은 컨트롤러(60)의 제어에 응답해서, 각각의 뱅크에 대해 각각 독립적으로 구성된 기입 드라이버들과 감지 증폭기들에 의해 수행된다. 예를 들면, 프리-프로그램 동작시 수행되는 프로그램 동작은 기입 드라이버들을 통해서 수행되고, 프리-프로그램 동작시 수행되는 프로그램 검증 동작은 감지 증폭기들을 통해서 수행된다. 여기서, 프리-프로그램 동작시 수행되는 프로그램 동작은, 소정의 데이터가 일률적으로 프로그램된다는 점에서 정상적인 프로그램 동작과는 차이가 있다.
도 7은 도 6에 도시된 멀티 섹터에 대한 프리-프로그램 동작(S200)을 상세하게 보여주는 흐름도이다.
도 7을 참조하면, 프리-프로그램 단계(S200)에서는 먼저 뱅크 어드레스 카운터가 0의 값으로 초기화된다(S2100 단계). 뱅크 어드레스 카운터는 컨트롤러(60)에 구비된다. 뱅크 어드레스 카운터 값은 S100 단계에서 형성된 섹터 그룹 내에서 동시에 프리-프로그램될 섹터들을 뱅크 단위로 스캐닝할 때 사용된다. 스캐닝시 컨트롤러(60)는 선택된 뱅크에 포함된 섹터의 정보가 소거될 섹터로서 어드레스 버퍼에 로드되어 있는지 여부를 판별한다(S2200 단계). S2200 단계에서의 판별 결과, 해당 섹터의 정보가 소거될 섹터로서 로드되어 있으면, 이를 프리-프리프로그램될 섹터로서 마킹한다(S2300 단계). S2300 단계에서 수행되는 마킹 동작은 컨트롤러(60)의 제어에 의해 수행된다. 상기 마킹 결과는 소정의 데이터 저장 수단, 예를 들면 레지스터 등에 저장된다.
이어서, 스캐닝된 현재의 뱅크가 마지막 뱅크인지 여부가 판별된다(S2400 단계). S2400 단계에서의 판별 결과, 해당 뱅크가 마지막 뱅크가 아니면 뱅크 어드레스는 1만큼 증가되고(S2500 단계), 수순은 S2200 단계로 되돌아 간다. 그리고 S2400 단계에서의 판별 결과, 해당 뱅크가 마지막 뱅크면 스캐닝 동작은 종료된다.
계속해서, 프리-프로그램될 섹터로 마킹된 섹터가 1개 이상 존재하는지 여부가 판별된다(S2600 단계). S2600 단계에서의 판별 결과, 마킹된 섹터가 1개 이상 존재하면 마킹된 섹터들은 동시에 프리-프로그램된다(S2700). 그리고 S2600 단계에서의 판별 결과, 마킹된 섹터가 존재하지 않으면 해당 섹터 그룹에 대한 프리-프로 그램 동작은 생략된다.
다시 도 6을 참조하면, 멀티 섹터들에 대한 프리-프로그램 동작에 이어 멀티 섹터에 대한 메인 소거 동작이 수행된다(S300 단계). S300 단계에서 수행되는 메인 소거 동작 역시 동일한 그룹에 속한 섹터들 중 선택된 섹터들에 대해 동시에 수행된다. 상기 선택된 섹터들에 구비되어 있는 메모리 셀들은 F-N 터널링 스킴(Fowler-Nordheim tunneling scheme)에 의해서 동시에 소거된다. F-N 터널링 스킴에 따르면, 약 -10V의 음의 고전압이 메모리 셀의 제어 게이트에 인가되고, F-N 터널링을 발생시키기에 적당한 6V∼9V의 양의 전압이 반도체 기판에 인가된다. 이때 상기 메모리 셀의 소오스 영역 및 드레인 영역은 플로팅 상태(floating state)로 유지된다. 이러한 바이어스 조건에 따르면, 플로팅 게이트에 축적된 음(-)의 전하들이 소오스 영역으로 방출되어, 메모리 셀의 문턱 전압이 낮아지게 된다. 메인 소거 동작은 선택된 멀티 섹터들에 속한 모든 메모리 셀들이 소거 상태(즉, 온 셀 상태)가 될 때까지 반복적으로 수행된다. 메인-소거 동작은 컨트롤러(60)의 제어에 응답해서, 각각의 뱅크에 대해 각각 독립적으로 구성된 기입 드라이버들과 감지 증폭기들에 의해 수행된다.
도 8은 도 6에 도시된 멀티 섹터에 대한 메인 소거 동작(S300)을 상세하게 보여주는 흐름도이다.
도 8을 참조하면, 메인 소거 단계(S300)에서는 먼저 뱅크 어드레스 카운터가 0의 값으로 초기화된다(S3100 단계). 그리고 나서, 현재 선택된 뱅크에 대응되는 섹터의 정보가 소거될 섹터로서 어드레스 버퍼에 로드되어 있는지 여부가 판별된다 (S3200 단계). S3200 단계에서의 판별 결과, 해당 섹터의 정보가 소거될 섹터로서 로드되어 있으면, 상기 섹터를 소거될 섹터로서 마킹한다(S3300 단계). S3300 단계에서 수행되는 마킹 동작은 컨트롤러(60)의 제어에 의해 수행된다. 상기 마킹 결과는 소정의 데이터 저장 수단, 예를 들면 레지스터 등에 저장된다.
이어서, 스캐닝된 현재의 뱅크가 마지막 뱅크인지 여부가 판별된다(S3400 단계). S3400 단계에서의 판별 결과, 해당 뱅크가 마지막 뱅크가 아니면 뱅크 어드레스는 1만큼 증가되고(S3500 단계), 수순은 S3200 단계로 되돌아 간다. 그리고 S3400 단계에서의 판별 결과, 해당 뱅크가 마지막 뱅크면 스캐닝 동작은 종료된다.
계속해서, 소거될 섹터로 마킹된 섹터가 1개 이상 존재하는지 여부가 판별된다(S3600 단계). S3600 단계에서의 판별 결과, 마킹된 섹터가 1개 이상 존재하면 마킹된 섹터들은 동시에 소거된다(S3700). 그리고 S3600 단계에서의 판별 결과, 마킹된 섹터가 존재하지 않으면 해당 섹터 그룹에 대한 소거 동작은 생략된다.
도 7 및 도 8에서 알 수 있는 바와 같이, 본 발명에 따른 멀티 섹터들에 대한 프리-프로그램/메인소거 동작은, 동시에 프리-프로그램/메인소거될 섹터들을 스캐닝하는 과정과, 스캐닝된 결과를 동시에 프리-프로그램/메인소거하는 과정으로 구성된다. 그리고, 상기 멀티 섹터들에 대한 프리-프로그램 동작과 메인소거 동작은, 수행하고자 하는 동작이 프리-프로그램 동작이냐 소거 동작이냐만 다를 뿐, 기본적인 과정은 사실상 동일하다.
다시 도 6을 참조하면, 멀티 섹터들에 대한 메인 소거 동작에 이어 포스트-프로그램이 수행된다(S400 단계). S400 단계에서 수행되는 포스트-프로그램 동작 역시 동일한 그룹에 속한 섹터들 중에서 선택된 섹터들에 대해 동시에 수행된다. 포스트-프로그램은 과도하게 소거된 메모리 셀들의 문턱 전압을 온 상태에 대응하는 목표 문턱 전압 범위(예를 들면, 1V∼3V) 이내로 이동시킨다. 포스트-프로그램 동작은 컨트롤러(60)의 제어에 응답해서, 각각의 뱅크에 대해 각각 독립적으로 구성된 기입 드라이버들과 감지 증폭기들에 의해 수행된다.
도 9는 도 6에 도시된 멀티 섹터에 대한 포스트-프로그램 동작(S400)을 상세하게 보여주는 흐름도이다.
도 7 및 도 9를 참조하면, 본 발명에 따른 멀티 섹터들에 대한 포스트-프로그램 동작은 수행하고자 하는 동작이 프리-프로그램 동작이냐 포스트-프로그램 동작이냐만 다를 뿐, 기본적인 과정은 사실상 도 7과 동일하다. 따라서, 중복되는 설명을 피하기 위해, 도 9에 대한 상세 설명은 이하 생략하기로 한다.
다시 도 6을 참조하면, 포스트-프로그램이 수행되고 나면, 현재 선택된 행이 소거될 마지막 행인지 여부가 판별된다(S500 단계). 현재 선택된 행이 소거될 마지막 행인지 여부는 행 어드레스 카운터의 값이 소거될 행 어드레스의 최대 설정치에 이르렀는지 여부를 판단함으로써 알 수 있다. S500 단계에서의 판별 결과, 해당 행이 마지막 행이 아니면, 행 어드레스는 1만큼 증가된 후(S550 단계), 수순은 S200 단계로 되돌아 간다. 그리고, S500 단계에서의 판별 결과, 해당 행이 마지막 행이면, 수순은 종료된다.
앞에서 설명한 바와 같이, 본 발명에 따른 플래시 메모리 장치의 소거 방법에 따르면, 서로 다른 뱅크에 속한 복수 개의 섹터들(즉, 멀티 섹터들)이 그룹화되 어 동시에 소거됨을 알 수 있다. 여기서, 각각의 멀티 섹터 그룹에서 실제 소거될 섹터의 개수는 도 5에서 빗금으로 표시된 바와 같이 섹터 그룹(SG0, SG1, SG2, …)별로 다르게 구성될 수 있다. 그리고, 각 섹터 그룹의 크기는 소거의 각 단계별로 다르게 적용될 수도 있다. 예를 들면, 플래시 메모리 장치가 4개의 섹터를 동시에 프로그램할 수 있고 8개의 섹터를 동시에 소거할 수 있는 경우, 프리-프로그램과 포스트-프로그램 동작에 적용되는 섹터 그룹은 4개의 섹터로 구성될 수 있고, 메인 소거 동작에 적용되는 섹터 그룹은 8개의 섹터로 구성될 수 있다. 즉, 프리-프로그램과 포스트-프로그램 구간 동안 동시에 프로그램될 섹터의 개수와, 메인 소거 동작 구간 동안 동시에 소거될 섹터의 개수는 회로의 구성에 따라 다양하게 변형 및 변경 가능하다.
이상과 같은 본 발명에 의하면, 복수 개의 섹터들에 대한 소거가 동시에 수행되므로, 플래시 메모리 장치의 소거 시간을 효과적으로 줄일 수 있다. 그 결과, 소거를 위해 플래시 메모리 장치에 로딩된 섹터의 패턴 또는 동시에 프로그램/소거할 수 있는 개수에 따라, 최대 1/N (여기서, N은 섹터들의 개수) 수준으로 소거 시간을 단축시킬 수 있다.
이상에서 설명된 본 발명에 따른 플래시 메모리 장치의 소거 방법의 구체적인 구성은 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능하다. 특히, 멀티 섹터들에 대한 프리-프로그램 동작, 메인 소거 동작, 및 포스트 프로그램에 적용되는 바이어스는 다양한 실시 예가 존재할 수 있다.
즉, 발명의 실시 예를 설명하기 위해 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
이상과 같은 본 발명에 의하면, 복수 개의 섹터들에 대한 소거가 동시에 수행되므로, 플래시 메모리 장치의 소거 시간을 효과적으로 줄일 수 있다.

Claims (27)

  1. 입력된 어드레스를 근거로 하여 복수 개의 섹터들을 그룹화하는 단계;
    상기 그룹화된 복수 개의 섹터들을 동시에 프리-프로그램하는 단계;
    상기 그룹화된 복수 개의 섹터들을 동시에 소거하는 단계; 그리고
    상기 그룹화된 복수 개의 섹터들을 동시에 포스트-프로그램하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리의 소거 방법.
  2. 제 1 항에 있어서,
    상기 입력된 어드레스에 대응되는 섹터들이 모두 소거될 때까지 상기 프리-프로그램 단계, 상기 소거 단계, 및 상기 포스트-프로그램 단계를 반복하는 단계를 더 포함하는 것을 특징으로 하는 플래시 메모리의 소거 방법.
  3. 제 1 항에 있어서,
    상기 그룹화된 복수 개의 섹터들은 동일한 행 어드레스를 갖는 것을 특징으로 하는 플래시 메모리의 소거 방법.
  4. 제 1 항에 있어서,
    상기 그룹화된 복수 개의 섹터들은 서로 다른 복수 개의 뱅크들에 포함된 것을 특징으로 하는 플래시 메모리의 소거 방법.
  5. 제 1 항에 있어서,
    상기 그룹화된 복수 개의 섹터들의 개수는, 동시에 프로그램 가능한 섹터의 개수와, 동시에 소거 가능한 섹터의 개수 중 어느 하나에 의해 결정되는 것을 특징으로 하는 플래시 메모리의 소거 방법.
  6. 제 1 항에 있어서,
    상기 복수 개의 섹터들을 동시에 프리-프로그램하는 단계는,
    상기 그룹화된 복수 개의 섹터들 중 프리-프로그램될 섹터를 마킹하는 단계; 그리고
    상기 마킹된 섹터를 동시에 프리-프로그램하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리의 소거 방법.
  7. 제 6 항에 있어서,
    마킹된 섹터가 존재하지 않는 경우, 상기 그룹화된 복수 개의 섹터들에 대한 프리-프로그램 동작을 생략하는 단계를 더 포함하는 것을 특징으로 하는 플래시 메모리의 소거 방법.
  8. 제 1 항에 있어서,
    상기 복수 개의 섹터들을 동시에 소거하는 단계는,
    상기 그룹화된 복수 개의 섹터들 중 소거될 섹터를 마킹하는 단계; 그리고
    상기 마킹된 섹터를 동시에 소거하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리의 소거 방법.
  9. 제 8 항에 있어서,
    마킹된 섹터가 존재하지 않는 경우, 상기 그룹화된 복수 개의 섹터들에 대한 소거 동작을 생략하는 단계를 더 포함하는 것을 특징으로 하는 플래시 메모리의 소거 방법.
  10. 제 1 항에 있어서,
    상기 복수 개의 섹터들을 동시에 포스트-프로그램하는 단계는,
    상기 그룹화된 복수 개의 섹터들 중 포스트-프로그램될 섹터를 마킹하는 단계; 그리고
    상기 마킹된 섹터를 동시에 포스트-프로그램하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리의 소거 방법.
  11. 제 10 항에 있어서,
    마킹된 섹터가 존재하지 않는 경우, 상기 그룹화된 복수 개의 섹터들에 대한 포스트-프로그램 동작을 생략하는 단계를 더 포함하는 것을 특징으로 하는 플래시 메모리의 소거 방법.
  12. 각각이 복수 개의 섹터들로 구성된 복수 개의 뱅크들을 포함하는 메모리 셀 어레이;
    입력된 어드레스를 근거로 하여 상기 복수 개의 섹터들을 그룹화하는 컨트롤러; 그리고
    상기 컨트롤러의 제어에 응답하여, 상기 그룹화된 복수 개의 섹터들을 동시에 소거하기 위한 복수 개의 기입 드라이버들을 포함하되,
    상기 기입 드라이버들은 대응되는 섹터에 대한 프리-프로그램 동작과, 메인 소거 동작과, 포스트-프로그램 동작들 각각을 동시에 수행하는 것을 특징으로 하는 플래시 메모리 장치.
  13. 삭제
  14. 제 12 항에 있어서,
    상기 입력된 어드레스에 대응되는 섹터들이 모두 소거될 때까지 상기 프리-프로그램 동작과, 상기 메인 소거 동작과, 상기 포스트-프로그램 동작이 반복되는 것을 특징으로 하는 플래시 메모리 장치.
  15. 제 12 항에 있어서,
    상기 컨트롤러의 제어에 응답해서, 대응되는 섹터들에 대한 프리-프로그램 결과와, 메인 소거 결과와, 포스트 프로그램 결과를 감지하는 복수 개의 감지 증폭기들을 더 포함하는 것을 특징으로 하는 플래시 메모리 장치.
  16. 제 12 항에 있어서,
    상기 그룹화된 복수 개의 섹터들은 동일한 행 어드레스를 갖는 것을 특징으로 하는 플래시 메모리 장치.
  17. 제 12 항에 있어서,
    상기 그룹화된 복수 개의 섹터들은 서로 다른 복수 개의 뱅크들에 포함된 것을 특징으로 하는 플래시 메모리 장치.
  18. 제 12 항에 있어서,
    상기 그룹화된 복수 개의 섹터들의 개수는, 동시에 프로그램 가능한 섹터의 개수와, 동시에 소거 가능한 섹터의 개수 중 어느 하나에 의해 결정되는 것을 특징으로 하는 플래시 메모리 장치.
  19. 제 12 항에 있어서,
    상기 컨트롤러는 상기 어드레스 정보에 해서 상기 복수 개의 섹터들 중 프리-프로그램될 섹터를 마킹하는 것을 특징으로 하는 플래시 메모리 장치.
  20. 제 19 항에 있어서,
    상기 그룹화된 복수 개의 섹터들 중 상기 마킹된 섹터들은 동시에 프리-프로그램되는 것을 특징으로 하는 플래시 메모리 장치.
  21. 제 19 항에 있어서,
    상기 그룹화된 복수 개의 섹터들 중 상기 마킹된 섹터가 존재하지 않으면, 상기 섹터들에 대한 프리-프로그램 동작은 생략되는 것을 특징으로 하는 플래시 메모리 장치.
  22. 제 12 항에 있어서,
    상기 컨트롤러는 상기 어드레스 정보에 해서 상기 복수 개의 섹터들 중 메인 소거될 섹터를 마킹하는 것을 특징으로 하는 플래시 메모리 장치.
  23. 제 22 항에 있어서,
    상기 그룹화된 복수 개의 섹터들 중 상기 마킹된 섹터들은 동시에 소거되는 것을 특징으로 하는 플래시 메모리 장치.
  24. 제 22 항에 있어서,
    상기 그룹화된 복수 개의 섹터들 중 상기 마킹된 섹터가 존재하지 않으면, 상기 섹터들에 대한 메인 소거 동작은 생략되는 것을 특징으로 하는 플래시 메모리 장치.
  25. 제 12 항에 있어서,
    상기 컨트롤러는 상기 어드레스 정보에 해서 상기 복수 개의 섹터들 중 포스트-프로그램될 섹터를 마킹하는 것을 특징으로 하는 플래시 메모리 장치.
  26. 제 25 항에 있어서,
    상기 그룹화된 복수 개의 섹터들 중 상기 마킹된 섹터들은 동시에 포스트-프로그램되는 것을 특징으로 하는 플래시 메모리 장치.
  27. 제 25 항에 있어서,
    상기 그룹화된 복수 개의 섹터들 중 상기 마킹된 섹터가 존재하지 않으면, 상기 섹터들에 대한 포스트-프로그램 동작은 생략되는 것을 특징으로 하는 플래시 메모리 장치.
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