KR100888844B1 - 프로그램 성능을 향상시킬 수 있는 플래시 메모리 장치 및그것의 프로그램 방법 - Google Patents

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Abstract

여기에 개시된 플래시 메모리 장치는 워드 라인들과 비트 라인들로 배열된 메모리 셀들을 갖는 메모리 셀 어레이와; 상기 메모리 셀 어레이의 벌크로 벌크 전압을 공급하도록 구성된 벌크 전압 공급 회로와; 프로그램 동작시 구동 조건들에 따라 선택된 비트 라인들을 구동하도록 구성된 쓰기 회로와; 그리고 상기 프로그램 동작시 상기 쓰기 회로 및 상기 벌크 전압 공급 회로를 제어하도록 구성된 제어 로직을 포함하며, 상기 제어 로직은, 프로그램 전압의 증가분에 따라, 상기 쓰기 회로의 구동 조건들 중 적어도 하나가 가변되도록 또는/그리고 상기 벌크 전압이 가변되도록 상기 쓰기 회로 또는/그리고 상기 벌크 전압 공급 회로를 제어한다.

Description

프로그램 성능을 향상시킬 수 있는 플래시 메모리 장치 및 그것의 프로그램 방법{FLASH MEMORY DEVICE CAPABLE OF IMPROVING PROGRAM PERFORMANCE AND PROGRAM METHOD THEREOF}
도 1은 본 발명의 실시 예에 따른 플래시 메모리 장치의 블록도;
도 2는 도 1에 도시된 비트라인 드라이버 회로의 상세 블록도;
도 3은 도 1에 도시된 메모리 셀 어레이의 비트라인에 연결된 메모리 셀을 보여주는 도면;
도 4 및 도 5는 증가형 스텝 펄스 프로그램(ISPP) 방식에 따라 프로그램되는 플래시 메모리 장치의 프로그램 전압의 변화를 보여주는 도면;
도 6은 본 발명의 실시 예에 따른 도 4 및 도 5에 도시된 프로그램 전압의 증가분들에 따라서 조절된 비트라인 전압, 벌크 전압, 프로그램 실행 타임을 개략적으로 보여주는 도면;
도 7은 증가형 스텝 펄스 프로그램(ISPP) 방식과 함께 컨버젼스 방식에 따라 프로그램되는 메모리 장치의 프로그램 전압의 변화를 보여주는 도면; 그리고
도 8은 본 발명에 따른 플래시 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 도시한 도면이다.
<도면의 주요 부분에 대한 부호 설명>
100: 플래시 메모리 장치 110: 메모리 셀 어레이
120: 행 선택회로 130: 워드라인 전압 발생 회로
140: 열 선택회로 150: 쓰기 회로
160: 벌크 전압 공급 회로 170: 데이터 입력 회로
180: 제어 로직 151: 비트라인 드라이버 회로
152: 비트라인 전압 발생 회로 153: 프로그램 셀 수 셋팅 로직
154: 프로그램 실행 타임 제어부 161: 벌크 드라이버 회로
162: 벌크 전압 발생 회로
본 발명은 플래시 메모리 장치에 관한 것으로, 좀더 구체적으로는 프로그램 성능을 향상시킬 수 있는 플래시 메모리 장치 및 그것의 프로그램 방법에 관한 것이다.
플래시 메모리 장치는 복수의 메모리 영역들이 한 번의 프로그램 동작으로 소거 또는 프로그램되는 일종의 EEPROM이다. EEPROM은 전기적으로 소거 및 쓰기가 가능하므로 계속적인 갱신이 필요한 시스템 프로그래밍(system programming)이나 보조 기억 장치로의 응용이 확대되고 있다. 특히 플래시 메모리 장치는 기존의 EEPROM에 비해 집적도가 높아 대용량 보조 기억 장치로의 응용에 매우 유리하다.
플래시 메모리 장치는 각 저장소자에 사용되는 로직 게이트의 형태에 따라 노어(NOR) 플래시 메모리 장치와 낸드(NAND) 플래시 메모리 장치로 이루어진다.
플래시 메모리 장치는 P형 반도체 기판, N형의 소오스 및 드레인 영역들, 소오스 및 드레인 영역들 사이의 채널 영역, 전하를 저장하기 위한 플로팅 게이트, 그리고 상기 플로팅 게이트 상에 위치한 제어 게이트를 갖는 플래시 메모리 셀들을 포함한다. 플로팅 게이트는 제어 게이트와 기판(또는 벌크) 사이에 있다. 플로팅 게이트가 절연막에 의해서 절연되어 있기 때문에, 플로팅 게이트에 놓인 전자들은 포획되며 따라서 정보를 저장한다. 각 메모리 셀 들의 제어 게이트들은 복수의 워드 라인들 중 하나에 공통으로 연결된다.
노어 플래시 메모리는 1개의 비트 라인에 2개 이상의 셀 트랜지스터가 병렬로 연결된 형태를 갖는다. 즉, 동일한 열을 점유하는 노어 플래시 메모리 셀들의 드레인 영역들은 복수의 비트 라인들 중 하나에 공통으로 연결된다. 노어 플래시 메모리 셀들은 각각 비트 라인과 소스 라인 사이에 연결되어 있다. 노어 플래시 메모리 셀들의 소오스 영역들은 공통 소오스 라인에 연결된다. 동일한 행을 점유하는 노어 플래시 메모리 셀들의 제어 게이트들은 복수의 워드 라인들 중 하나에 공통으로 연결된다.
임의의 선택된 노어 플래시 메모리 셀은, 잘 알려진 바와 같이, 채널 핫 일렉트론(channel hot electron) 방식을 사용하여 데이터를 저장한다. 프로그램 동작 모드시, 노어 플래시 메모리 셀의 소오스 및 기판은 접지 전압으로 유지되고, 고전압(또는, 프로그램 전압)(예를 들면, 약 10V)이 제어 게이트에 인가되며, 열 전자들을 유도하기 위한 전압(예를 들면, 5V∼6V)이 드레인에 인가된다. 제어 게이트와 드레인에 인가되는 전압들에 의해 핫 일렉트론들(hot electrons)이 생성된다. 핫 일렉트론들은 플로팅 게이트에 축적되고, 축적된 핫 일렉트론들로 인해 플로팅 게이트는 음(-) 전위를 갖게 된다. 이러한 프로그램 방식에 의해 플래시 메모리 셀의 문턱 전압(threshold voltage)은 높아진다. 이상과 같은 전자 전달 메카니즘을 채널 핫 일렉트론(channel hot electron: CHE) 주입이라 한다.
NOR 플래시 셀을 소거하기 위해서는 제어 게이트와 기판(또는 벌크) 사이에 큰 전압차가 가해지며, 이는 F-N 터널링(Fowler-Nordheim tunneling)을 통해 플로팅 게이트로부터 전자들이 빠져나가게 한다. NOR 플래시 메모리 장치의 구성 요소들은 일반적으로 블록들 또는 섹터들이라 불리는 소거 세그먼트들로 구분된다. 블록 내의 메모리 셀들이 모두 동시에 소거되는 반면에, NOR 프로그래밍은 워드 단위(또는 바이트 단위)로 수행될 수 있다.
프로그램된 메모리 셀들의 문턱 전압 산포(또는 분포)를 조밀하게 그리고 정확하게 제어하기 위해서, 일반적으로, 증가형 스텝 펄스 프로그래밍(incremental step pulse programming: ISPP) 방식이 사용되어 오고 있다. ISPP 방식에 따르면, 워드 라인에 인가되는 프로그램 전압은 프로그램 사이클의 프로그램 루프들이 반복됨에 따라 단계적으로 증가된다. 이때, 프로그램 전압은 정해진 증가분(△V)만큼 증가한다. 프로그램 동작이 진행됨에 따라 프로그램되는 셀의 문턱 전압(threshold Voltage)은 각 프로그램 루프에서 정해진 증가분만큼 증가하게 된다. 그러한 까닭에, 최종적으로 프로그램된 셀의 문턱 전압 산포의 폭을 좁히려면 프로그램 전압의 증가분이 작게 설정되어야 한다. 프로그램 전압의 증가분이 작으면 작을수록, 프로 그램 사이클의 프로그램 루프 수는 증가하게 된다. 따라서, 메모리 장치의 성능을 제한하지 않으면서도 최적의 문턱 전압 산포를 얻을 수 있도록 프로그램 루프 수가 결정될 것이다. ISPP 방식을 이용한 불 휘발성 메모리 장치의 예시적인 프로그램 방법이 U.S. Patent No. 6,266,270에 "NON-VOLATILE SEMICONDUCTOR MEMORY AND PROGRAMMING METHOD OF THE SAME"라는 제목으로 게재되어 있다. ISPP 방식에 따라 프로그램 전압을 생성하는 예시적인 회로들이 U.S. patent No. 5,642,309에 "AUTO-PROGRAM CIRCUIT IN A NONVOLATILE SEMICONDUCTOR MEMORY DEVICE"라는 제목으로 그리고 대한민국공개특허번호 제2002-39744호에 "FLASH MEMORY DEVICE CAPABLE OF PREVENTING PROGRAM DISTURB AND METHOD OF PROGRAMMING THE SAME"라는 제목으로 각각 게재되어 있다.
각 프로그램 루프는 프로그램 구간과 프로그램 검증 구간으로 나눠진다. 프로그램 구간에서는, 잘 알려진 방식에 따라 메모리 셀들이 주어진 바이어스 조건하에서 프로그램된다. 프로그램 검증 구간에서는 메모리 셀들이 원하는 문턱 전압까지 프로그램되었는 지의 여부가 검증된다. 정해진 횟수 내에서 메모리 셀들이 모두 프로그램될 때까지 상술한 프로그램 루프들이 반복적으로 수행된다. 잘 알려진 바와 같이, 프로그램 검증 동작은 읽혀진 데이터가 외부로 출력되지 않는다는 점을 제외하면 읽기 동작과 동일하다.
프로그램 방식은 ISPP 방식과 함께 컨버젼스(Convergence) 방식에 의해서 수행될 수도 있다. 컨버젼스 방식에 따르면, 워드 라인에 인가되는 프로그램 전압은 프로그램 사이클의 프로그램 루프들이 반복됨에 따라 단계적으로 증가된다. 이때, 프로그램 전압은 정해진 증가분만큼 증가한다. 일반적으로 컨버젼스 방식에 따른 프로그램 전압의 증가분은 ISPP 방식에 따른 프로그램 전압의 증가분보다 높다. 또한, 컨버젼스 방식에 따른 각 프로그램 루프는 프로그램 구간을 포함하며, 프로그램 검증 구간은 컨버젼스 방식의 마지막 프로그램 루프에 포함된다. 즉, 컨버젼스 방식의 마지막 프로그램 루프에서 한 번의 검증 동작이 수행된다. 따라서, 컨버젼스 방식에 따른 프로그램 동작은 마지막 프로그램 루프를 제외하고는 검증 동작을 수행하지 않으므로 프로그램 속도가 빠른 장점을 갖는다.
본 발명의 목적은 프로그램 성능을 향상시킬 수 있는 플래시 메모리 장치 및 그것의 프로그램 방법을 제공하는데 있다.
상술한 바와 같은 목적을 달성하기 위한 본 발명의 특징에 의하면, 플래시 메모리 장치는 워드 라인들과 비트 라인들로 배열된 메모리 셀들을 갖는 메모리 셀 어레이와; 상기 메모리 셀 어레이의 벌크로 벌크 전압을 공급하도록 구성된 벌크 전압 공급 회로와; 프로그램 동작시 구동 조건들에 따라 선택된 비트 라인들을 구동하도록 구성된 쓰기 회로와; 그리고 상기 프로그램 동작시 상기 쓰기 회로 및 상기 벌크 전압 공급 회로를 제어하도록 구성된 제어 로직을 포함하며, 상기 제어 로직은, 프로그램 전압의 증가분에 따라, 상기 쓰기 회로의 구동 조건들 중 적어도 하나가 가변되도록 또는/그리고 상기 벌크 전압이 가변되도록 상기 쓰기 회로 또는/그리고 상기 벌크 전압 공급 회로를 제어한다.
이 실시 예에 있어서, 상기 쓰기 회로의 구동 조건들은 프로그램 실행 타임, 비트 라인 전압, 그리고 동시에 프로그램될 데이터 비트들의 수를 포함한다.
이 실시 예에 있어서, 상기 프로그램 전압의 증가분은 컨버젼스 방식에 따른 프로그램 구간에서 사용되는 제 1 증가분과 증가형 스텝 펄스 프로그래밍 구간에서 사용되는 제 2 증가분을 가지며, 상기 제 1 증가분은 상기 제 2 증가분보다 크다.
이 실시 예에 있어서, 상기 제어 로직은 상기 프로그램 전압의 증가분이 상기 제 1 증가분일 때 상기 프로그램 실행 타임은 상기 프로그램 전압의 증가분이 상기 제 2 증가분일 때 상기 프로그램 실행 타임 보다 길게 설정되도록 상기 쓰기 회로를 제어한다.
이 실시 예에 있어서, 상기 제어 로직은 상기 프로그램 전압의 증가분이 상기 제 1 증가분일 때 상기 비트 라인 전압은 상기 프로그램 전압의 증가분이 상기 제 2 증가분일 때 상기 비트 라인 전압보다 높게 설정되도록 상기 쓰기 회로를 제어한다.
이 실시 예에 있어서, 상기 제어 로직은 상기 프로그램 전압의 증가분이 상기 제 1 증가분일 때 상기 동시에 프로그램될 데이터 비트들의 수는 상기 프로그램 전압의 증가분이 상기 제 2 증가분일 때 상기 동시에 프로그램될 데이터 비트들의 수보다 적게 설정되도록 상기 쓰기 회로를 제어한다.
이 실시 예에 있어서, 상기 제어 로직은 상기 프로그램 전압의 증가분이 상기 제 1 증가분일 때 상기 벌크 전압은 상기 프로그램 전압의 증가분이 상기 제 2 증가분일 때 상기 벌크 전압보다 낮게 설정되도록 상기 벌크 전압 공급 회로를 제 어한다.
이 실시 예에 있어서, 상기 프로그램 동작은 컨버젼스 프로그램 방식과 함께 증가형 스텝 펄스 프로그래밍(ISPP) 방식으로 수행되며, 상기 프로그램 전압의 증가분은 복수의 컨버젼스 증가분들 중 어느 하나를 갖도록 그리고 복수의 ISPP 증가분들 중 어느 하나를 갖도록 결정되며, 상기 제어 로직은 상기 결정된 컨버젼스 증가분 및 ISPP 증가분에 따라 상기 구동 조건들 중 적어도 하나가 가변되도록 또는/그리고 상기 벌크 전압이 가변되도록 상기 쓰기 회로 또는/그리고 상기 벌크 전압 공급 회로를 제어한다.
이 실시 예에 있어서, 상기 프로그램 동작은 증가형 스텝 펄스 프로그래밍(ISPP) 방식으로 수행되며, 상기 프로그램 전압의 증가분은 복수의 ISPP 증가분들 중 어느 하나를 갖도록 결정되며, 상기 제어 로직은 상기 결정된 ISPP 증가분에 따라 상기 구동 조건들 중 적어도 하나가 가변되도록 또는/그리고 상기 벌크 전압이 가변되도록 상기 쓰기 회로 또는/그리고 상기 벌크 전압 공급 회로를 제어한다.
이 실시 예에 있어서, 상기 쓰기 회로는 상기 비트 라인들에 각각 대응하는 드라이버들을 갖는 비트라인 드라이버 회로와; 상기 프로그램 전압의 증가분에 따라서 상기 제어 로직의 제어에 의해 상기 비트라인 드라이버 회로로 공급될 비트 라인 전압을 가변적으로 발생하는 비트 라인 전압 발생 회로와; 상기 프로그램 전압의 증가분에 따라서 상기 제어 로직의 제어에 의해 프로그램될 셀 수를 가변적으로 설정하고, 상기 설정된 셀 수만큼의 드라이버들이 비트라인 전압을 비트라인들에 인가하도록 제어하는 프로그램 셀 수 셋팅 로직과; 그리고 상기 프로그램 전압 의 증가분에 따라서 상기 제어 로직의 제어에 의해 상기 프로그램 실행 타임을 가변적으로 설정하고, 상기 설정된 프로그램 실행 타임 동안 드라이버들을 활성화하는 프로그램 실행 타임 제어부를 포함한다.
이 실시 예에 있어서, 상기 벌크 전압 공급 회로는 상기 프로그램 전압의 증가분에 따라서 상기 제어 로직의 제어에 의해 상기 메모리 셀 어레이의 벌크로 공급될 상기 벌크 전압을 가변적으로 발생하는 벌크 전압 발생 회로와; 그리고 상기 벌크 전압 발생 회로로부터 제공받은 벌크 전압을 상기 메모리 셀 어레이의 벌크에 인가하는 벌크 드라이버를 포함한다.
이 실시 예에 있어서, 상기 플래시 메모리 장치는 노어 플래시 메모리 장치이다.
본 발명의 다른 특징에 따른 복수의 워드 라인들과 복수의 비트 라인들의 교차 영역에 배열된 복수의 메모리 셀들을 갖는 플래시 메모리 장치의 프로그램 방법은: (a) 프로그램 전압을 생성하는 단계; (b) 상기 생성된 프로그램 전압의 증가분에 따라서 비트라인 전압, 프로그램될 셀 수, 프로그램 실행 타임 또는/그리고 벌크 전압을 가변적으로 조절하는 단계; 및 (c) 상기 조절된 비트라인 전압, 프로그램될 셀 수, 프로그램 실행 타임 또는/그리고 벌크 전압에 따라서 프로그램 동작을 수행하는 단계를 포함한다.
이 실시 예에 있어서, 상기 프로그램 전압의 증가분은 컨버젼스 방식에 따른 프로그램 구간에서 사용되는 제 1 증가분과 증가형 스텝 펄스 프로그래밍 구간에서 사용되는 제 2 증가분을 가지며, 상기 제 1 증가분은 상기 제 2 증가분보다 크다.
이 실시 예에 있어서, 상기 프로그램 동작은 컨버젼스 프로그램 방식과 함께 증가형 스텝 펄스 프로그래밍(ISPP) 방식으로 수행되며, 상기 (b) 단계는 상기 프로그램 전압의 증가분이 복수의 컨버젼스 증가분들 중 어느 하나를 갖도록 그리고 복수의 ISPP 증가분들 중 어느 하나를 갖도록 결정되며, 상기 결정된 컨버젼스 증가분 및 ISPP 증가분에 따라서 상기 비트라인 전압, 상기 프로그램될 셀 수, 상기 프로그램 실행 타임 또는/그리고 상기 벌크 전압이 가변적으로 조절된다.
이 실시 예에 있어서, 상기 프로그램 동작은 증가형 스텝 펄스 프로그래밍(ISPP) 방식으로 수행되며, 상기 (b) 단계는 상기 프로그램 전압의 증가분이 복수의 ISPP 증가분들 중 어느 하나를 갖도록 결정되며, 상기 결정된 ISPP 증가분에 따라서 상기 비트라인 전압, 상기 프로그램될 셀 수, 상기 프로그램 실행 타임 또는/그리고 상기 벌크 전압이 가변적으로 조절된다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 실시 예에 대하여 상세히 설명한다.
본 발명에 따른 플래시 메모리 장치는 프로그램 전압의 증가분의 크기에 따라서 비트라인 전압, 프로그램될 셀 수, 프로그램 실행 타임 또는/그리고 벌크 전압을 가변적으로 조절할 수 있다. 이러한 동작에 의해 플래시 메모리 장치의 프로그램 성능은 향상된다.
도 1은 본 발명의 실시 예에 따른 플래시 메모리 장치의 블록도이다.
도 1에 도시된 플래시 메모리 장치(100)는 노어 플래시 메모리 장치이다.
도 1을 참조하면, 본 발명의 실시 예에 따른 플래시 메모리 장치(100)는 메모리 셀 어레이(110), 행 선택회로(120), 워드라인 전압 발생회로(130), 열 선택 회로(140), 쓰기 회로(150), 벌크 전압 공급 회로(160), 데이터 입력 회로(170), 및 제어 로직(180)을 포함한다.
메모리 셀 어레이(110)는 복수의 행들(즉, 워드 라인들)과 복수의 열들(즉, 비트 라인들)의 교차 영역에 배열된 복수의 메모리 셀들을 포함한다.
행 선택 회로(120)는 행 어드레스 정보(X-addr)에 응답하여 워드 라인들(WL1~WLm) 중 적어도 하나를 선택하고, 선택된 워드 라인으로 워드 라인 전압 (VWL)을 공급한다. 워드 라인 전압 발생 회로(130)는 제어 로직(180)에 의해서 제어되며, 선택된 워드 라인으로 공급될 워드 라인 전압(VWL)을 발생한다. 본 발명에 따른 워드 라인 전압 발생 회로(130)는, 프로그램 동작시, 증가형 스텝 펄스 프로그래밍(incremental step pulse programming: ISPP) 방식(이하 ISPP 방식이라 칭함)을 사용하거나 ISPP 방식과 함께 컨버젼스(Convergence) 방식을 사용하여 워드 라인 전압(VWL)(또는, 프로그램 전압)을 발생하도록 구성된다. 프로그램 동작시 컨버젼스 방식에 따른 프로그램 전압의 증가분은 ISPP 방식에 따른 프로그램 전압의 증가분보다 크다. 컨버젼스(Convergence) 방식에 따른 프로그램 전압의 증가분 및 ISPP 방식에 따른 프로그램 전압의 증가분은 가변 될 수 있다. 프로그램 전압의 증가분(△V)이 작으면 작을수록, 프로그램 사이클의 프로그램 루프 수는 증가하게 된다.
열 선택 회로(140)는 열 어드레스 정보(Y-addr)에 응답하여 메모리 셀 어레이(110)의 비트 라인들(BL1~BLn)을 소정 단위(예를 들면, x8, x16, x32, 등)로 선택한다.
쓰기 회로(150)는 데이터 입력 회로(170)로부터 제공되는 프로그램될 데이터에 따라 선택된 메모리 셀에 연결된 비트라인을 비트라인 전압으로 구동한다. 쓰기 회로(150)는 비트라인 드라이버 회로(151), 비트라인 전압 발생 회로(152), 프로그램 셀 수 셋팅 로직(153), 및 프로그램 실행 타임 제어부(154)를 포함한다. 비트라인 전압 발생 회로(152)는 프로그램 동작시, 제어 로직(180)의 제어에 의해 비트라인 전압(VBL)을 발생하고, 발생된 비트라인 전압(VBL)을 비트라인 드라이버 회로(151)에 제공한다. 비트라인 전압(VBL)은 프로그램 전압의 증가분(△V)의 크기에 따라서 제어 로직(180)의 제어에 의해 가변적으로 조절될 수 있다.
프로그램 셀 수 셋팅 로직(153)은 프로그램 동작시, 프로그램 전압의 증가분(△V)의 크기에 따라서 제어 로직(180)의 제어에 의해 프로그램될 셀 수를 가변적으로 설정할 수 있다. 프로그램 셀 수 셋팅 로직(153)은 열 선택 회로(140)에 의해 선택된 비트라인들 중 설정된 셀 수만큼의 비트라인들에 비트라인 전압(VBL)이 각각 인가되도록 비트라인 드라이버 회로(151)를 제어한다.
프로그램 실행 타임 제어부(154)는 프로그램 전압의 증가분(△V)의 크기에 따라서 제어 로직(190)의 제어에 의해 프로그램 실행 타임(또는, 프로그램 실행 구간)을 가변적으로 조절할 수 있다. 프로그램 실행 타임 제어부(154)는 조절된 프로 그램 실행 타임 동안 비트라인 드라이버 회로(151)를 활성화시킨다.
비트라인 드라이버 회로(151)는 프로그램 동작시, 데이터 입력 회로(170)를 통해 전달되는 데이터 값들을 임시 저장한다. 비트라인 드라이버 회로(151)는 저장된 데이터 값들에 따라서 열 선택 회로(140)에 의해 선택된 비트라인들, 또는 열 선택 회로(140)에 의해 선택된 비트라인들 중 프로그램 셀 수 셋팅 로직(153)에 의해 설정된 프로그램될 셀 수만큼의 비트라인들에 비트라인 전압(VBL)을 각각 인가한다.
벌크 전압 공급 회로(160)는 벌크 드라이버 회로(161) 및 벌크 전압 발생 회로(162)를 포함한다. 벌크 전압 발생 회로(161)는 프로그램 동작시, 제어 로직(180)의 제어에 의해 벌크 전압(VB)을 발생한다. 벌크 전압(VB)은 프로그램 전압의 증가분(△V)의 크기에 따라서 제어 로직(190)의 제어에 의해 가변적으로 조절될 수 있다. 벌크 드라이버 회로(161)는 벌크 전압 발생 회로(162)로부터 제공받은 벌크 전압(VB)을 메모리 셀 어레이(110)의 메모리 셀들이 형성된 기판에 인가한다.
제어 로직(180)는 플래시 메모리 장치(100)의 프로그램 동작과 관련된 제반 동작을 제어한다. 제어 로직(180)은 프로그램 명령(PGM cmd)에 응답해서 플래시 메모리 장치(100)의 프로그램 동작을 제어한다. 프로그램 동작시, 제어 로직(180)은 프로그램 전압의 증가분(△V)의 크기에 따라서 비트라인 전압(VBL), 프로그램될 셀 수, 프로그램 실행 타임 또는/그리고 벌크 전압(VB)을 가변적으로 조절하도록 비트 라인 전압 발생 회로(152), 프로그램 셀 수 셋팅 로직(153), 프로그램 실행 타임 제어부(154) 또는/그리고 벌크 전압 발생 회로(162)를 제어한다.
따라서, 본 발명에 따른 플래시 메모리 장치(100)는 프로그램 전압의 증가분(△V)의 크기에 따라서 비트라인 전압(VBL), 프로그램될 셀 수, 프로그램 실행 타임 또는/그리고 벌크 전압(VB)을 가변적으로 조절할 수 있다. 이러한 동작에 의해 플래시 메모리 장치(100)의 프로그램 성능은 향상된다.
도 2는 도 1에 도시된 비트라인 드라이버 회로의 상세 블록도 이다.
도 2를 참조하면, 본 발명의 실시 예에 따른 비트라인 드라이버 회로(151)는 버퍼(1511) 및 비트라인들(BL1~BLn)에 각각 대응하는 드라이버들(1512)을 포함한다. 비트라인 드라이버 회로(151)의 버퍼(1511)는 프로그램 동작시, 데이터 입력 회로(170)를 통해 전달되는 데이터 값들을 임시 저장한다. 비트라인 드라이버 회로(151)의 드라이버들(1512)은 프로그램 동작시, 프로그램 실행 타임 제어부(154)의 제어에 의해 프로그램 실행 구간 동안 각각 활성화된다. 비트라인 드라이버 회로(151)의 드라이버들(1512)은 프로그램 동작시, 각각 비트라인 전압 발생 회로(152)로부터 비트라인 전압(VBL)을 제공받는다.
비트라인 드라이버 회로(151)의 드라이버들(1512)은 저장된 데이터 값들에 따라서 열 선택 회로(140)에 의해 선택된 비트라인들에 비트라인 전압(VBL)을 각각 인가하거나 열 선택 회로(140)에 의해 선택된 비트라인들 중 프로그램 셀 수 셋팅 로직(153)에 의해 설정된 프로그램될 셀 수만큼의 비트라인들에 비트라인 전압(VBL)을 각각 인가한다.
프로그램 셀 수 셋팅 로직(153)이 프로그램 전압의 증가분(△V)의 크기에 따라서 제어 로직(180)의 제어에 의해 프로그램될 셀 수를 설정할 경우, 비트라인들에 비트라인 전압(VBL)이 인가되는 과정을 설명하면 다음과 같다.
열 선택 회로(140)에 의해 1 바이트 단위의 비트 라인들이 선택되고, 프로그램 동작시, 프로그램 셀 수 셋팅 로직(153)은 프로그램 전압의 증가분(△V)의 크기에 따라서 제어 로직(180)의 제어에 의해 프로그램될 셀 수를 4 개로 설정할 경우, 프로그램 셀 수 셋팅 로직(153)은 4 개의 드라이버들(1512)을 선택한다. 프로그램 셀 수 셋팅 로직(153)에 의해 선택된 4 개의 드라이버들(1512)은 비트라인 전압 발생 회로(152)로부터 제공받은 비트라인 전압(VBL)을 대응하는 비트라인들에 각각 인가한다.
도 3은 도 1에 도시된 메모리 셀 어레이의 비트라인에 연결된 메모리 셀을 보여주는 도면이다.
도 1 내지 도 3을 참조하여 플래시 메모리 장치의 프로그램 동작을 설명하면 다음과 같다.
프로그램 동작시, ISPP 스킴 또는 컨버젼스 방식과 함께 ISPP 스킴을 이용한 플래시 메모리 장치(100)의 프로그래밍시 플래시 셀의 제어 게이트에는 프로그램 전압(Vgpm)이 인가되고, 그것의 드레인에는 비트라인 전압 발생 회로(152)에서 발 생된 비트 라인 전압(VBL)이 인가되며, 플래시 셀의 벌크(또는 기판)에는 0보다 낮은 전압(예를 들면, -1V)이 인가된다. 이때, 메모리 셀의 드레인-소스를 통해 흐르는 셀 전류(Icell)는 (VGS-Vt)2(Vt는 메모리 셀의 문턱 전압이고 VGS는 메모리 셀의 게이트-소오스 전압임)에 비례한다. 프로그램 전압의 증가분(△V)이 증가할수록 메모리 셀의 게이트-소오스 전압(VGS)은 증가하므로, 역시, 셀 전류(Icell)도 증가한다.
셀 전류(Icell)가 증가하고, 프로그램 동작시 비트라인들이 많이 선택될 경우, 프로그램될 셀들의 수가 많아지므로, 프로그램된 메모리 셀들을 통해 흐르는 셀 전류의 전체 양이 증가한다. 즉, 프로그램될 셀들의 수가 많아지면 갑자기 많은 셀 전류가 흐르게 된다. 이러한 경우, 비트라인에서 전압 강하가 발생하므로, 메모리 셀의 드레인에 인가되는 비트라인 전압(VBL)의 레벨은 낮아진다. 메모리 셀의 드레인에 인가되는 비트라인 전압(VBL)의 레벨이 정상적으로 유지되지 못할 경우, 플래시 메모리 장치(100)의 프로그램 특성은 나빠진다.
이러한 경우, 제어 로직(180)은 비트라인 전압(VBL)의 레벨을 높게 설정하도록, 프로그램될 셀들의 수를 적게 설정하도록, 프로그램 실행 타임이 길어지도록 또는/그리고 벌크 전압(VB)이 낮아 지도록(즉, 음의 레벨로 커지도록) 비트라인 전압 발생 회로(152), 프로그램 셀 수 셋팅 로직(153), 프로그램 실행 타임 제어 부(154) 또는/그리고 벌크 전압 발생 회로(162)를 제어한다.
프로그램 전압의 증가분(△V)이 증가할 경우, 제어 로직(180)에 의해 제어되는 비트라인 전압 발생 회로(152), 프로그램 셀 수 셋팅 로직(153), 프로그램 실행 타임 제어부(154) 또는/그리고 벌크 전압 발생 회로(162)의 동작을 구체적으로 설명하면 다음과 같다.
프로그램 전압의 증가분(△V)이 증가할 경우, 제어 로직(180)은 비트라인에서 발생할 수 있는 전압 강하에 대비하여 비트라인 전압(VBL)의 레벨을 높게 설정하도록 비트라인 전압 발생 회로(152)를 제어할 수 있다. 발생된 비트라인 전압(VBL)은 비트라인 드라이버 회로(151)의 드라이버들(1512)에 각각 제공된다.
프로그램 전압의 증가분(△V)이 증가할 경우, 제어 로직(180)은 프로그램된 메모리 셀들을 통해 흐르는 셀 전류(Icell)의 전체 양을 감소시키기 위해 프로그램될 셀들의 수를 적게 설정하도록 프로그램 셀 수 셋팅 로직(153)을 제어할 수 있다. 이러한 경우, 프로그램 셀 수 셋팅 로직(153)은 설정된 셀 수만큼의 드라이버들(1512)을 선택하고, 선택된 드라이버들(1512)은 비트라인 전압 발생 회로(152)로부터 제공받은 비트라인 전압(VBL)을 대응하는 비트라인들에 각각 인가한다.
프로그램 전압의 증가분(△V)이 증가할 경우, 제어로직(180)은 비트라인에서 발생할 수 있는 전압 강하에 대비하여 프로그램 실행 타임이 길어지도록 프로그램 실행 타임 제어부(154)를 제어할 수 있다. 비트라인에서 전압 강하가 발생할 경우, 비트라인 전압은 정상레벨로 회복할 충분한 시간을 필요로 한다. 프로그램 실행 타 임이 길어질 경우, 비트라인에서 전압 강하가 발생하더라도, 정상적인 비트라인 전압 레벨로 회복되는데 충분한 시간이 제공되므로, 비트라인 전압 레벨은 정상으로 회복된다. 프로그램 실행 타임 제어부(154)는 길어진 프로그램 실행 구간 동안 비트라인 드라이버 회로(151)의 드라이버들(1512)을 각각 활성화시킨다.
벌크 전압(VB)이 낮아질수록(즉, 음의 레벨로 커지도록) 프로그램 전압(VPGM)과 벌크 전압(VB)의 차이는 커진다. 따라서, 벌크 전압(VB)이 음의 레벨로 높아질수록 문턱 전압(VT)은 높아진다. 메모리 셀을 통해 흐르는 셀 전류(Icell)는 (VGS-Vt)2 에 비례하므로, 문턱 전압(VT)이 높아지면 셀 전류(Icell)의 양은 적어진다. 결과적으로, 벌크 전압(VB)이 낮아질수록 셀 전류(Icell)의 양은 적어진다.
프로그램 전압의 증가분(△V)이 클 경우, 전술한 바와 같이, 셀 전류(Icell)는 증가한다. 이러한 경우, 제어 로직(180)은 벌크 전압(VB)이 낮아지도록 벌크 전압 발생 회로(162)를 제어할 수 있다. 벌크 전압 발생 회로(162)에서 생성된 벌크 전압은 벌크 드라이버 회로(161)를 통해 메모리 셀 어레이(110)의 메모리 셀들이 형성된 기판에 인가된다. 벌크 전압(VB)이 낮아졌으므로, 셀 전류(Icell)는 감소 될 것이다.
프로그램 전압의 증가분(△V)이 작을 경우의 비트라인 전압(VBL), 프로그램될 셀 수, 프로그램 실행 타임, 및 벌크 전압(VB)을 조절하는 과정은 반대가 되므로 설명을 생략한다.
결과적으로, 프로그램 동작시 제어로직(180)은 프로그램 전압의 증가분(△V)의 크기에 따라서 비트라인 전압(VBL), 프로그램될 셀 수, 프로그램 실행 타임 또는/그리고 벌크 전압(VB)을 조절하도록 비트라인 전압 발생 회로(152), 프로그램 셀 수 셋팅 로직(153), 프로그램 실행 타임 제어부(154) 또는/그리고 벌크 전압 발생 회로(162)를 제어한다.
따라서, 본 발명에 따른 플래시 메모리 장치(100)는 비트라인 전압(VBL), 프로그램될 셀 수, 프로그램 실행 타임, 또는/그리고 벌크 전압(VB)을 일정한 값으로 설정하지 않고, 프로그램 전압의 증가분(△V)의 크기에 따라서 프로그램 실행 타임을 조절하고, 비트라인 전압(VBL), 프로그램될 셀 수, 또는/그리고 벌크 전압(VB)을 가변적으로 조절한다. 그 결과, 플래시 메모리 장치(100)의 프로그램 성능은 향상된다.
도 4 및 도 5는 증가형 스텝 펄스 프로그램(ISPP) 방식에 따라 프로그램되는 플래시 메모리 장치의 프로그램 전압의 변화를 보여주는 도면이다.
도 4 및 도 5를 참조하면, 데이터가 프로그램되는 사이클은 복수의 프로그램 루프들(M-loop 및 N-loop)로 이루어지며, 각 프로그램 루프들은 프로그램 구간(P)과 프로그램 검증 구간(V)으로 나눠진다. 프로그램 구간에서는, 잘 알려진 방식에 따라 메모리 셀들이 주어진 바이어스 조건하에서 프로그램된다. 프로그램 검증 구 간에서는 메모리 셀들이 원하는 문턱 전압까지 프로그램되었는 지의 여부가 검증된다.
ISPP 프로그래밍 방식에서, 프로그램 루프들이 반복됨에 따라 프로그램 전압(Vpgm)은, 매 프로그램 루프마다 정해진 증가분(△V1 또는 △V2)만큼 증가하게 된다. 프로그램 동작이 진행됨에 따라 프로그램되는 셀의 문턱 전압(threshold Voltage)은 각 프로그램 루프에서 정해진 증가분만큼 증가하게 된다. 그러한 까닭에, 최종적으로 프로그램된 셀의 문턱 전압 산포의 폭을 좁히려면 프로그램 전압의 증가분이 작게 설정되어야 한다. 프로그램 전압의 증가분이 작으면 작을수록, 프로그램 사이클의 프로그램 루프 수는 증가하게 된다.
도 4에 도시된 프로그램 전압의 증가분(△V1)은 도 5에 도시된 프로그램 전압의 증가분(△V2)보다 크다. 따라서, 도 4에 도시된 프로그램 루프(M-loop) 수는 도 5에 도시된 프로그램 루프(N-loop) 수보다 작다.
프로그램 전압의 증가분은 도 4 및 도 5에 도시된 값과 다르게 설정될 수도 있다. 즉, ISPP 방식에 따른 프로그램 전압의 증가분을 ISPP 증가분이라 할 경우, ISPP 방식에 따른 프로그램 전압의 증가분은 복수의 ISPP 증가분들 중 어느 하나를 갖도록 결정된다.
도 6은 본 발명의 실시 예에 따른 도 4 및 도 5에 도시된 프로그램 전압의 증가분들에 따라서 조절된 비트라인 전압, 벌크 전압, 프로그램 실행 타임을 개략적으로 보여주는 도면이다.
도 6을 참조하면, 비트라인 전압(VBL1), 벌크 전압(VB1), 및 프로그램 실행 타임(Tpgm1)은 프로그램 전압의 증가분(△V1)에 따라서 조절된 값이다. 비트라인 전압(VBL2), 벌크 전압(VB2), 및 프로그램 실행 타임(Tpgm2)은 프로그램 전압의 증가분(△V2)에 따라서 조절된 값이다.
도 4에 도시된 프로그램 전압의 증가분(△V1)은 도 5에 도시된 프로그램 전압의 증가분(△V2)보다 크다. 따라서, 앞서 기술한 프로그램 동작을 참조하면, 비트라인 전압(VBL1)은 비트라인 전압(VBL2)보다 크며, 벌크 전압(VB)은 음의 값이므로, 벌크 전압(VB1)은 벌크 전압(VB2)보다 작다. 또한, 프로그램 실행 타임(Tpgm1)은 프로그램 실행 타임(Tpgm2)보다 길다.
도 6에 도시하지 않았으나 프로그램 전압의 증가분(△V1)에 따라서 설정된 프로그램될 셀 수는 프로그램 전압의 증가분(△V2)에 따라서 설정된 프로그램될 셀수보다 적다. 프로그램 전압의 증가분(△V1)에 따라서 설정된 프로그램될 셀 수만큼의 메모리 셀들은 프로그램 실행 타임(Tpgm1) 동안 프로그램된다. 프로그램 전압의 증가분(△V2)에 따라서 설정된 프로그램될 셀 수만큼의 메모리 셀들은 프로그램 실행 타임(Tpgm2) 동안 프로그램된다.
도 7은 증가형 스텝 펄스 프로그램(ISPP) 방식과 함께 컨버젼스 방식에 따라 프로그램 되는 메모리 장치의 프로그램 전압의 변화를 보여주는 도면이다.
도 7을 참조하면, 프로그램 방식은 ISPP 방식과 함께 컨버젼스(Convergence) 방식에 의해 수행되며, 데이터가 프로그램되는 사이클은 복수의 프로그램 루프 들(L-loop)로 이루어진다. 프로그램 루프들(L-loop)은 컨버젼스 방식에 따른 프로그램 루프들 및 ISPP 방식에 따른 프로그램 루프들을 포함한다.
플래시 메모리 장치(100)의 프로그램 동작은 도 7에 도시된 바와 같이 컨버젼스(Convergence) 방식에 따라서 프로그램 동작이 먼저 수행된 후, ISPP 방식에 따른 프로그램 동작이 수행되도록 설정될 수 있다. 그러나, 이는 예를 들어 설명한 것에 불과하며 ISPP 방식 및 컨버젼스 방식에 따른 프로그램 순서는 다르게 설정될 수도 있다.
컨버젼스 방식에 따르면, 워드 라인에 인가되는 프로그램 전압(Vpgm)은 프로그램 사이클의 프로그램 루프들이 반복됨에 따라 단계적으로 증가된다. 이때, 프로그램 전압은 정해진 증가분(△V3)만큼 증가한다. 컨버젼스 방식에 따른 프로그램 전압의 증가분(△V3)은 ISPP 방식에 따른 프로그램 전압의 증가분(△V4)보다 크다. 또한, 컨버젼스 방식에 따른 각 프로그램 루프는 프로그램 구간을 포함하며, 프로그램 검증 구간은 컨버젼스 방식의 마지막 프로그램 루프에 포함된다. 즉, 컨버젼스 방식의 마지막 프로그램 루프에서 한 번의 검증 동작이 수행된다. 컨버젼스 방식에 따른 프로그램 동작은 마지막 프로그램 루프를 제외하고는 검증 동작을 수행하지 않는다.
도 7에 도시하지 않았으나, 컨버젼스 방식에 따른 프로그램 전압의 증가분은 도 4 및 도 5에 도시된 ISPP 방식에 따른 프로그램 전압의 증가분과 같이, 가변적일 수 있다. 따라서, 즉, 컨버젼스 방식에 따른 프로그램 전압의 증가분을 컨버젼스 증가분이라 할 경우, 컨버젼스 방식에 따른 프로그램 전압의 증가분은 복수의 컨버젼스 증가분들 중 어느 하나를 갖도록 결정된다.
도 7을 참조하면, 컨버젼스 방식에 따른 프로그램 전압의 증가분(△V3)은 ISPP 방식에 따른 프로그램 전압의 증가분(△V4)보다 크다. 또한, 프로그램 전압의 증가분(△V4)은 다르게 설정될 수 있다. 다르게 설정된 ISPP 방식에 따른 프로그램 전압의 증가분들(△V1, △V2)이 도 4 및 도 5에 도시되어 있다. 즉, 프로그램 전압의 증가분(△V4)은 프로그램 전압의 증가분들(△V1, △V2)을 포함하는 것으로 볼 수 있다. 프로그램 전압의 증가분(△V1)은 프로그램 전압의 증가분(△V2)보다 크다.
전술한 프로그램 동작을 참조하면, 프로그램 전압의 증가분이 증가할수록 셀 전류(Icell)는 증가한다. 이러한 경우, 비트라인 전압(VBL)의 레벨은 높아지도록, 프로그램될 셀 수는 작아지도록, 프로그램 실행 타임은 길어지도록 또는/그리고 벌크 전압(VB)은 낮아지도록 설정된다. 프로그램 전압의 증가분이 감소할 경우는 프로그램 전압의 증가분이 증가하는 경우와 반대가 된다.
결과적으로, 본 발명에 따른 플래시 메모리 장치(100)는 프로그램 전압의 증가분(△V)의 크기에 따라서 비트라인 전압(VBL), 프로그램될 셀 수, 프로그램 실행 타임 또는/그리고 벌크 전압(VB)을 가변적으로 조절한다. 따라서, 플래시 메모리 장치(100)의 프로그램 성능은 향상된다.
도 8은 본 발명에 따른 플래시 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 도시한 도면이다.
플래시 메모리 장치는 전력이 차단되어도 저장된 데이터를 유지할 수 있는 불 휘발성 메모리 장치이다. 셀룰러 폰, PDA 디지털 카메라, 포터블 게임 콘솔, 그리고 MP3P와 같은 모바일 장치들의 사용 증가에 따라, 플래시 메모리 장치는 데이터 스토리지 뿐만 아니라 코드 스토리지로서 보다 널리 사용된다. 플래시 메모리 장치는, 또한, HDTV, DVD, 라우터, 그리고 GPS와 같은 홈 어플리케이션에 사용될 수 있다. 본 발명에 따른 플래시 메모리 장치(100)를 포함한 컴퓨팅 시스템이 도 8에 개략적으로 도시되어 있다. 본 발명에 따른 컴퓨팅 시스템은 버스(30)에 전기적으로 연결된 마이크로프로세서(400), 사용자 인터페이스(500), 베이스밴드 칩셋(baseband chipset)과 같은 모뎀(300), 플래시 메모리 컨트롤러(200), 그리고 플래시 메모리 장치(100)를 포함한다. 플래시 메모리 컨트롤러(200)와 플래시 메모리 장치(100)는 플래시 메모리 시스템을 구성한다. 플래시 메모리 장치(100)는 도 1에 도시된 것과 실질적으로 동일하게 구성될 것이다. 플래시 메모리 장치(100)에는 마이크로프로세서(400)에 의해서 처리된/처리될 N-비트 데이터(N은 1 또는 그 보다 큰 정수)가 플래시 메모리 컨트롤러(200)를 통해 저장될 것이다. 본 발명에 따른 컴퓨팅 시스템이 모바일 장치인 경우, 컴퓨팅 시스템의 동작 전압을 공급하기 위한 배터리(600)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템에는 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
이상에서와 같이 도면과 명세서에서 최적의 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
이상과 같은 본 발명에 의하면, 플래시 메모리 장치는 프로그램 성능을 향상시킬 수 있다.

Claims (18)

  1. 워드 라인들과 비트 라인들로 배열된 메모리 셀들을 갖는 메모리 셀 어레이와;
    상기 메모리 셀 어레이의 벌크로 벌크 전압을 공급하도록 구성된 벌크 전압 공급 회로와;
    프로그램 동작시 구동 조건들에 따라 선택된 비트 라인들을 구동하도록 구성된 쓰기 회로와; 그리고
    상기 프로그램 동작시 상기 쓰기 회로 및 상기 벌크 전압 공급 회로를 제어하도록 구성된 제어 로직을 포함하며,
    상기 제어 로직은, 프로그램 전압의 증가분에 따라, 상기 쓰기 회로의 구동 조건들 중 적어도 하나가 가변되도록 또는 상기 벌크 전압이 가변되도록 상기 쓰기 회로 또는 상기 벌크 전압 공급 회로를 제어하는 플래시 메모리 장치.
  2. 제 1 항에 있어서,
    상기 쓰기 회로의 구동 조건들은 프로그램 실행 타임, 비트 라인 전압, 그리고 동시에 프로그램될 데이터 비트들의 수를 포함하는 플래시 메모리 장치.
  3. 제 2 항에 있어서,
    상기 프로그램 전압의 증가분은 컨버젼스 방식에 따른 프로그램 구간에서 사용되는 제 1 증가분과 증가형 스텝 펄스 프로그래밍 구간에서 사용되는 제 2 증가분을 가지며, 상기 제 1 증가분은 상기 제 2 증가분보다 큰 플래시 메모리 장치.
  4. 제 3 항에 있어서,
    상기 제어 로직은 상기 프로그램 전압의 증가분이 상기 제 1 증가분일 때 상기 프로그램 실행 타임은 상기 프로그램 전압의 증가분이 상기 제 2 증가분일 때 상기 프로그램 실행 타임 보다 길게 설정되도록 상기 쓰기 회로를 제어하는 플래시 메모리 장치.
  5. 제 3 항에 있어서,
    상기 제어 로직은 상기 프로그램 전압의 증가분이 상기 제 1 증가분일 때 상기 비트 라인 전압은 상기 프로그램 전압의 증가분이 상기 제 2 증가분일 때 상기 비트 라인 전압보다 높게 설정되도록 상기 쓰기 회로를 제어하는 플래시 메모리 장치.
  6. 제 3 항에 있어서,
    상기 제어 로직은 상기 프로그램 전압의 증가분이 상기 제 1 증가분일 때 상기 동시에 프로그램될 데이터 비트들의 수는 상기 프로그램 전압의 증가분이 상기 제 2 증가분일 때 상기 동시에 프로그램될 데이터 비트들의 수보다 적게 설정되도 록 상기 쓰기 회로를 제어하는 플래시 메모리 장치.
  7. 제 3 항에 있어서,
    상기 제어 로직은 상기 프로그램 전압의 증가분이 상기 제 1 증가분일 때 상기 벌크 전압은 상기 프로그램 전압의 증가분이 상기 제 2 증가분일 때 상기 벌크 전압보다 낮게 설정되도록 상기 벌크 전압 공급 회로를 제어하는 플래시 메모리 장치.
  8. 제 2 항에 있어서,
    상기 프로그램 동작은 컨버젼스 프로그램 방식과 함께 증가형 스텝 펄스 프로그래밍(ISPP) 방식으로 수행되며,
    상기 프로그램 전압의 증가분은 복수의 컨버젼스 증가분들 중 어느 하나를 갖도록 그리고 복수의 ISPP 증가분들 중 어느 하나를 갖도록 결정되며, 상기 제어 로직은 상기 결정된 컨버젼스 증가분 및 ISPP 증가분에 따라 상기 구동 조건들 중 적어도 하나가 가변되도록 또는 상기 벌크 전압이 가변되도록 상기 쓰기 회로 또는 상기 벌크 전압 공급 회로를 제어하는 플래시 메모리 장치.
  9. 제 2 항에 있어서,
    상기 프로그램 동작은 증가형 스텝 펄스 프로그래밍(ISPP) 방식으로 수행되며,
    상기 프로그램 전압의 증가분은 복수의 ISPP 증가분들 중 어느 하나를 갖도록 결정되며, 상기 제어 로직은 상기 결정된 ISPP 증가분에 따라 상기 구동 조건들 중 적어도 하나가 가변되도록 또는 상기 벌크 전압이 가변되도록 상기 쓰기 회로 또는 상기 벌크 전압 공급 회로를 제어하는 플래시 메모리 장치.
  10. 제 1 항에 있어서,
    상기 쓰기 회로는
    상기 비트 라인들에 각각 대응하는 드라이버들을 갖는 비트라인 드라이버 회로와;
    상기 프로그램 전압의 증가분에 따라서 상기 제어 로직의 제어에 의해 상기 비트라인 드라이버 회로로 공급될 비트 라인 전압을 가변적으로 발생하는 비트 라인 전압 발생 회로와;
    상기 프로그램 전압의 증가분에 따라서 상기 제어 로직의 제어에 의해 프로그램될 셀 수를 가변적으로 설정하고, 상기 설정된 셀 수만큼의 드라이버들이 비트라인 전압을 비트라인들에 인가하도록 제어하는 프로그램 셀 수 셋팅 로직과; 그리고
    상기 프로그램 전압의 증가분에 따라서 상기 제어 로직의 제어에 의해 프로그램 실행 타임을 가변적으로 설정하고, 상기 설정된 프로그램 실행 타임 동안 드라이버들을 활성화하는 프로그램 실행 타임 제어부를 포함하는 플래시 메모리 장치.
  11. 제 1 항에 있어서,
    상기 벌크 전압 공급 회로는
    상기 프로그램 전압의 증가분에 따라서 상기 제어 로직의 제어에 의해 상기 메모리 셀 어레이의 벌크로 공급될 상기 벌크 전압을 가변적으로 발생하는 벌크 전압 발생 회로와; 그리고
    상기 벌크 전압 발생 회로로부터 제공받은 벌크 전압을 상기 메모리 셀 어레이의 벌크에 인가하는 벌크 드라이버를 포함하는 플래시 메모리 장치.
  12. 제 1 항에 있어서,
    상기 플래시 메모리 장치는 노어 플래시 메모리 장치인 플래시 메모리 장치.
  13. 복수의 워드 라인들과 복수의 비트 라인들의 교차 영역에 배열된 복수의 메모리 셀들을 갖는 플래시 메모리 장치의 프로그램 방법에 있어서:
    (a) 프로그램 전압을 생성하는 단계;
    (b) 상기 생성된 프로그램 전압의 증가분에 따라서 비트라인 전압, 프로그램될 셀 수, 프로그램 실행 타임 또는 벌크 전압을 가변적으로 조절하는 단계; 및
    (c) 상기 조절된 비트라인 전압, 프로그램될 셀 수, 프로그램 실행 타임 또는 벌크 전압에 따라서 프로그램 동작을 수행하는 단계를 포함하는 플래시 메모리 장치의 프로그램 방법.
  14. 제 13 항에 있어서,
    상기 프로그램 전압의 증가분은 컨버젼스 방식에 따른 프로그램 구간에서 사용되는 제 1 증가분과 증가형 스텝 펄스 프로그래밍 구간에서 사용되는 제 2 증가분을 가지며, 상기 제 1 증가분은 상기 제 2 증가분보다 큰 플래시 메모리 장치의 프로그램 방법.
  15. 제 13 항에 있어서,
    상기 프로그램 동작은 컨버젼스 프로그램 방식과 함께 증가형 스텝 펄스 프로그래밍(ISPP) 방식으로 수행되며,
    상기 (b) 단계는 상기 프로그램 전압의 증가분이 복수의 컨버젼스 증가분들 중 어느 하나를 갖도록 그리고 복수의 ISPP 증가분들 중 어느 하나를 갖도록 결정되며, 상기 결정된 컨버젼스 증가분 및 ISPP 증가분에 따라서 상기 비트라인 전압, 상기 프로그램될 셀 수, 상기 프로그램 실행 타임 또는 상기 벌크 전압이 가변적으로 조절되는 플래시 메모리 장치의 프로그램 방법.
  16. 제 13 항에 있어서,
    상기 프로그램 동작은 증가형 스텝 펄스 프로그래밍(ISPP) 방식으로 수행되며,
    상기 (b) 단계는 상기 프로그램 전압의 증가분이 복수의 ISPP 증가분들 중 어느 하나를 갖도록 결정되며, 상기 결정된 ISPP 증가분에 따라서 상기 비트라인 전압, 상기 프로그램될 셀 수, 상기 프로그램 실행 타임 또는 상기 벌크 전압이 가변적으로 조절되는 플래시 메모리 장치의 프로그램 방법.
  17. 플래시 메모리 장치와; 그리고
    상기 플래시 메모리 장치를 제어하도록 구성된 메모리 컨트롤러를 포함하며,
    상기 플래시 메모리 장치는 청구항 1에 기재된 것을 포함하는 메모리 시스템.
  18. 마이크로 프로세서와;
    플래시 메모리 장치와; 그리고
    상기 마이크로프로세서의 요청에 따라 상기 플래시 메모리 장치를 제어하도록 구성된 메모리 컨트롤러를 포함하며,
    상기 플래시 메모리 장치는 청구항 1에 기재된 것을 포함하는 컴퓨팅 시스템.
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