JP2021072139A - 半導体記憶装置 - Google Patents

Abstract

【課題】 ばらつきの少ないデバイス特性を得る。【解決手段】 実施形態の半導体記憶装置は、メモリセルアレイと、複数のビット線を介して複数のメモリセルのデータを検出するビット線ドライバと、前記メモリセルにデータを書き込むプログラム動作と、前記メモリセルに書き込まれた前記データを検証するベリファイ動作とを含むループを、前記プログラム電圧を所定のステップアップ電圧だけ増加させながら複数回繰り返す書き込みシーケンスを実行する制御回路と、を有し、前記ビット線ドライバは、前記複数のメモリセルに対する前記ベリファイ動作の結果から前記ループ毎の書き込み完了したメモリセル数又は書き込み不足のメモリセル数を求めるビットスキャン回路とを具備し、前記制御回路は、前記ビットスキャン回路が求めた結果に基づいて、次のループにおける前記所定のステップアップ電圧を決定する。【選択図】図９

Description

本発明の実施形態は、半導体記憶装置に関する。

近年、ＮＡＮＤ型ＦＬＡＳＨメモリ等の半導体記憶装置においては、微細化、大容量化の要求から、３次元構造化が図られるようになってきた。また、ＮＡＮＤ型ＦＬＡＳＨメモリでは、メモリセルを、１ビット（２値）のデータを保持可能なＳＬＣ（Ｓｉｎｇｌｅ Ｌｅｖｅｌ Ｃｅｌｌ）とする場合だけでなく、２ビット（４値）のデータを保持可能なＭＬＣ（Ｍｕｌｔｉ Ｌｅｖｅｌ Ｃｅｌｌ）、３ビット（８値）のデータを保持可能なＴＬＣ（Ｔｒｉｐｌｅ Ｌｅｖｅｌ Ｃｅｌｌ）または４ビット（１６値）のデータを保持可能なＱＬＣ（Ｑｕａｄ Ｌｅｖｅｌ Ｃｅｌｌ）として構成する場合がある。

このようにメモリセルを多値化した場合、メモリセルの閾値電圧を高精度に制御することが要求される。しかしながから、メモリセルの３次元構造化により、成膜及び加工の難易度が高くなり、書き込み性能や閾値分布がばらつきやすいという問題があった。

特許第５３３０４２５号公報

本実施形態は、ばらつきの少ないデバイス特性を得ることができる半導体記憶装置を提供する。

実施形態の半導体記憶装置は、複数のメモリセルを備えたメモリセルアレイと、前記複数のメモリセルのゲートにそれぞれ接続された複数のワード線と、前記複数のメモリセルにデータを書き込み時、前記ワード線にプログラム電圧を印加するワード線ドライバと、前記複数のメモリセルの一端にそれぞれ接続された複数のビット線と、前記複数のビット線にビット線電圧を印加して、前記複数のビット線を介して前記複数のメモリセルのデータを検出するビット線ドライバと、前記ワード線ドライバ及びビット線ドライバを制御して、前記メモリセルにデータを書き込むプログラム動作と、前記メモリセルに書き込まれた前記データを検証するベリファイ動作とを含むループを、前記プログラム電圧を所定のステップアップ電圧だけ増加させながら複数回繰り返す書き込みシーケンスを実行する制御回路と、を有し、前記ビット線ドライバは、前記複数のメモリセルに対する前記ベリファイ動作の結果から前記ループ毎の書き込み完了したメモリセル数又は書き込み不足のメモリセル数を求めるビットスキャン回路とを具備し、前記制御回路は、前記ビットスキャン回路が求めた結果に基づいて、次のループにおける前記所定のステップアップ電圧を決定する。

実施形態に関わるメモリシステムの構成例を示すブロック図。 本実施形態の不揮発性メモリの構成例を示すブロック図。 ３次元構造のＮＡＮＤメモリセルアレイのブロックの構成例を示す図。 ３次元構造のＮＡＮＤメモリセルアレイの一部領域の断面図。 横軸に閾値電圧をとり縦軸にメモリセル数（セル数）をとって、メモリセルアレイの閾値分布を示す図。 書き込み動作時における各配線の電位変化を示す図。 書き込み動作時のストリングの様子を示す回路図。 標準書き込みシーケンスを説明するための図。 ベリファイ動作における判定を行うビット線ドライバ２４の内部回路の一例を模式的に示す回路図。 一般的なプログラム動作とベリファイ動作においてワード線ＷＬに印加する電圧の変化を示す説明図。 ステップアップ電圧ΔＶＰＧＭの決定に用いるループを１８ループの書き込みシーケンスを例に説明する説明図。 図１１の第７から第１４ループにおける選択ワード線ＷＬに印加する電圧を説明する説明図。 横軸に電圧をとって閾値分布とベリファイパスセルとの関係を示す説明図。 図１４はステップアップ電圧ΔＶＰＧＭの設定例を示す説明図。 横軸にプログラム電圧ＶＰＧＭをとり縦軸にプログラムスロープをとって、メモリセルアレイ２３の各メモリセルについてプログラムスロープの書き込み電圧依存性を示すグラフ。 横軸にワード線ＷＬの位置をとり縦軸にプログラムスロープをとって、プログラムスロープのワード線依存性を示すグラフ。 横軸にウェハ中央からの距離に応じたチップ位置をとり縦軸にプログラムスロープをとって、プログラムスロープのチップ位置依存性を示すグラフ。 横軸にプログラム時間をとり縦軸に累積確率をとって書き込み時間の変動を示すグラフ。

以下、図面を参照して本発明の実施の形態について詳細に説明する。

本実施の形態は、メモリセルに対する書き込みシーケンスの複数のループにおける書き込みの結果に従って、次のループのプログラム電圧を制御することにより、ばらつきが小さいデバイス特性を得ることを可能にするものである。

（メモリシステムの構成）
図１は、実施形態に関わるメモリシステムの構成例を示すブロック図である。本実施形態のメモリシステムは、メモリコントローラ１と不揮発性メモリ２とを備える。メモリシステムは、ホストと接続可能である。ホストは、例えば、パーソナルコンピュータ、携帯端末などの電子機器である。

不揮発性メモリ２は、データを不揮発に記憶する半導体記憶装置であり、例えば、ＮＡＮＤフラッシュメモリを備えている。本実施形態では、不揮発性メモリ２は、メモリセルあたり３ｂｉｔを記憶可能なメモリセルを有するＮＡＮＤメモリ、すなわち３ｂｉｔ／Ｃｅｌｌ（ＴＬＣ：Ｔｒｉｐｌｅ Ｌｅｖｅｌ Ｃｅｌｌ）のＮＡＮＤメモリであるとして説明するが、これに限定されるものではない。不揮発性メモリ２は、３次元化されている。

メモリコントローラ１は、ホストからの書き込みリクエストに従って不揮発性メモリ２へのデータの書き込みを制御する。また、メモリコントローラ１は、ホストからの読み出しリクエストに従って不揮発性メモリ２からのデータの読み出しを制御する。メモリコントローラ１は、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）１１、プロセッサ１２、ホストインターフェイス１３、ＥＣＣ（Ｅｒｒｏｒ Ｃｈｅｃｋ ａｎｄ Ｃｏｒｒｅｃｔ）回路１４およびメモリインターフェイス１５を備える。ＲＡＭ１１、プロセッサ１２、ホストインターフェイス１３、ＥＣＣ回路１４およびメモリインターフェイス１５は、互いに内部バス１６により接続される。

ホストインターフェイス１３は、ホストから受信したリクエスト、ユーザデータである書き込みデータなどを内部バス１６に出力する。また、ホストインターフェイス１３は、不揮発性メモリ２から読み出されたユーザデータ、プロセッサ１２からの応答などをホストへ送信する。

メモリインターフェイス１５は、プロセッサ１２の指示に基づいてユーザデータ等を不揮発性メモリ２へ書き込む処理および不揮発性メモリ２から読み出す処理を制御する。

プロセッサ１２は、メモリコントローラ１を統括的に制御する。プロセッサ１２は、例えば、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＭＰＵ（Ｍｉｃｒｏ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）等である。プロセッサ１２は、ホストからホストインターフェイス１３経由でリクエストを受けた場合に、そのリクエストに従った制御を行う。例えば、プロセッサ１２は、ホストからのリクエストに従って、不揮発性メモリ２へのユーザデータおよびパリティの書き込みをメモリインターフェイス１５へ指示する。また、プロセッサ１２は、ホストからのリクエストに従って、不揮発性メモリ２からのユーザデータおよびパリティの読み出しを、メモリインターフェイス１５へ指示する。

プロセッサ１２は、ＲＡＭ１１に蓄積されるユーザデータに対して、不揮発性メモリ２上の格納領域（以下、メモリ領域という）を決定する。ユーザデータは、内部バス１６経由でＲＡＭ１１に格納される。プロセッサ１２は、メモリ領域の決定を、書き込み単位であるページ単位のデータ、すなわちページデータ、に対して実施する。本明細書では、不揮発性メモリ２の１ページに格納されるユーザデータをユニットデータと定義する。ユニットデータは、例えば、符号化されて符号語として不揮発性メモリ２に格納される。

なお、符号化は必須ではない。メモリコントローラ１は、符号化せずにユニットデータを不揮発性メモリ２に格納してもよいが、図１では、一構成例として符号化を行う構成を示している。メモリコントローラ１が符号化を行わない場合には、ページデータはユニットデータと一致する。また、１つのユニットデータに基づいて１つの符号語が生成されてもよいし、ユニットデータが分割された分割データに基づいて１つの符号語が生成されてもよい。また、複数のユニットデータを用いて１つの符号語が生成されてもよい。

プロセッサ１２は、ユニットデータごとに書き込み先の不揮発性メモリ２のメモリ領域を決定する。不揮発性メモリ２のメモリ領域には物理アドレスが割当てられている。プロセッサ１２は、ユニットデータの書き込み先のメモリ領域を、物理アドレスを用いて管理する。プロセッサ１２は、決定したメモリ領域の物理アドレスを指定してユーザデータを不揮発性メモリ２へ書き込むようメモリインターフェイス１５へ指示する。プロセッサ１２は、ユーザデータの論理アドレス（ホストが管理する論理アドレス）と物理アドレスとの対応を管理する。プロセッサ１２は、ホストからの論理アドレスを含む読み出しリクエストを受信した場合は、論理アドレスに対応する物理アドレスを特定し、物理アドレスを指定してユーザデータの読み出しをメモリインターフェイス１５へ指示する。

ＥＣＣ回路１４は、ＲＡＭ１１に格納されたユーザデータを符号化して符号語を生成する。また、ＥＣＣ回路１４は、不揮発性メモリ２から読み出された符号語を復号する。
ＲＡＭ１１は、ホストから受信したユーザデータを不揮発性メモリ２へ記憶するまで一時格納したり、不揮発性メモリ２から読み出したデータをホストへ送信するまで一時格納する。ＲＡＭ１１は、例えば、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）やＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などの汎用メモリである。

図１では、メモリコントローラ１が、ＥＣＣ回路１４とメモリインターフェイス１５をそれぞれ備える構成例を示した。しかしながら、ＥＣＣ回路１４がメモリインターフェイス１５に内蔵されていてもよい。また、ＥＣＣ回路１４が、不揮発性メモリ２に内蔵されていてもよい。

ホストから書き込みリクエストを受信した場合、メモリコントローラ１は次のように動作する。プロセッサ１２は、書き込みデータをＲＡＭ１１に一時記憶させる。プロセッサ１２は、ＲＡＭ１１に格納されたデータを読み出し、ＥＣＣ回路１４に入力する。ＥＣＣ回路１４は、入力されたデータを符号化し、符号語をメモリインターフェイス１５に与える。メモリインターフェイス１５は、入力された符号語を不揮発性メモリ２に書き込む。

ホストから読み出しリクエストを受信した場合、メモリコントローラ１は次のように動作する。メモリインターフェイス１５は、不揮発性メモリ２から読み出した符号語をＥＣＣ回路１４に与える。ＥＣＣ回路１４は、入力された符号語を復号し、復号されたデータをＲＡＭ１１に格納する。プロセッサ１２は、ＲＡＭ１１に格納されたデータを、ホストインターフェイス１３を介してホストに送信する。

図２は、本実施形態の不揮発性メモリの構成例を示すブロック図である。不揮発性メモリ２は、ＮＡＮＤ Ｉ／Ｏインターフェイス２１、制御部２２、ＮＡＮＤメモリセルアレイ２３、ビット線ドライバ２４及びワード線ドライバ２５を備える。不揮発性メモリ２は、例えば１チップの半導体基板（例えば、シリコン基板）からなる。

ＮＡＮＤ Ｉ／Ｏインターフェイス２１は、メモリコントローラ１から出力された、書き込みイネーブル信号ＷＥｎ、読み出しイネーブル信号ＲＥｎ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥなどの制御信号を受け取る。また、ＮＡＮＤ Ｉ／Ｏインターフェイス２１は、メモリコントローラ１から出力された、コマンド、アドレス、データを受け取る。

制御部（制御回路）２２は、ＮＡＮＤ Ｉ／Ｏインターフェイス２１から制御信号、コマンド、アドレス、データを受け取り、それらに基づいて、不揮発性メモリ２の動作を制御する。制御部２２は、例えば、制御信号、コマンド、アドレス、データに基づいてワード線ドライバ２５やビット線ドライバ２４を制御し、書き込み動作、読み出し動作、消去動作等を実行する。

制御部２２は、書き込みコマンドが入力された場合、書き込みコマンドに伴って入力されたデータをＮＡＮＤメモリセルアレイ２３上の指定されたアドレスへ書き込むようビット線ドライバ２４とワード線ドライバ２５を制御する。また、制御部２２は、読み出しコマンドが入力された場合、ＮＡＮＤメモリセルアレイ２３上の指定されたアドレスからデータを読み出すようビット線ドライバ２４とワード線ドライバ２５を制御する。

例えば、制御部２２は、ＮＡＮＤメモリセルアレイ２３に含まれるメモリセル（メモリセルトランジスタ）ＭＴへデータを書き込むために、ワード線ドライバ２５によって複数のワード線ＷＬへ印加される電圧や、ビット線ドライバ２４によって複数のビット線ＢＬに印加される電圧（ビット線電圧）を制御する。

ビット線ドライバ２４は、複数のビット線ＢＬに独立して電圧（または電流）を印加し、また、複数のビット線ＢＬの電圧（または電流）を独立して検出することができるように構成されている。ワード線ドライバ２５は、複数のワード線および選択ゲート線に独立して電圧を印加することができるように構成されている。

電圧発生回路２６は、制御部２２に制御されて、ビット線ドライバ２４及びワード線ドライバ２５に供給する電圧を発生する。

（ＮＡＮＤメモリセルアレイの構成）
図３は、３次元構造のＮＡＮＤメモリセルアレイ（以下、メモリセルアレイという）２３のブロックの構成例を示す図である。図３はメモリセルアレイ２３を構成する複数のブロックのうちの１つのブロックＢＬＫを示している。メモリセルアレイの他のブロックも図３と同様の構成を有する。なお、本実施形態は、２次元構造のメモリセルアレイにも適用可能である。

図示するように、ブロックＢＬＫは、例えば４つのストリングユニット（ＳＵ０〜ＳＵ３）を含む。また各々のストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。ＮＡＮＤストリングＮＳの各々は、ここでは８個のメモリセルＭＴ（ＭＴ０〜ＭＴ７）と、選択トランジスタＳＴ１，ＳＴ２とを含む。なお、ＮＡＮＤストリングＮＳに含まれるメモリセルＭＴの個数は、ここでは８個であるが、８個に限られず、例えば、３２個、４８個、６４個、９６個等でもよい。選択トランジスタＳＴ１，ＳＴ２は、電気回路上は１つのトランジスタとして示しているが、構造上はメモリセルトランジスタと同じでもよい。また、例えばカットオフ特性を高めるために、選択トランジスタＳＴ１，ＳＴ２として、それぞれ複数の選択トランジスタを用いてもよい。 さらに、メモリセルＭＴと選択トランジスタＳＴ１，ＳＴ２との間には、ダミーセルトランジスタが設けられていてもよい。

メモリセルＭＴは、選択トランジスタＳＴ１，ＳＴ２間において、直列接続されるようにして配置されている。一端側のメモリセルＭＴ７が、選択トランジスタＳＴ１に接続され、他端側のメモリセルＭＴ０が、選択トランジスタＳＴ２に接続されている。

ストリングユニットＳＵ０〜ＳＵ３の各々の選択トランジスタＳＴ１のゲートは、それぞれセレクトゲート線ＳＧＤ０〜ＳＧＤ３に接続される。他方で、選択トランジスタＳＴ２のゲートは、同一のブロックＢＬＫ内にある複数のストリングユニットＳＵ間で同一のセレクトゲート線ＳＧＳに共通接続される。また、同一のブロックＢＬＫ内にあるメモリセルＭＴ０〜ＭＴ７のゲートは、それぞれワード線ＷＬ０〜ＷＬ７に共通接続される。すなわち、ワード線ＷＬ０〜ＷＬ７及びセレクトゲート線ＳＧＳは、同一ブロックＢＬＫ内の複数のストリングユニットＳＵ０〜ＳＵ３間で共通に接続されているのに対し、セレクトゲート線ＳＧＤは、同一ブロックＢＬＫ内であってもストリングユニットＳＵ０〜ＳＵ３毎に独立している。

ＮＡＮＤストリングＮＳを構成するメモリセルＭＴ０〜ＭＴ７のゲートには、それぞれワード線ＷＬ０〜ＷＬ７が接続されている。ブロックＢＬＫ内において同一行にあるメモリセルＭＴｉのゲートは、同一のワード線ＷＬｉに接続される。なお、以下の説明では、ＮＡＮＤストリングＮＳを単に「ストリング」という場合がある。

各ＮＡＮＤストリングＮＳは、対応するビット線に接続されている。従って、各メモリセルＭＴは、ＮＡＮＤストリングＮＳに含まれる選択トランジスタＳＴや他のメモリセルＭＴを介して、ビット線に接続されている。上述した通り、同一のブロックＢＬＫ内にあるメモリセルＭＴのデータは、一括して消去される。一方、データの読み出し及び書き込みは、メモリセルグループＭＧ単位（またはページ単位）で行われる。本明細書では、１つのワード線ＷＬｉに接続され、かつ１つのストリングユニットＳＵに属する複数のメモリセルＭＴをメモリセルグループＭＧと定義する。本実施形態では、不揮発性メモリ２は３ビット（８値）のデータを保持可能なＴＬＣのＮＡＮＤメモリである。従って、１つのメモリセルグループＭＧが、３ページ分のデータを保持することができる。各メモリセルＭＴが保持することができる３ビットは、それぞれこの３ページに対応する。

図４は、３次元構造のＮＡＮＤメモリセルアレイの一部領域の断面図である。図４に示すように、ｐ型ウェル領域（Ｐ−ｗｅｌｌ）上に複数のＮＡＮＤストリングＮＳが形成されている。すなわち、ｐ型ウェル領域上には、セレクトゲート線ＳＧＳとして機能する複数の配線層３３３、ワード線ＷＬｉとして機能する複数の配線層３３２、およびセレクトゲート線ＳＧＤとして機能する複数の配線層３３１が積層されている。

そして、これらの配線層３３３，３３２，３３１を貫通してｐ型ウェル領域に達するメモリホール３３４が形成されている。メモリホール３３４の側面には、ブロック絶縁膜３３５、電荷蓄積膜（電荷保持領域）３３６、およびゲート絶縁膜３３７が順次形成され、更にメモリホール３３４内に導電体柱３３８が埋め込まれている。導電体柱３３８は、例えばポリシリコンからなり、ＮＡＮＤストリングＮＳに含まれるメモリセルＭＴ並びに選択トランジスタＳＴ１及びＳＴ２の動作時にチャネルが形成される領域として機能する。すなわち、配線層３３１と導電体柱３３８とそれらの間の膜３３５〜３３７がそれぞれ選択トランジスタＳＴ１として機能し、配線層３３２と導電体柱３３８とそれらの間の膜３３５〜３３７がそれぞれメモリセルＭＴとして機能し、配線層３３３と各導電体柱３３８とそれらの間の膜３３５〜３３７が選択トランジスタＳＴ２として機能する。

なお、図４では、メモリホール３３４及び導電体柱３３８は、同一径の円柱形状であるものとして示したが、実際にはｐ型ウェル領域に向かって細径となるテーパ形状を有する。また、製造工程によっては、メモリホール３３４及び導電体柱３３８は、テーパ形状の途中で拡径して再びｐ型ウェル領域に向かって細径となる複数段のテーパ形状を有することもある。

各ＮＡＮＤストリングＮＳにおいて、ｐ型ウェル領域上に選択トランジスタＳＴ２、複数のメモリセルＭＴ、及び選択トランジスタＳＴ１が順に形成されている。導電体柱３３８よりも上側には、ビット線ＢＬとして機能する配線層が形成される。導電体柱３３８の上端には、導電体柱３３８とビット線ＢＬとを接続するコンタクトプラグ３３９が形成されている。

さらに、ｐ型ウェル領域の表面内には、ｎ＋型不純物拡散層およびｐ＋型不純物拡散層が形成されている。ｎ＋型不純物拡散層上にはコンタクトプラグ３４０が形成され、コンタクトプラグ３４０上には、ソース線ＳＬとして機能する配線層が形成される。

以上の図４に示した構成が、図４の紙面の奥行き方向に複数配列されており、奥行き方向に一列に並ぶ複数のＮＡＮＤストリングの集合によって、１つのストリングユニットＳＵが形成される。

メモリセルＭＴへのデータの書き込み動作は、大まかにはプログラム動作とベリファイ動作とを含む。プログラム動作は、電子を電荷蓄積膜３３６に注入することによりメモリセルＭＴの閾値電圧を上昇させる（または注入を禁止することで閾値電圧を維持させる）動作のことである。プログラム動作時には、制御部２２は、ワード線ドライバ２５を制御して対象のメモリセルＭＴに接続されたワード線ＷＬにプログラム電圧ＶＰＧＭを印加し、ビット線ドライバ２４を制御して対象のメモリセルＭＴに接続されたビット線ＢＬに、書き込むデータに対応したビット線電圧を印加する。なお、ビット線電圧及びプログラム電圧ＶＰＧＭは、電圧発生回路２６により発生されてビット線ドライバ２４、ワード線ドライバ２５に供給される。

以下では、閾値電圧を上昇させる動作を「“０”プログラム」または「“０”書き込み」と呼び、閾値電圧を維持させる動作を「“１”プログラム」、「“１”書き込み」、または「書き込み禁止」と呼ぶ。“０”プログラム対象とされたビット線ＢＬには“０”データに対応したビット線電圧Ｖｂｌ＿Ｌが印加される。“１”プログラム対象とされたビット線ＢＬには“１”データに対応したビット線電圧Ｖｂｌ＿Ｈが印加される。例えば、ビット線電圧Ｖｂｌ＿Ｌは０Ｖであり、ビット線電圧Ｖｂｌ＿Ｈは２．５Ｖである。

（閾値分布）
多値のデータをメモリセルＭＴに書き込む場合には、メモリセルＭＴの閾値電圧をデータの値に応じた値にする。メモリセルＭＴにプログラム電圧ＶＰＧＭ及びビット線電圧Ｖｂｌ＿Ｌを印加すると、電子が電荷蓄積膜３３６に注入されて閾値電圧が上昇する。プログラム電圧ＶＰＧＭを大きくすることで電子の注入量を増加させて、メモリセルＭＴの閾値電圧を高くすることができる。しかし、メモリセルＭＴのばらつきにより同一のプログラム電圧ＶＰＧＭを印加したとしても電子の注入量はメモリセルＭＴ毎に異なる。一旦注入された電子は、消去動作が行われるまで保持される。そこで、各メモリセルＭＴに設定すべき閾値電圧として許容できる閾値電圧の範囲（以下、ターゲット領域という）を超えないように、書き込み動作を複数回に分けプログラム電圧ＶＰＧＭを徐々に上昇させるようになっている。

そして、プログラム動作の後、データを読み出すことで、メモリセルの閾値電圧がターゲット領域まで達したか否かを判定するベリファイ動作が行われる。以上のプログラム動作とベリファイ動作の組み合わせを繰り返すことで、メモリセルの閾値電圧がターゲット領域まで上昇される。ベリファイ動作により閾値電圧がターゲット領域まで達した、即ち、ターゲット領域の最低値であるターゲットレベルを超えたと判定されたメモリセルは、その後、書き込み禁止とされる。

図５は横軸に閾値電圧をとり縦軸にメモリセル数（セル数）をとって、メモリセルアレイの閾値分布を示す図である。図５では、３ｂｉｔ／Ｃｅｌｌの不揮発性メモリ２の閾値分布例を示している。不揮発性メモリ２において、メモリセルＭＴに記憶する多値データの各データ値に応じて、メモリセルＭＴの閾値電圧が設定される。電荷蓄積膜（電荷保持領域）への電荷量の注入は、確率的であるため、図５に示すように、各メモリセルＭＴの閾値電圧も統計的に分布する。

図５は閾値分布をＤＥｒ，ＤＡ，ＤＢ，ＤＣ，・・・，ＤＧの８個の山型の領域にて示しており、これらの各領域の閾値電圧の幅が各ターゲット領域に対応する。図５の例では、８個のターゲット領域内のいずれかにメモリセルＭＴの閾値電圧を設定することで、メモリセルＭＴに８値のデータ（３ビットデータ）を記憶させることが可能である。

本実施形態では、閾値電圧Ｖｔｈが図５の電圧ＶｒＡ以下となるターゲット領域をＥｒレベルとよび、閾値電圧が電圧ＶｒＡより大きく電圧ＶｒＢ以下となるターゲット領域をＡレベルとよび、閾値電圧が電圧ＶｒＢより大きく電圧ＶｒＣ以下となるターゲット領域をＢレベルとよび、閾値電圧が電圧ＶｒＣより大きく電圧ＶｒＤ以下となるターゲット領域をＣレベルとよぶ。以下同様に、図５に示すように、ＤレベルからＧレベルが、それぞれの電圧に応じて設定される。

すなわち、レベルは、各メモリセルＭＴに記憶させるデータ値に対応したいずれのターゲット領域であるかを示すものであり、３ビット８値の場合にはターゲット領域は、Ｅｒ，Ａ〜Ｇレベルの８個のレベルに分けられる。なお、各Ｅｒ，Ａ，Ｂ，・・・，Ｆ，Ｇレベルにそれぞれ対応する閾値分布をそれぞれ分布ＤＥｒ，ＤＡ，ＤＢ，・・・，ＤＦ，ＤＧと呼ぶ。電圧ＶｒＡ〜ＶｒＧは、各ターゲット領域の境界となる基準電圧である。なお、ベリファイ動作においては、ワード線ＷＬに電圧ＶｒＡ〜ＶｒＧをベリファイレベル（電圧）として印加して読み出し行い、対象のメモリセルＭＴがオフになることによりレベルに対応した閾値電圧に到達したことを判定してもよい。なお、以下の説明では、Ａ〜Ｇレベルのベリファイに用いるベリファイ電圧ＶｒＡ〜ＶｒＧをそれぞれＡ〜Ｇベリファイレベルともいう。

（書き込み動作）
図６は、書き込み動作時における各配線の電位変化を示す図である。図６は、プログラム動作時における各配線の電位変化を示している。なお、図６に示す各電圧についても、制御部２２に制御された電圧発生回路２６によって発生される。

プログラム動作は、ワード線及びビット線に印加するプログラム電圧及びビット線電圧に従って行われる。ワード線（図６の選択ＷＬ，非選択ＷＬ）に電圧が印加されないブロックＢＬＫは、書き込み対象でない非選択ＢＬＫ（図６下段）である。また、ビット線電圧は、ビット線ＢＬに接続された選択トランジスタＳＴ１が導通することによりメモリセルＭＴに印加されるので、書き込み対象のブロックＢＬＫ（選択ＢＬＫ）のうち、セレクトゲート線ＳＧＤが印加されないストリングユニットＳＵは書き込み対象でない非選択ＳＵ（図６中段）である。なお、選択ＢＬＫの非選択ＳＵ（図６中段）についても、プログラム電圧ＶＰＧＭの印加の前に、セレクトゲート線ＳＧＤを例えば５Ｖにして選択トランジスタＳＴ１を導通させておくようにしてもよい。
書き込み対象のブロックＢＬＫ（選択ＢＬＫ）の書き込み対象のストリングユニットＳＵ（選択ＳＵ）（図６上段）については、プログラム電圧ＶＰＧＭの印加の前に、図６上段の左側に示すように、セレクトゲート線ＳＧＤを例えば５Ｖにして、選択トランジスタＳＴ１を導通させておく。また、書き込み動作時には、セレクトゲート線ＳＧＳは例えば０Ｖである。従って、選択トランジスタＳＴ２はオフ状態となる。一方、図６上段の右側に示すプログラム電圧ＶＰＧＭ印加時には、セレクトゲート線ＳＧＤを例えば２．５Ｖとする。これにより、選択トランジスタＳＴ１の導通、非導通の状態は、選択トランジスタＳＴ１に接続されるビット線ＢＬのビット線電圧によって決まる。

上述したように、ビット線ドライバ２４は、各ビット線ＢＬにデータを転送する。“０”データが与えられたビット線ＢＬにはビット線電圧Ｖｂｌ＿Ｌとして例えば０Ｖの接地電圧Ｖｓｓが印加される。“１”データが与えられたビット線ＢＬにはビット線電圧Ｖｂｌ＿Ｈとして書き込み禁止電圧Ｖｉｎｈｉｂｉｔ（例えば２．５Ｖ）が印加される。従って、プログラム電圧ＶＰＧＭ印加時には、“０”データが与えられたビット線ＢＬに接続された選択トランジスタＳＴ１は導通し、“１”データが与えられたビット線ＢＬに接続された選択トランジスタＳＴ１はカットオフする。カットオフした選択トランジスタＳＴ１に接続されているメモリセルＭＴは書き込み禁止となる。

導通状態となった選択トランジスタＳＴ１に接続されているメモリセルＭＴは、ワード線ＷＬに印加される電圧に従って電荷蓄積膜への電子の注入が行われる。ワード線電圧として、電圧ＶＰＡＳＳが与えられたワード線ＷＬに接続されたメモリセルＭＴは、閾値電圧に拘わらず導通状態となるが、電荷蓄積膜への電子の注入は行われない。一方、ワード線電圧として、プログラム電圧ＶＰＧＭが与えられたワード線ＷＬに接続されたメモリセルＭＴは、プログラム電圧ＶＰＧＭに応じて電荷蓄積膜への電子の注入が行われる。

即ち、ワード線ドライバ２５は、選択ブロックＢＬＫにおいていずれかのワード線ＷＬを選択し、選択ワード線に電圧ＶＰＧＭを印加し、その他の非選択ワード線ＷＬに電圧ＶＰＡＳＳを印加する。電圧ＶＰＧＭは、トンネル現象により電子を電荷蓄積膜に注入するための高電圧であり、ＶＰＧＭ＞ＶＰＡＳＳである。ワード線ドライバ２５によってワード線ＷＬの電圧を制御しながら、ビット線ドライバ２４によって各ビット線ＢＬにデータを供給することで、メモリセルアレイ２３の各メモリセルＭＴへの書き込み動作が行われる。

図７は書き込み動作時のストリングの様子を示す回路図である。

図７では、“０”書き込み対象のビット線ＢＬ、及び、“１”書き込み対象のビット線ＢＬに対応する２つのＮＡＮＤストリングを図示している。また、ワード線ＷＬ３が選択された際の様子を示している。

図示するように、選択ワード線ＷＬ３には電圧ＶＰＧＭが印加され、非選択ワード線ＷＬ０〜ＷＬ２及びＷＬ４〜ＷＬ７には電圧ＶＰＡＳＳが印加される。

そして、“０”書き込み対象のビット線ＢＬに対応するＮＡＮＤストリングでは、選択トランジスタＳＴ１がオン状態となる。そのため、選択ワード線ＷＬ３に接続されたメモリセルＭＴ３のチャネル電位Ｖchは０Ｖとなる。すなわち、ゲートとチャネルとの間の電位差が大きくなり、その結果、電子が電荷蓄積膜に注入されて、メモリセルＭＴ３の閾値電圧が上昇される。

“１”書き込み対象のビット線ＢＬに対応するＮＡＮＤストリングでは、選択トランジスタＳＴ１がカットオフ状態となる。そのため、選択ワード線ＷＬ３に接続されたメモリセルＭＴ３のチャネルは電気的にフローティングとなり、ワード線ＷＬ等との容量カップリングによりチャネル電位Ｖchは電圧ＶＰＧＭ近くまで上昇される。すなわち、ゲートとチャネルとの間の電位差が小さくなり、その結果、電子は電荷蓄積膜に注入されず、メモリセルＭＴ３の閾値電圧は維持される（閾値分布レベルがより高い分布に遷移するほどには閾値電圧は変動しない）。

（標準書き込みシーケンス）
図８は標準書き込みシーケンスを説明するための図である。図８ではプログラム動作とベリファイ動作との組み合わせが１８回繰り返されることによって、データが書き込まれる場合を例に示している。この繰り返し動作を「ループ」と呼ぶ。１回目のループにおけるプログラム電圧ＶＰＧＭは最も低い電圧値に設定され、２回目、３回目・・・とループが進むにつれて、次第にプログラム電圧ＶＰＧＭを大きな電圧値に設定するようになっている。また、図８中の丸印はベリファイ動作を行うことが可能なループを示している。また、各Ａ〜Ｇレベルにおいて、プログラム動作は、１回目のループから最大でそれぞれ丸印が含まれるループまで行われる。以下、１回目から１８回目までのループのうちｎ回目のループを第ｎループという。

例えば、Ｂレベルに設定するメモリセルＭＴについては、第１ループから最大で第８ループまでプログラム電圧ＶＰＧＭを次第に増加させながらプログラム動作が行われる可能性がある。ベリファイ動作は丸印のループのみ行われ、ベリファイ動作によって、設定されているターゲット領域に閾値電圧が到達したと判定されたメモリセルＭＴについては、その後、書き込み禁止とされる。

図９はベリファイ動作における判定を行うビット線ドライバ２４の内部回路の一例を模式的に示す回路図である。ビット線ドライバ２４は、メモリセルアレイ２３内に設けられたビット線ＢＬに接続されている。ビット線ドライバ２４中のセンスアンプ回路３２は、ビット線ＢＬの電位変動を検知及び増幅し、メモリセルに記憶されたデータを判別する。

ビット線ドライバ２４は、カラムデコーダ３１、センスアンプ回路３２、ビットスキャン回路３３及び演算ユニット３４を含む。カラムデコーダ３１は 、制御部２２から転送されたカラムアドレスに基づいてメモリセルアレイ２３のビット線ＢＬを選択して、センスアンプ回路３２を駆動する。

センスアンプ回路３２は、複数のカラムユニットＣＵを含んでいる。各カラムユニットＣＵは、各ビット線ＢＬにそれぞれ対応するように、設けられている。各カラムユニットＣＵは、１つのセンスユニット（ＳＵ）３２１及び１つのラッチ回路３２５を含んでいる。センスユニット３２１及びラッチ回路３２５は、メモリセルアレイ２３のビット線ＢＬに対応するように、１つのビット線に対して１つずつ設けられている。つまり、１つのセンスユニット３２１と１つのラッチ回路３２５が、１つのビット線ＢＬ及びそのビット線ＢＬに接続されたＮＡＮＤストリングＮＳに対応している。１つのセンスユニット３２１は、１本のビット線ＢＬに接続される。１つのラッチ回路３２５は、センスユニット３２１を経由して、ビット線ＢＬに接続される。

センスユニット３２１は、データの書き込み時、カラムデコーダ３１及び制御部２２の制御によって、ビット線ＢＬを充電したり放電したりする。センスユニット３２１は、データの読み出し時、ビット線ＢＬの電位変動を検知し、データを判別する。

ラッチ回路３２５は、メモリセルに書き込むデータ、メモリセルから読み出されたデータ及びメモリセルに対する動作を示す設定情報（以下、フラグとよぶ）などを、一時的に保持する。また、ラッチ回路３２５によって、センスユニット３２１からの信号又は外部からの信号が増幅される。

ラッチ回路３２５は、複数のラッチ（ＬＡＴ）９０を有する。本実施形態において、データを保持するラッチ９０のことを、データラッチ９０とよび、フラグを保持するラッチ９０のことを、フラグラッチ９０と呼ぶ。ラッチ回路３２５内のデータラッチ９０は、データの書き込み時において、そのラッチ回路３２５に対応しているメモリセルグループＭＧに書き込むべきデータ（外部からのデータ）を保持する。また、ラッチ回路３２５内のデータラッチ９０は、データの読み出し時において、そのラッチ回路３２５に対応しているメモリセルグループＭＧから読み出されたデータ（メモリセルからのデータ）を保持する。１つのデータラッチ９０は、１ビットのデータを保持する。

例えば、ベリファイ時、ベリファイ結果に基づいて、所定のデータの書き込みが完了したメモリセル（ベリファイパスしたメモリセル）に対応するカラムユニットＣＵのラッチ回路３２５に、書き込み完了を示す情報が保持される。これによって、書き込みが完了したメモリセルに対してデータの書き込みが継続されるのを抑制される。

ラッチ回路３２５内のフラグラッチ９０が保持するフラグは、例えば、入力されたデータが２値（１ビット）のデータであるか多値（２ビット以上）のデータであるかを示す情報、或いは、どのような書き込みモードでデータを書き込むべきかを示す情報である。例えば、１つのメモリセルが４値（２ビット）のデータを記憶する場合、ラッチ回路３２５は、２つのデータラッチ９０を有する。ラッチ回路３２５内に設けられた２つのデータラッチのうち、一方のデータラッチ９０は、２ビットのうち上位の１ビットを保持し、他方の下位データラッチ９０は、２ビットのうち下位の１ビットを保持する。ラッチ回路３２５は、１つ以上のフラグラッチ９０を有する。また、ラッチ回路３２５は、ベリファイ結果を保持するラッチ９０を有する。但し、ベリファイ結果（ベリファイ情報ともよばれる）は、フラグラッチなどに書き込まれてもよい。

なお、４値のデータの場合には、少なくとも２つのデータラッチと少なくとも１つのフラグラッチが、ラッチ回路３２５内に設けられているが、データのビット数が増加すると、データラッチの個数は、増大する。例えば、メモリセルＭＣが８値（３ビット）のデータを記憶する場合、ラッチ回路３２５は３つのデータラッチを有する。つまり、ラッチ回路３２５は、最上位の１ビットを保持するデータラッチと、最下位の１ビットを保持するデータラッチと、最上位と最下位との間の１ビットを保持するデータラッチとを有する。これと同様に、データが１６値（４ビット）の場合、ラッチ回路３２５内のデータラッチの個数は４個となり、データが３２値（５ビット）の場合、ラッチ回路３２５内のデータラッチの個数は５個となる。フラグラッチの個数は、メモリの仕様に応じて、１個でもよいし、２個以上でもよい。

本実施の形態においては、ラッチ９０は、ベリファイパスしたメモリセル数（以下、パスセル数という）の情報及びベリファイフェイルしたメモリセル数（以下、フェイルセル数という）の情報のうちの少なくとも一方の情報を記憶するようになっている。

（ベリファイ動作）
次に、ベリファイ動作の一例について説明する。まず、ワード線ドライバ２５は、選択ワード線に、目標レベルに対応したベリファイレベル（電圧）Ｖｒを印加し、非選択ワード線に、ベリファイ電圧Ｖｒよりも高い非選択読み出し電圧ＶＰＡＳＳ（例えば、５〜７Ｖ）を印加する。ベリファイ動作時には、制御部２２は、ビット線ドライバ２４を制御して、ビット線ＢＬを一定の電圧（例えば、０．５Ｖ）に固定すると共に、センスユニット３２１内部の図示しないセンスノードＳＥＮをビット線ＢＬの電圧よりも高い所定のプリチャージ電圧Ｖｐｒｅに充電する。この状態で、制御部２２は、センスノードＳＥＮをビット線ＢＬに接続する。そうすると、センスノードＳＥＮからビット線ＢＬに電流が流れ、センスノードＳＥＮの電圧は次第に低下する。

センスノードＳＥＮの電圧は、ベリファイ対象のメモリセル（選択メモリセル）の閾値電圧の状態に応じて変化する。即ち、選択メモリセルの閾値電圧がベリファイ電圧Ｖｒよりも低いときは、選択メモリセルはオン状態であり、選択メモリセルに大きなセル電流が流れ、センスノードＳＥＮの電圧が低下する速度は速くなる。また、選択メモリセルの閾値電圧がベリファイ電圧Ｖｒよりも高いときは、選択メモリセルはオフ状態であり、選択メモリセルに流れるセル電流は、小さいか、又は、選択メモリセルにセル電流が流れず、センスノードＳＥＮの電圧が低下する速度は遅くなる。

このようなセンスノードＳＥＮの電圧低下の速度の差を利用して、選択メモリセルの書き込みの状態が判定されて、ベリファイ結果がラッチ９０に記憶される。例えば、センスノードＳＥＮの電荷を放電し始める放電開始時から所定の第１期間が経過した第１時点で、センスノードＳＥＮの電圧がローレベル（以下、"Ｌ"）であるかハイレベル（以下、"Ｈ"）であるかが判定される。例えば、選択メモリセルが書き込み不足セルであるときは、その閾値電圧がベリファイ電圧Ｖｒよりも低く、かつ、両者の差が大きいため、選択メモリセルは完全オン状態であり、選択メモリセルに大きなセル電流が流れる。このため、センスノードＳＥＮの電圧は、急速に低下し、電圧降下量は比較的大きく、第１時点において、センスノードＳＥＮが“Ｌ”になる。

また、選択メモリセルが書き込み完了セルであるときは、その閾値電圧がベリファイ電圧Ｖｒよりも高いため、選択メモリセルはオフ状態であり、選択メモリセルに流れるセル電流は、非常に小さいか、又は、選択メモリセルにセル電流が流れない。このため、センスノードＳＥＮの電圧は、非常に緩やかに低下し、電圧降下量は比較的小さく、第１時点において、センスノードＳＥＮは、“Ｈ”のままとなる。

このように、ワード線ドライバ２５により選択ワード線にベリファイ電圧Ｖｒを印加しながら、センスアンプ回路３２がセンスノードＳＥＮの状態を監視することで、選択メモリセルが書き込み不足セルであるか、選択メモリセルが書き込み完了セルであるかが判定される。

制御部２２は、書き込み不足セル、又は書き込み完了セルのいずれであるかの判定結果に基づいて、書き込み対象のメモリセルＭＴのレベル、ループ等に応じたプログラム電圧を発生させるようになっている。

図１０は一般的なプログラム動作とベリファイ動作においてワード線ＷＬに印加する電圧の変化を示す説明図である。図１０の例は図８の第７から第１２ループに対応する。図１０に示すように、プログラム電圧ＶＰＧＭは、ループ毎に大きな電圧値となる。第７ループでは、図８に示すように、Ｂレベル及びＣレベルのメモリセルＭＴに対してベリファイが行われる。即ち、図１０に示すように、プログラム電圧ＶＰＧＭの印加後に、Ｂレベルに対するベリファイ（以下、Ｂベリファイという）を行うためのＢベリファイレベル（ＶｒＢ）をワード線ＷＬに印加した状態で、Ｂレベルのメモリセルが書き込み不足セルである状態であるか、書き込み完了セルの状態であるかが判定される。センスアンプ回路３２は、Ｂレベルのメモリセルが書き込み不足の場合にはＢベリファイはベリファイフェイルと判定し、書き込み完了の場合にはＢベリファイはベリファイパスと判定する。

次に、Ｃレベルに対するベリファイ（以下、Ｃベリファイという）を行うためのベリファイレベル（ＶｒＣ）をワード線ＷＬに印加した状態で、Ｃレベルのメモリセルが書き込み不足セルである状態であるか、書き込み完了セルの状態であるかを判定する。センスアンプ回路３２は、Ｃレベルのメモリセルが書き込み不足の場合にはＣベリファイはベリファイフェイルと判定し、書き込み完了の場合にはＣベリファイはベリファイパスと判定する。

第８ループでは、Ｂベリファイ及びＣベリファイに続けて、Ｄレベルに対するベリファイ（以下、Ｄベリファイという）が行われる。Ｄベリファイでは、ベリファイレベル（ＶｒＤ）をワード線ＷＬに印加した状態で、Ｄレベルのメモリセルが書き込み不足セルである状態であるか、書き込み完了セルの状態であるかを判定する。センスアンプ回路３２は、Ｄレベルのメモリセルが書き込み不足の場合にはＤベリファイはベリファイフェイルと判定し、書き込み完了の場合にはＤベリファイはベリファイパスと判定する。

このように、制御部２２はＡ〜Ｇレベルに対するベリファイ（Ａベリファイ〜Ｇベリファイ）において、Ａ〜Ｇベリファイレベル（ＶｒＡ〜ＶｒＢ）を印加し、センスアンプ回路３２は、ベリファイフェイルであるかベリファイパスであるかを判定する。ベリファイパスと判定されたメモリセルについては以後書き込み禁止とされ、ベリファイフェイルと判定されたメモリセルについては、図８の書き込みシーケンスに従ってプログラム電圧ＶＰＧＭを増加させながら次のループにおいて書き込みを継続する。

（プログラムスロープ）
次に、図１５から図１８を参照してプログラムスロープのばらつきに起因するデバイス特性のばらつきについて説明する。

メモリセルへの書き込みは、上述したように、複数のループによる所定の書き込みシーケンスに従って行われる。ループ毎にメモリセルに印加するプログラム電圧ＶＰＧＭは変化し、プログラム電圧ＶＰＧＭの変化分（以下、ステップアップ電圧という）ΔＶＰＧＭだけ、閾値電圧Ｖｔｈが変化する。閾値電圧Ｖｔｈの変化分ΔＶｔｈとプログラム電圧のステップアップ電圧ΔＶＰＧＭとの比（ΔＶｔｈ／ΔＶＰＧＭ）をプログラムスロープ（Ｐｒｏｇｒａｍ ｓｌｏｐｅ）という。

プログラムスロープは、ＭＡＮＯＳ（metal-almina-nitride-oxide-silicon）膜の膜厚、誘電率、メモリホール径等によって決まる値である。メモリセルの３次元構造化により、成膜・加工難易度が極めて高くなり、ＭＡＮＯＳ膜の均一性は悪化している。このため、プログラムスロープにばらつきが生じやすい。

図１５は横軸にプログラム電圧ＶＰＧＭをとり縦軸にプログラムスロープをとって、メモリセルアレイ２３の各メモリセルについてプログラムスロープの書き込み電圧依存性を示すグラフである。図１５に示すように、プログラムスロープは、プログラム電圧ＶＰＧＭに依存して変化し、その変化率は一定ではない。例えば、図１５では、プログラム電圧ＶＰＧＭが高くなる程プログラムスロープが高くなる傾向を示している。

図１６は横軸にワード線ＷＬの位置（上層、中層、下層）をとり縦軸にプログラムスロープをとって、プログラムスロープのワード線依存性を示すグラフである。図１６では、３次元構造の上層位置、中層位置、下層位置のワード線ＷＬについて、プログラムスロープの値毎にメモリセル数を横向きの棒グラフによって示している。３次元構造では、ワード線ＷＬの位置によってメモリホール径が異なることに起因して、図１６に示すように、プログラムスロープはワード線ＷＬの位置に依存して変化し、その中央値の変化は大まかには曲線矢印のような特性を有し、変化率は一定ではない。

図１７は横軸にウェハ中央からの距離に応じたチップ位置をとり縦軸にプログラムスロープをとって、プログラムスロープのチップ位置依存性を示すグラフである。図１７では、ウェハ中央近傍の所定位置、ウェハ端近傍の所定の値及びこれらの間の所定の３箇所の位置に形成するチップについて、各メモリセルのプログラムスロープの値をプロットしたものであり、四角枠は所定セル数以上であることを示し、四角枠の中央の横線は中央値を示している。図１７に示すように、プログラムスロープは、チップが形成されるウェハ上の位置に応じて変化し、その中央値の変化は大まかには曲線矢印のような特性を有し、変化率はウェハ中央からの距離に対して一定ではない。

このように、プログラムスロープは、チップ位置、ワード線ＷＬの位置、プログラム電圧に応じてばらつきを有する。このようなプログラムスロープのばらつきによって、プログラム時間や閾値分布にばらつきが生じる。

図１８は横軸にプログラム時間をとり縦軸に累積確率をとって書き込み時間の変動を示すグラフである。プログラムスロープがばらつきを有することから、図１８に示すように、書き込み時間にばらつきが生じしてしまう。

このように、プログラムスロープのばらつきに起因して、閾値分布や書き込み時間にばらつきが生じる。プログラムスロープは、プログラム電圧ＶＰＧＭ、ワード線ＷＬ、チップ位置に依存したばらつきを有しており、事前にプログラムスロープのばらつきを予測し、閾値分布や書き込み時間のばらつきを抑制する書込み制御を行うことは困難である。

（ステップアップ電圧ΔＶＰＧＭの制御）
そこで、本実施の形態においては、プログラムスロープのばらつきに応じてベリファイ結果が変動することを利用し、書き込みシーケンスにおける各ループのベリファイ結果に応じてプログラム電圧ＶＰＧＭを設定することで、プログラムスロープによるデバイス特性のばらつきを抑制することを可能にする。各ループのベリファイ結果を利用するために、ビットスキャン回路３３が設けられる。

図９において、ビットスキャン回路３３は、書き込みシーケンスにおいて、ラッチ回路３２５のデータ保持状態をスキャン（検知）する。ビットスキャン回路３３は、例えば、カウンタにより構成することができる。ビットスキャン回路３３は、例えば、ラッチ回路３２５が保持するベリファイ結果に基づいて、Ａ〜Ｇレベルについてレベル毎にベリファイをパスしたメモリセル数をカウントする。なお、ビットスキャン回路３３は、データの書き込みが完了したメモリセルを数えるだけでなく、データの書き込みが完了していないメモリセル、つまり、ベリファイフェイルのメモリセルの個数を数えるようにしてもよい。

ビットスキャン回路３３は、書き込みシーケンスの各ループ毎にベリファイパス又はベリファイフェイルのセル数の情報を求めて演算ユニット３４に出力する。演算ユニット３４は、ビットスキャン回路３３からの情報を用いた演算処理を行い、演算結果を制御部２２に出力する。

制御部２２は、演算ユニット３４の演算結果に基づいて、印加電圧の調整、書き込み動作又は読み出し動作の適否を判断する。演算ユニット３４の演算結果は、制御部２２に直接転送される場合もあるし、カラムユニットＣＵ内のラッチ回路３２５内に保持される場合もある。

本実施の形態においては、演算ユニット３４は、レベルが同一のメモリセルについて、異なるループにおけるベリファイパスしたメモリセル数（パスセル数）同士の差又はベリファイフェイルしたメモリセル数（フェイルセル数）同士の差を求める。

制御部２２は、パスセル数の差又はフェイルセル数の差とステップアップ電圧ΔＶＰＧＭとの対応関係を決定するためのテーブルを記憶したレジスタ２２ａを有している。レジスタ２２ａの設定内容は、ホストの制御によって、適宜変更可能である。制御部２２は、演算ユニット３４が求めたパスセル数同士の差又はフェイルセル数同士の差に応じて次のループにおけるプログラム電圧のステップアップ電圧ΔＶＰＧＭを決定する。例えば、制御部２２は、演算ユニット３４の演算結果とレジスタ２２ａに記憶されたテーブルの情報とに基づいてステップアップ電圧ΔＶＰＧＭを決定してもよい。

例えば、制御部２２は、書き込みシーケンスの第Ｎループ（Ｎは３以上の整数）のステップアップ電圧ΔＶＰＧＭを決定するために、演算ユニット３４から第（Ｎ−２）ループと第（Ｎ−１）ループにおけるパスセル数同士の差又はフェイルセル数同士の差を読み出し、この差に基づいてステップアップ電圧ΔＶＰＧＭを決定する。

例えば、制御部２２は、パスセル数同士の差が比較的小さい、即ち、第（Ｎ−１）ループのプログラム電圧ＶＰＧＭの印加によってベリファイフェイルからベリファイパスに変化したセル数が比較的少ない場合には、プログラムスロープが比較的小さいものとして、ステップアップ電圧ΔＶＰＧＭを比較的大きな値に設定する。逆に、制御部２２は、パスセル数同士の差が比較的大きい、即ち、第（Ｎ−１）ループのプログラム電圧ＶＰＧＭの印加によってベリファイフェイルからベリファイパスに変化したセル数が比較的多い場合には、プログラムスロープが比較的大きいものとして、ステップアップ電圧ΔＶＰＧＭを比較的小さい値に設定する。

これにより、プログラムスロープのばらつきに拘わらず、閾値分布のばらつきを抑制すると共に、書き込み時間のばらつきを抑制することができる。また、パスセル数又はフェイルセル数によるステップアップ電圧ΔＶＰＧＭの制御は、書き込みシーケンスのループ毎に行われるので、ワード線ＷＬの位置やチップ位置に依存したプログラムスロープのばらつきの影響を受けることもない。

なお、制御部２２が、ビットスキャン回路３３及び演算ユニット３４の少なくとも一方と実質的に同じ機能を有していてもよく、カウント、差分演算、ステップアップ電圧ΔＶＰＧＭの決定をこれらのいずれの回路が実行するようにしてよい。例えば、演算ユニット３４がステップアップ電圧ΔＶＰＧＭの値を決定して制御部２２にその情報を出力するようにしてもよい。

次に、このように構成された実施の形態の動作について図１１から図１４を参照して説明する。図１１から図１４は本実施の形態におけるステップアップ電圧ΔＶＰＧＭの決定手法を説明するための説明図である。図１１はステップアップ電圧ΔＶＰＧＭの決定に用いるループを１８ループの書き込みシーケンスを例に説明するものであり、図１２は図１１の第７から第１４ループにおける選択ワード線ＷＬに印加する電圧を説明するものである。また、図１３は横軸に電圧をとって閾値分布とベリファイパスセルとの関係を示し、図１４はステップアップ電圧ΔＶＰＧＭの設定例を示すものである。

図１１におけるＡ〜Ｇ及び丸印は、丸印に対応するループにおいて、Ａ〜ＧベリファイレベルでのＡ〜Ｇベリファイが行われる可能性があることを示している。図１１は第１〜１８ループにおいて、第Ｎループのステップアップ電圧ΔＶＰＧＭの決定に用いる第（Ｎ−２）ループのベリファイパスセルと第（Ｎ−１）ループのベリファイパスセルとの関係を示している。なお、以下の説明では、ステップアップ電圧ΔＶＰＧＭの決定にはベリファイパスセルを用いる例について説明するが、上述したように、ベリファイフェイルセルを用いてもよい。

図１１の斜線部は、ビットスキャン回路３３においてパスセル数を計測する対象のベリファイを示している。なお、パスセル数を計測する対象のベリファイは、図１１の例に限らない。図１１の例では、第１〜３ループでは、Ａベリファイについてのみパスセル数を計測し、第４ループではＡベリファイ及びＢベリファイについてパスセル数を計測する。同様に、Ｂベリファイについては第４〜６ループにおいてパスセル数を計測し、Ｃベリファイについては第６〜８ループにおいてパスセル数を計測し、Ｄベリファイについては第８〜１０ループにおいてパスセル数を計測し、Ｅベリファイについては第１０〜１２ループにおいてパスセル数を計測し、Ｆベリファイについては第１２〜１４ループにおいてパスセル数を計測し、Ｇベリファイについては第１４〜１７ループにおいてパスセル数を計測する。

本実施の形態は、例えば、第（Ｎ−１）ループのプログラム電圧ＶＰＧＭと第ＮループのプログラムＶＰＧＭとの差分のステップアップ電圧ΔＶＰＧＭをステップアップ電圧ΔＶＰＧＭ＿Ｎで表すと、ステップアップ電圧ΔＶＰＧＭ＿Ｎは、同一ベリファイレベルによって取得された第（Ｎ−２）ループと第（Ｎ−１）ループのパスセル数同士の差分に応じて設定される。図１１における検知対象ベリファイパスセルの欄は、ステップアップ電圧ΔＶＰＧＭの算出に用いるパスセル数をいずれのベリファイにより検知するかを示している。即ち、図１１のこの欄は、Ａ〜Ｇによりベリファイレベルを示し、添え字の数字によりループを示している。例えば“Ｂ５”は、第５ループにおいてＢベリファイの結果得られたパスセル数をステップアップ電圧ΔＶＰＧＭの算出に用いることを示し、例えば“Ｃ７”は、第７ループにおいてＣベリファイの結果得られたパスセル数をステップアップ電圧ΔＶＰＧＭの算出に用いることを示している。

例えば、図１１及び図１２に示すように、第９ループのプログラム電圧ＶＰＧＭの設定に際して第８ループのプログラム電圧ＶＰＧＭに加えるステップアップ電圧ΔＶＰＧＭ＿９の決定には、第７，８ループのＣベリファイにより得られたパスセル数の差分が用いられる。また、例えば、第１２ループのプログラム電圧ＶＰＧＭの設定に際して第１１ループのＶＰＧＭに加えるステップアップ電圧ΔＶＰＧＭ＿１２の決定には、第１０，１１ループのＥベリファイにより得られたパスセル数の差分が用いられる。

一般的な書き込みでは、メモリセルアレイ２３の所定の領域におけるＡ〜Ｇレベルのセル数は、略均等となるように書き込みが行われる。従って、同一ベリファイレベルにおける第（Ｎ−２）ループと第（Ｎ−１）ループのパスセル数の差分に応じてステップアップ電圧ΔＶＰＧＭの設定することによって、パスセル数の計測に用いたベリファイレベルがいずれのレベルであっても、書き込み対象の全レベルの書き込みにおいて、プログラムスロープのばらつきの影響を抑制できるものと考えられる。

図１３は第（Ｎ−２）ループの書き込みによって得られた閾値分布と第（Ｎ−１）ループの書き込みによって得られた閾値分布において、所定の同一ベリファイレベルにおけるベリファイパスを斜線にて示している。図１３の例は、第（Ｎ−２）ループの書き込みによって、Ｔ_ｎ−２個のベリファイパスセルが得られ、第（Ｎ−１）ループの書き込みによって、Ｔ_ｎ−１個のベリファイパスセルが得られたことを示している。

図１４はレジスタ２２ａに記憶されている情報の一例を示しており、メモリセルアレイ２３の１ｋＢ当たりのパスセル数の差分（Ｔ_ｎ−１−Ｔ_ｎ−２）に応じたステップアップ電圧ΔＶＰＧＭの設定例を示している。図１４において、電圧Ｖ１〜Ｖ６は、Ｖ１＞Ｖ２＞Ｖ３＞Ｖ４＞Ｖ５＞Ｖ６である。各電圧Ｖ１〜Ｖ６は隣り合う電圧同士の差を例えば０．０１Ｖに設定してもよく、各電圧Ｖ１〜Ｖ６は適宜設定可能である。図１４に示すように、レジスタ２２ａには、パスセル数の差分（Ｔ_ｎ−１−Ｔ_ｎ−２）が小さい程、即ち、前回の書き込み時のステップアップ電圧ΔＶＰＧＭ＿Ｎ−１によって新たに生じたパスセル数が少ない程、ステップアップ電圧ΔＶＰＧＭ＿Ｎを大きくし、新たに生じたパスセル数が多い程、ステップアップ電圧ΔＶＰＧＭ＿Ｎを小さくするための情報が記憶されている。

制御部２２は、例えば、第（Ｎ−２），（Ｎ−１）ループのパスセル数の差分を用いてレジスタ２２ａを参照することで、第Ｎループに設定するステップアップ電圧ΔＶＰＧＭを決定する。これにより、パスセル数の増加が比較的少ない場合にはステップアップ電圧ΔＶＰＧＭが比較的大きくなり、パスセル数の増加が比較的多い場合にはステップアップ電圧ΔＶＰＧＭが比較的小さくなって、書き込み時間及び閾値分布のばらつきが抑制される。

このように本実施の形態においては、メモリセルアレイ２３に対する書き込み時に、プログラムループの影響によるループ毎のパスセル数又はフェイルセル数の増加数の変動を抑制するように、ステップアップ電圧ΔＶＰＧＭを設定する。パスセル数又はフェイルセル数の計測結果を用いてステップアップ電圧ΔＶＰＧＭを設定しており、ウェハ上のチップ位置、チップ上のワード線ＷＬの垂直位置、プログラム電圧ＶＰＧＭ等によるプログラムループのばらつきに拘わらず、閾値分布及び書き込み時間のばらつきを抑制することができる。

（変形例）
なお、ステップアップ電圧ΔＶＰＧＭの求め方は、上記例に限定されるものではない。例えば、レベル毎のパスセル数又はフェイルセル数をカウントする例を説明したが、全レベルについて第（Ｎ−２）ループと第（Ｎ−１）ループのパスセル数又はフェイルセル数をカウントするようにしてもよい。

また、書き込みシーケンスにおいては、初めの数ループはプログラムスロープが特に不安定である。このため、この期間におけるパスセル数又はフェイルセル数を用いてステップアップ電圧ΔＶＰＧＭを設定すると、かえって閾値分布や書き込み時間にばらつきが生じる虞がある。そこで、上記実施の形態においては、第１ループからパスセル数をカウントし、第３ループからカウント値に基づいてステップアップ電圧ΔＶＰＧＭを設定したが、この制御を開始するループを選択可能にしてもよい。例えば、第２又は第３ループからパスセル数のカウントを行い、第４又は第５ループからステップアップ電圧ΔＶＰＧＭを制御するようにしてもよい。

また、あるいは、第１ループからパスセル数又はフェイルセル数をカウントし、パスセル数又はフェイルセル数の変動を観察し、変動の状態に応じて、ステップアップ電圧ΔＶＰＧＭの設定を開始するループを決定してもよい。例えば、パスセル数又はフェイルセル数の変化量が所定の閾値以内になったループ以降の計測結果を用いてステップアップ電圧ΔＶＰＧＭを制御するようにしてもよい。

また、パスセル数が極めて小さい場合には、ループ間のパスセル数の差がプログラムループの変動を反映したものとならないことが考えられる。そこで、第１ループからパスセル数をカウントする一方、カウント値が所定のカウント数を超えるまでは、カウント値に基づくステップアップ電圧ΔＶＰＧＭの制御を開始しないようにしてもよい。

また、上記実施の形態においては、第３ループ以降の全てのループにおいて、パスセル数又はフェイルセル数のカウント値に基づいてステップアップ電圧ΔＶＰＧＭを求めて設定する例を説明した。しかし、この処理の処理時間のためにプログラム性能が悪化する虞がある。そこで、選択ワード線ＷＬに対する１書き込みシーケンスの比較的最初の方のループ（例えば、第３から第５ループ）において、１回だけパスセル数又はフェイルセル数のカウント値に基づいてステップアップ電圧ΔＶＰＧＭを決定するようにしてもよい。例えば、第３，第４ループでパスセル数の計測を行い、第５ループにおいて計測結果に基づいてステップアップ電圧ΔＶＰＧＭを設定し、以降のループにおいてはこのステップアップ電圧ΔＶＰＧＭを採用する。この場合には、プログラム電圧ＶＰＧＭに依存したプログラムループのばらつきの影響については回避することはできないが、各選択ワード線ＷＬへの書き込み毎にステップアップ電圧ΔＶＰＧＭを決定するので、チップ位置依存性及びワード線ＷＬの位置依存性の影響については回避することが可能である。

なお、パスセル数のカウント及びステップアップ電圧ΔＶＰＧＭの算出がプログラム性能に影響を与えないならば、上記実施の形態のように、比較的最初の方のループ以降の全てのループにおいて、パスセル数又はフェイルセル数のカウント及びカウント値に基づくステップアップ電圧ΔＶＰＧＭの設定を行った方がよい。

なお、上記実施の形態は、順次書き込み方式の書き込みシーケンスに適用した例について説明したが、いずれの書き込み方式にも適用可能である。例えば、フォギー・ファイン方式のフォギーに適用してもよく、ファインに適用してもよく、ＬＭファイン方式に適用してもよい。

なお、本発明は、上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適当な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。

１ メモリコントローラ、２ 不揮発性メモリ、１１ ＲＡＭ、１２ プロセッサ、１３ ホストインターフェイス、１４ ＥＣＣ回路、１５ メモリインターフェイス、２１ ＮＡＮＤ Ｉ／Ｏインターフェイス、２２ 制御部、２３ メモリセルアレイ、２４ ビット線ドライバ、２５ ワード線ドライバ。

Claims (11)

1. 複数のメモリセルを備えたメモリセルアレイと、
   前記複数のメモリセルのゲートにそれぞれ接続された複数のワード線と、
   前記複数のメモリセルにデータを書き込み時、前記ワード線にプログラム電圧を印加するワード線ドライバと、
   前記複数のメモリセルの一端にそれぞれ接続された複数のビット線と、
   前記複数のビット線にビット線電圧を印加して、前記複数のビット線を介して前記複数のメモリセルのデータを検出するビット線ドライバと、
   前記ワード線ドライバ及びビット線ドライバを制御して、前記メモリセルにデータを書き込むプログラム動作と、前記メモリセルに書き込まれた前記データを検証するベリファイ動作とを含むループを、前記プログラム電圧を所定のステップアップ電圧だけ増加させながら複数回繰り返す書き込みシーケンスを実行する制御回路と、
   を有し、
   前記ビット線ドライバは、前記複数のメモリセルに対する前記ベリファイ動作の結果から前記ループ毎の書き込み完了したメモリセル数又は書き込み不足のメモリセル数を求めるビットスキャン回路とを具備し、
   前記制御回路は、前記ビットスキャン回路が求めた結果に基づいて、次のループにおける前記所定のステップアップ電圧を決定する、半導体記憶装置。
2. 前記制御回路は、前記書き込み完了したメモリセル数の増加量が多い程前記ステップアップ電圧を小さくし、少ない程前記ステップアップ電圧を大きくする、請求項１に記載の半導体記憶装置。
3. 前記ビットスキャン回路は、前記書き込みシーケンスにおける途中のループから前記書き込み完了したメモリセル数又は書き込み不足のメモリセル数を求める、請求項１に記載の半導体記憶装置。
4. 前記ビットスキャン回路は、前記書き込み完了したメモリセル数又は書き込み不足のメモリセル数の変化量が所定の閾値を超えた以降のループから前記書き込み完了したメモリセル数又は書き込み不足のメモリセル数を求める、請求項３に記載の半導体記憶装置。
5. 前記ビットスキャン回路は、前記書き込みシーケンスにおける最初のループから前記書き込み完了したメモリセル数又は書き込み不足のメモリセル数を求める、請求項１に記載の半導体記憶装置。
6. 前記制御回路は、前記ビットスキャン回路が求めた書き込み完了したメモリセル数が所定の閾値を超えた以降のループの前記ビットスキャン回路が求めたメモリセル数の差分に基づいて、前記ステップアップ電圧を決定する、請求項５に記載の半導体記憶装置。
7. 前記ビットスキャン回路は、前記書き込み完了したメモリセル数又は書き込み不足のメモリセル数を前記書き込みシーケンスの最後から２番目のループまで連続して求める、請求項３又は５に記載の半導体記憶装置。
8. 前記制御回路は、前記書き込みシーケンスの１回のループにおいてのみ前記ビットスキャン回路が求めたメモリセル数の差分に基づいて前記ステップアップ電圧を決定する、請求項１に記載の半導体記憶装置。
9. 前記制御回路は、前記書き込みシーケンスの３回目から５回目のループのいずれかにおいて前記ステップアップ電圧を決定する、請求項８に記載の半導体記憶装置。
10. 前記制御回路は、前記書き込みシーケンスにおける連続した２つのループにおいて前記ビットスキャン回路が求めたメモリセル数の差分に基づいて、前記連続した２つのループの次のループにおける前記所定のステップアップ電圧を決定する、請求項１に記載の半導体記憶装置。
11. 前記制御回路は、前記連続した２つのループにおいて前記書き込み完了したメモリセル数の増加量が多い程前記ステップアップ電圧を小さくし、少ない程前記ステップアップ電圧を大きくする、請求項１０に記載の半導体記憶装置。

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