KR102372889B1 - 비휘발성 메모리 장치 및 상기 비휘발성 메모리 장치를 포함하는 메모리 시스템 - Google Patents

Abstract

본 개시에 따른 메모리 장치는 메모리 셀들을 포함하는 메모리 셀 어레이, 메모리 셀들에 대한 검증 독출 결과에 따른 페이지 버퍼 신호들을 생성하는 페이지 버퍼 그룹, 제1 기준 전류를 기초로 페이지 버퍼 신호들로부터 페일 비트 개수에 대응하는 디코더 출력 신호를 생성하는 페이지 버퍼 디코딩부, 제1 기준 전류의 M배(M은 양의 정수)에 대응하는 제2 기준 전류를 기초로 디코더 출력 신호로부터 페일 비트 개수에 대응하는 카운트 결과를 출력하는 슬로우 비트 카운터, 그리고, 카운트 결과를 기초로 메모리 셀들에 대한 프로그램 패스 여부를 판단하여 패스 신호 또는 페일 신호를 출력하는 패스/페일 체킹부를 포함한다.

Description

비휘발성 메모리 장치 및 상기 비휘발성 메모리 장치를 포함하는 메모리 시스템{Nonvolatile memory device and Memory system including the same}

본 개시의 기술적 사상은 메모리 장치에 관한 것으로, 더욱 상세하게는, 비휘발성 메모리 장치, 상기 비휘발성 메모리 장치를 포함하는 메모리 시스템, 상기 비휘발성 메모리 장치의 동작 방법 및 상기 비휘발성 메모리 장치의 프로그램 검증 동작 방법에 관한 것이다.

메모리 장치는 데이터를 저장하는데 사용되며, 휘발성 메모리 장치와 불휘발성 메모리 장치로 구분된다. 불휘발성 메모리 장치의 일 예로서, 플래쉬 메모리 장치는 휴대폰, 디지털 카메라, 휴대용 정보 단말기(PDA), 이동식 컴퓨터 장치, 고정식 컴퓨터 장치 및 기타 장치에서 사용될 수 있다.

본 개시의 기술적 사상이 해결하려는 과제는 프로그램 검증 동작을 통해 검출할 수 있는 페일 비트의 최대 값을 조절함으로써 메모리 장치의 성능을 향상시킬 수 있는 비휘발성 메모리 장치 및 상기 비휘발성 메모리 장치를 포함하는 메모리 시스템을 제공하는 데에 있다.

본 개시의 기술적 사상에 따른 비휘발성 메모리 장치는 메모리 셀들을 포함하는 메모리 셀 어레이, 상기 메모리 셀들에 대한 검증 독출 결과에 따른 페이지 버퍼 신호들을 생성하는 페이지 버퍼 그룹, 제1 기준 전류를 기초로, 상기 페이지 버퍼 신호들로부터 페일 비트 개수에 대응하는 디코더 출력 신호를 생성하는 페이지 버퍼 디코딩부, 상기 제1 기준 전류의 M배에 대응하는 제2 기준 전류를 기초로, 상기 디코더 출력 신호로부터 상기 페일 비트 개수에 대응하는 카운트 결과를 출력하고, M은 양의 정수인, 슬로우 비트 카운터, 및 상기 카운트 결과를 기초로 상기 메모리 셀들에 대한 프로그램 패스 여부를 판단하여, 패스 신호 또는 페일 신호를 출력하는 패스/페일 체킹부를 포함한다.

또한, 본 개시의 기술적 사상에 따른 메모리 시스템은 비휘발성 메모리 장치, 및 상기 비휘발성 메모리 장치를 제어하도록 구성된 메모리 컨트롤러를 포함하고, 상기 비휘발성 메모리 장치는, 메모리 셀들을 포함하는 메모리 셀 어레이, 상기 메모리 셀들에 대한 검증 독출 결과에 따른 페이지 버퍼 신호들을 생성하는 페이지 버퍼 그룹, 제1 기준 전류를 기초로, 상기 페이지 버퍼 신호들로부터 페일 비트 개수에 대응하는 디코더 출력 신호를 생성하는 페이지 버퍼 디코딩부, 상기 제1 기준 전류의 M배에 대응하는 제2 기준 전류를 기초로, 상기 디코더 출력 신호로부터 상기 페일 비트 개수에 대응하는 카운트 결과를 출력하고, M은 양의 정수인, 슬로우 비트 카운터, 및 상기 카운트 결과를 기초로 상기 메모리 셀들에 대한 프로그램 패스 여부를 판단하여, 패스 신호 또는 페일 신호를 출력하는 패스/페일 체킹부를 포함한다.

본 개시의 기술적 사상에 따르면, 제1 기준 전류를 기초로 페일 비트 개수에 대응하는 디코더 출력 신호를 생성하고, 제1 기준 전류의 M배에 대응하는 제2 기준 전류를 기초로 페일 비트 개수에 대응하는 카운트 결과를 출력함으로써, 검출 가능한 슬로우 비트의 최대 값을 증가시킬 수 있다. 이에 따라, 슬로우 비트 카운팅 동작을 수행하는데 소요되는 시간, 전력 등을 감소시킬 수 있으므로, 메모리 장치의 성능을 향상시킬 수 있다.

또한, 본 개시의 기술적 사상에 따르면, 프로그램 루프의 횟수, 프로그램 상태 또는 메모리 셀의 저장 상태 등에 따라 제1 기준 전류와 제2 기준 전류 사이의 비율을 조절할 수 있다. 이에 따라, 검출 가능한 슬로우 비트의 최대 값을 상황에 따라 적응적으로 조절할 수 있다.

도 1은 본 개시의 일 실시예에 따른 메모리 시스템을 개략적으로 나타내는 블록도이다.
도 2는 본 개시의 일 실시예에 따른 슬로우 비트 바이패스 방법을 나타낸다.
도 3은 본 개시의 일 실시예에 따른 메모리 장치를 상세하게 나타내는 블록도이다.
도 4는 도 2의 메모리 셀 어레이의 일 예를 나타내는 회로도이다.
도 5는 도 2의 메모리 셀 어레이의 일 예를 나타내는 회로도이다.
도 6은 도 5의 메모리 셀 어레이를 나타내는 사시도이다.
도 7은 본 개시의 일 실시예에 따른 메모리 장치의 프로그램 방법의 일 예를 나타내는 타이밍도이다.
도 8은 본 개시의 일 실시예에 따른 메모리 장치의 프로그램 방법의 일 예를 나타내는 타이밍도이다.
도 9는 본 개시의 일 실시예에 따른 페이지 버퍼 그룹을 나타내는 회로도이다.
도 10은 본 개시의 일 실시예에 따른 페이지 버퍼 그룹을 나타내는 회로도이다.
도 11은 본 개시의 일 실시예에 따른 페이지 버퍼 디코딩부를 나타내는 회로도이다.
도 12는 본 개시의 일 실시예에 따른 기준 전류 생성부를 나타내는 회로도이다.
도 13은 본 개시의 일 실시예에 따른 기준 전류 생성부를 더욱 상세하게 나타내는 회로도이다.
도 14는 본 개시의 일 실시예에 따른 기준 전류 생성부를 더욱 상세하게 나타내는 회로도이다.
도 15는 본 개시의 일 실시예에 따른 아날로그 비트 카운팅부를 나타내는 블록도이다.
도 16은 본 개시의 일 실시예에 따른 아날로그 비트 카운팅부를 나타내는 회로도이다.
도 17은 본 개시의 일 실시예에 따른 아날로그 비트 카운팅부를 더욱 상세하게 나타내는 회로도이다.
도 18은 본 개시의 일 실시예에 따른 아날로그 비트 카운팅부를 더욱 상세하게 나타내는 회로도이다.
도 19는 본 개시의 일 실시예에 따른 매스 비트 카운터의 일부를 단순화하여 나타내는 블록도이다.
도 20은 본 개시의 일 실시예에 따른 디지털 합산기를 나타내는 블록도이다.
도 21은 본 개시의 일 실시예에 따른 패스/페일 체킹부를 나타내는 블록도이다.
도 22는 본 개시의 일 실시예에 따른 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 23은 본 개시의 일 실시예에 따른 메모리 장치의 프로그램 검증 방법을 나타내는 흐름도이다.
도 24는 본 개시의 일부 실시예들에 따른 메모리 카드 시스템을 나타내는 블록도이다.
도 25는 본 개시의 일부 실시예에 따른 SSD 시스템을 나타내는 블록도이다.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

또한, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

도 1은 본 개시의 일 실시예에 따른 메모리 시스템(10)을 개략적으로 나타내는 블록도이다.

도 1을 참조하면, 메모리 시스템(10)은 메모리 장치(100) 및 메모리 컨트롤러(200)를 포함할 수 있고, 메모리 장치(100)는 메모리 셀 어레이(memory cell array)(MCA), 페이지 버퍼부(page buffering unit)(PBU), 슬로우 비트 카운터(slow bit counter)(SBC) 및 패스/페일 체킹부(pass/fail checking unit)(PFC)을 포함할 수 있다.

메모리 컨트롤러(200)는 호스트(HOST)로부터의 읽기/쓰기 요청에 응답하여 메모리 장치(100)에 저장된 데이터를 독출하도록 또는 메모리 장치(100)에 데이터를 기입하도록 메모리 장치(100)를 제어할 수 있다. 구체적으로, 메모리 컨트롤러(200)는 메모리 장치(100)에 어드레스(ADDR), 커맨드(CMD) 및 제어 신호(CTRL)를 제공함으로써, 메모리 장치(100)에 대한 프로그램(또는 기입), 독출 및 소거 동작을 제어할 수 있다. 또한, 프로그램 동작을 위한 데이터(DATA)와 독출된 데이터(DATA)가 메모리 컨트롤러(200)와 메모리 장치(100) 사이에서 송수신될 수 있다.

메모리 셀 어레이(MCA)는 복수의 메모리 셀들을 포함할 수 있는데, 예를 들어, 복수의 메모리 셀들은 플래쉬 메모리 셀들일 수 있다. 이하에서는, 복수의 메모리 셀들이 낸드(NAND) 플래쉬 메모리 셀들인 경우를 예로 하여 본 발명의 실시예들을 상술하기로 한다. 그러나, 본 발명은 이에 한정되지 않고, 다른 실시예에서, 복수의 메모리 셀들은 RRAM(resistive RAM), PRAM(phase change RAM) 또는 MRAM(magnetic RAM)과 같은 저항형 메모리 셀들일 수 있다.

일부 실시예들에서, 메모리 셀 어레이(MCA)는 2차원 메모리 셀 어레이를 포함할 수 있고, 행 및 열 방향을 따라 배치된 복수의 셀 스트링들을 포함할 수 있으며, 이에 대해 도 4를 참조하여 상술하기로 한다. 일부 실시예들에서, 메모리 셀 어레이(MCA)는 복수의 낸드 스트링들을 포함하는 3차원 메모리 셀 어레이를 포함할 수 있고, 각 낸드 스트링은 기판 위에 수직으로 적층된 워드 라인들에 각각 연결된 메모리 셀들을 포함할 수 있으며, 이에 대해 도 5 및 도 6을 참조하여 상술하기로 한다.

3차원 메모리 어레이는 실리콘 기판 위에 배치되는 활성 영역과, 메모리 셀들의 동작과 관련된 회로로서 상기 기판 상에 또는 상기 기판 내에 형성된 회로를 가지는 메모리 셀 어레이들의 적어도 하나의 물리적 레벨에 모놀리식으로 형성된다. 상기 용어 "모놀리식"은 상기 어레이를 구성하는 각 레벨의 층들이 상기 어레이 중 각 하부 레벨의 층들의 바로 위에 적층되어 있음을 의미한다.

본 발명의 기술적 사상에 의한 일 실시예에서, 3차원 메모리 어레이는 적어도 하나의 메모리 셀이 다른 메모리 셀의 위에 위치하도록 수직 방향으로 배치된 낸드 스트링들을 포함한다. 상기 적어도 하나의 메모리 셀은 전하 트랩층을 포함할 수 있다. 미국 특허공개공보 제7,679,133호, 미국 특허공개공보 제8,553,466호, 미국 특허공개공보 제8,654,587호, 미국 특허공개공보 제8,559,235호, 및 미국 특허출원공개공보 제2011/0233648호는 3차원 메모리 어레이가 복수 레벨로 구성되고 워드 라인들 및/또는 비트 라인들이 레벨들 간에 공유되어 있는 3차원 메모리 어레이에 대한 적절한 구성들을 상술하는 것들로서, 본 명세서에 인용 형식으로 결합된다. 또한, 미국 특허출원공개공보 제2014-0376312호는 본 명세서에 인용 형식으로 결합된다.

페이지 버퍼부(PBU)는 메모리 셀들에 대한 검증 독출 결과를 저장하고, 저장된 검증 독출 결과에 따른 페이지 버퍼 신호들을 출력할 수 있다. 여기서, 검증 독출 결과는, 메모리 셀 어레이(MCA)에 포함된 선택된 메모리 셀들에 연결된 선택된 워드 라인들에 프로그램 전압을 인가하고, 이어서, 프로그램 검증 전압을 인가한 경우, 선택된 메모리 셀들에 연결된 비트 라인들의 전압에 대응될 수 있다. 또한, 페이지 버퍼부(PBU)는 제1 기준 전류를 기초로, 페이지 버퍼 신호들로부터 페일 비트 개수에 대응하는 디코더 출력 신호를 생성할 수 있다.

슬로우 비트 카운터(SBC)는 제1 기준 전류의 M배에 대응하는 제2 기준 전류를 기초로, 디코더 출력 신호로부터 페일 비트 개수에 대응하는 카운트 결과를 출력할 수 있다(여기서, M은 양의 정수). 패스/페일 체킹부(PFC)는 카운트 결과를 기초로 메모리 셀들에 대한 프로그램 패스 여부를 판단하여, 패스 신호 또는 페일 신호를 출력할 수 있다. 이하에서 도 2를 참조하여 슬로우 비트 카운트(SBC)와 패스/페일 체킹부(PFC)의 동작에 대해 상술하기로 한다.

도 2는 본 개시의 일 실시예에 따른 슬로우 비트 바이패스(bypass) 방법을 나타낸다.

도 2를 참조하면, 선택된 메모리 셀들에 대한 프로그램 루프에서, 선택된 메모리 셀들에 대해 프로그램 전압 또는 프로그램 펄스를 인가함으로써 프로그램 동작을 수행하고, 이어서, 선택된 메모리 셀들에 대해 프로그램 검증 전압(Vver) 또는 프로그램 검증 펄스를 인가함으로써 프로그램 검증 동작을 수행할 수 있다. 이때, 문턱 전압에 따른 메모리 셀들의 제1 산포(21)에서 프로그램 검증 전압(Vver) 미만의 문턱 전압을 갖는 비트들을 프로그램 패스되지 않은 것으로 볼 수 있으며, 이러한 비트들을 "슬로우 비트(slow bit)(SB)"라고 지칭할 수 있다.

슬로우 셀(slow cell)은 프로그램 속도가 상대적으로 느린 메모리 셀들이고, 패스트 셀(fast cell)은 프로그램 속도가 상대적으로 빠른 메모리 셀이다. 따라서, 동일한 프로그램 전압을 인가하는 경우, 슬로우 셀의 문턱 전압은 패스트 셀의 문턱 전압보다 낮을 수 있다. 프로그램 검증 전압(Vver) 미만의 문턱 전압을 갖는 슬로우 비트(SB)는 슬로우 셀에 대응할 수 있고, 프로그램 검증 전압(Vver) 이상의 문턱 전압을 갖는 비트들은 노멀 셀(normal cell) 또는 패스트 셀에 대응할 수 있다.

본 실시예에 따르면, 제1 산포(21)에서 슬로우 비트(SB)의 개수가 기준 비트 개수보다 작으면, 다음 프로그램 루프에서 프로그램 검증 동작을 생략할 수 있으며, 이를 "슬로우 비트 바이패스 방법"이라고 지칭할 수 있다. 여기서, 기준 비트 개수는 ECC(error correction code)의 허용 범위 내의 페일 비트의 개수를 기초로 결정될 수 있다. 구체적으로, 기준 비트 개수는 ECC의 허용 범위 내의 페일 비트의 개수보다 많은 임의의 개수일 수 있다.

더욱 상세하게는, 제1 산포(21)를 갖는 메모리 셀들에 대해 추가(extra) 프로그램 펄스(PGM_EXT)를 인가함으로써 추가 프로그램 동작을 수행하고, 이어서, 추가 프로그램 검증 펄스는 인가하지 않음으로써 추가 프로그램 검증 동작은 수행하지 않고 프로그램 동작 모드를 종료할 수 있다. 이에 따라, 추가 프로그램 동작이 완료된 메모리 셀들의 제2 산포(22)에서 프로그램 검증 전압(Vver) 미만의 문턱 전압을 갖는 비트들은 ECC의 허용 범위 이하일 수 있고, 이러한 비트들을 "페일 비트(FB)"라고 지칭할 수 있다. 페일 비트들은 ECC 동작에 의해 정정될 수 있다.

본 실시예에 따른 슬로우 비트 바이패스 방법에 따르면, 슬로우 비트(SB)의 개수가 기준 비트 개수보다 작으면 추가 프로그램 펄스를 인가함으로써 최종 페일 비트(FB)의 개수를 감소시킬 수 있고, 이로써, ECC 동작의 부담을 줄일 수 있다. 또한, 슬로우 비트(SB)의 개수가 기준 비트 개수보다 작으면 프로그램 검증 동작을 생략함으로써, 전체 프로그램 수행 시간을 감소시킬 수 있다.

소거 상태의 메모리 셀들에 대해 프로그램 펄스를 인가하면, 메모리 셀들의 문턱 전압이 증가하게 되는데, 이때 메모리 셀들의 산포의 폭을 "원샷 문턱 전압 산포(one-shot Vth distribution)"이라고 지칭할 수 있다. 최근 공정 기술의 발달로 인해 원샷 문턱 전압 산포가 감소할 수 있고, ISPP(incremental step pulse programming) 방식에서 순차적으로 인가되는 프로그램 펄스들 사이의 간격, 즉, 스텝 증가폭이 커질 수 있다.

이에 따라, 슬로우 비트 바이패스 방법을 이용하기 위해서 슬로우 비트 카운팅 동작을 통해 카운팅해야하는 슬로우 비트들의 개수가 증가하게 되는데, 예를 들어, 카운팅해야 하는 슬로우 비트들의 개수는 수천 비트일 수 있다. 슬로우 비트 카운팅 동작에서 카운팅하는 슬로우 비트들의 개수가 증가할 경우, 카운팅에 소요되는 시간이 증가할 수 있고, 카운팅에 소요되는 전력 소비가 증가할 수 있다. 또한, 카운팅 회로를 구현하기 위한 트랜지스터들의 개수가 증가하거나 각 트랜지스터의 사이즈가 증가할 수 있으므로, 회로의 복잡도 및 구현 비용도 증가할 수 있다.

도 3은 본 개시의 일 실시예에 따른 메모리 장치(100)를 상세하게 나타내는 블록도이다.

도 3을 참조하면, 메모리 장치(100)는 메모리 셀 어레이(105), 어드레스 디코더부(110), 페이지 버퍼 그룹(120), 데이터 입출력부(130), 페이지 버퍼 디코딩부(140), 기준 전류 생성부(150), 아날로그 비트 카운팅부(160), 디지털 합산부(170), 패스/페일 체킹부(180) 및 제어부(190)를 포함할 수 있다. 여기서, 메모리 셀 어레이(105)는 도 1의 메모리 셀 어레이(MCA)에 대응될 수 있고, 페이지 버퍼 그룹(120) 및 페이지 버퍼 디코딩부(140)는 도 1의 페이지 버퍼부(PBU)에 대응될 수 있다. 또한, 기준 전류 생성부(150), 아날로그 비트 카운팅부(160), 디지털 합산부(170) 및 제어부(190)는 도 1의 싱글 비트 카운터(SBC)에 대응될 수 있고, 패스/페일 체킹부(180)는 도 1의 패스/페일 체킹부(PFC)에 대응될 수 있다.

메모리 셀 어레이(105)는 복수의 메모리 셀들을 포함하고, 워드 라인들(WL), 스트링 선택 라인들(SSL), 그라운드 선택 라인들(GSL) 및 비트 라인들(BL)에 연결될 수 있다. 구체적으로, 메모리 셀 어레이(105)는 워드 라인들(WL), 스트링 선택 라인들(SSL) 및 그라운드 선택 라인들(GSL)을 통해 어드레스 디코더부(110)에 연결되고, 비트 라인들(BL)을 통해 페이지 버퍼 그룹(120)에 연결될 수 있다.

일부 실시예들에서, 메모리 셀 어레이(105)에 포함된 각 메모리 셀은 하나 또는 그 이상의 비트들을 저장할 수 있다. 구체적으로, 메모리 셀 어레이(105)에 포함된 메모리 셀들은 저장 모드에 따라 싱글 레벨 셀, 멀티 레벨 셀 또는 트리플 레벨 셀로 이용될 수 있다. 일부 실시예들에서, 메모리 셀 어레이(105)에 포함된 복수의 메모리 블록들 중 일부 블록은 싱글 레벨 셀 블록일 수 있고, 다른 블록들은 멀티 레벨 셀 블록 또는 트리플 레벨 셀 블록일 수 있다.

어드레스 디코딩부(110)는 외부로부터(예를 들어, 도 1의 HOST로부터) 어드레스(ADDR)를 수신하고, 수신한 어드레스(ADDR)를 디코딩하도록 구성된다. 어드레스 디코딩부(110)는 어드레스(ADDR) 및 제어부(190)의 제어에 응답하여 워드 라인들(WL) 중 일부 워드 라인을 선택할 수 있다. 또한, 어드레스 디코딩부(110)는 어드레스(ADDR) 및 제어부(190)의 제어에 응답하여 스트링 선택 라인들(SSL) 중 일부 스트링 선택 라인 또는 그라운드 선택 라인들(GSL) 중 일부 그라운드 선택 라인을 선택할 수 있다.

페이지 버퍼 그룹(120)은 비트 라인들(BL)을 통해 메모리 셀 어레이(105)에 연결되고, 데이터 라인들(DL)을 통해 데이터 입출력부(130)에 연결된다. 페이지 버퍼 그룹(120)는 제어부(190)의 제어에 응답하여 동작한다. 일 실시예에서, 페이지 버퍼 그룹(120)은 데이터 입출력부(130)로부터 수신된 데이터를 메모리 셀 어레이(105)에 프로그램할 수 있다. 또한, 페이지 버퍼 그룹(120)은 메모리 셀 어레이(105)로부터 데이터를 독출하고, 독출된 데이터를 데이터 입출력부(130)로 출력할 수 있다.

본 실시예에서, 페이지 버퍼 그룹(120)은 메모리 셀들에 대한 검증 독출 결과를 저장하고, 저장된 검증 독출 결과에 따른 페이지 버퍼 신호들을 생성하고, 생성된 페이지 버퍼 신호들(PBS)을 페이지 버퍼 디코딩부(140)에 제공할 수 있다. 구체적으로, 페이지 버퍼 그룹(120)은 제어부(190)로부터 전송되는 전송 신호에 응답하여, 검증 독출 결과에 대한 정보를 페이지 버퍼 신호(PBS)로 출력할 수 있다. 일 실시예에서, 페이지 버퍼 그룹(120)은 전송 신호에 응답하여 검증 독출 결과를 복수 회에 걸쳐 페이지 버퍼 신호(PBS)로 출력할 수 있다.

데이터 입출력부(130)는 데이터 라인들(DL)을 통해 페이지 버퍼 그룹(120)과 연결된다. 데이터 입출력부(130)는 제어부(190)의 제어에 따라 동작한다. 데이터 입출력부(130)는 외부와 데이터(DATA)를 교환할 수 있다. 데이터 입출력부(130)는 외부로부터 수신되는 데이터(DATA)를 페이지 버퍼 그룹(120)에 전송하고, 페이지 버퍼 그룹(120)으로부터 수신되는 데이터를 외부로 출력할 수 있다.

페이지 버퍼 디코딩부(140)는 제1 기준 전류를 기초로, 페이지 버퍼 신호들(PBS)로부터 페일 비트 개수에 대응하는 디코더 출력 신호(DOUT)을 생성할 수 있다. 구체적으로, 페이지 버퍼 디코딩부(140)는 페이지 버퍼 그룹(120)으로부터 페이지 버퍼 신호(PBS)를 수신하고, 전류 생성부(150)로부터 제1 기준 전류 신호(RCS1)를 수신할 수 있다. 페이지 버퍼 디코딩부(140)는 수신된 페이지 버퍼 신호(PBS)로부터 페일 비트 정보를 검출하고, 검출 결과를 디코더 출력 신호(DOUT)로 출력할 수 있다. 페이지 버퍼 디코딩부(140)는 제어부(190)로부터 수신되는 디코더 인에이블 신호 및 디코더 프리차지 신호에 응답하여 동작할 수 있다.

일 실시예에서, 페이지 버퍼 디코딩부(140)는 페이지 버퍼 신호(PBS)로부터 페일 비트들의 수를 검출할 수 있다. 검출된 페일 비트들의 수만큼, 페이지 버퍼 디코딩부(140)는 제1 기준 전류(이하에서, RC1)의 배수에 해당하는 전류를 디코더 출력 신호(DOUT)로 출력할 수 있다. 예를 들어, 페이지 버퍼 신호(PBS)가 두 개의 페일 비트들을 가리킬 때, 페이지 버퍼 디코딩부(140)는 제1 기준 전류(RC1)의 2배의 전류를 디코더 출력 신호(DOUT)로 출력할 수 있다. 제1 기준 전류(RC1)는 페이지 버퍼 디코딩부(140)에 포함된 디코딩 트랜지스터의 게이트에 제1 기준 전류 신호(RCS1)가 인가될 때, 디코딩 트랜지스터를 통해 흐르는 전류일 수 있다.

기준 전류 생성부(150)는 제어부(190)의 제어에 응답하여 제1 기준 전류에 대응하는 제1 기준 전류 신호(RCS1) 및 제2 기준 전류에 대응하는 제2 기준 전류 신호(RCS2)를 생성할 수 있다. 본 실시예에서, 제2 기준 전류는 제1 기준 전류의 M배일 수 있고, M은 양의 정수일 수 있다. 예를 들어, 기준 전류 생성부(150)는 제어부(190)로부터 전송되는 기준 전압, 기준 전류 인에이블 신호, 기준 전류 인에이블 반전 신호, 최대 전류 인에이블 신호, 그리고 전류 옵션 신호에 응답하여 제1 및 제2 기준 전류 신호들(RCS1, RCS2)를 생성할 수 있다.

제1 기준 전류 신호(RCS1)는 페이지 버퍼 디코딩부(140)에 제공되고, 제2 기준 전류 신호(RCS2)는 아날로그 비트 카운팅부(160)에 제공될 수 있다. 여기서, 제1 기준 전류(RC1)는 페이지 버퍼 신호(PBS)가 하나의 페일 비트를 가리킬 때의 디코딩 출력 신호(DOUT)에 대응할 수 있다. 여기서, 제2 기준 전류(RC2)는 아날로그 비트 카운팅부(160)에서 M개의 페일 비트들을 검출하기 위한 기준 전류일 수 있다.

아날로그 비트 카운팅부(160)는 페이지 버퍼 디코딩부(140)로부터 디코딩 출력 신호(DOUT)를 수신하고, 기준 전류 생성부(150)로부터 제2 기준 전류 신호(RCS2)를 수신할 수 있다. 아날로그 비트 카운팅부(160)는 제어부(190)의 제어에 응답하여 디코딩 출력 신호(DOUT)를 카운트(예를 들어, 아날로그 카운트)하고, 카운트 결과(OUT)를 출력할 수 있다. 예를 들어, 아날로그 비트 카운팅부(160)는 제어부(190)로부터 전송되는 로드 인에이블 신호 및 카운트 인에이블 신호에 응답하여 디코딩 출력 신호(DOUT)를 카운트하고, 카운트 결과(OUT)를 출력할 수 있다.

본 실시예에 따르면, 아날로그 비트 카운팅부(160)는 제2 기준 전류 신호(RCS2)를 이용하여 디코딩 출력 신호(DOUT)를 카운트할 수 있다. 예를 들어, 아날로그 비트 카운팅부(160)는 제2 기준 전류 신호(RCS2)를 이용하여 디코더 출력 신호(DOUT)가 제2 기준 전류(RC2)의 몇 배에 대응하는지 카운트할 수 있다.

디지털 합산부(170)는 아날로그 비트 카운팅부(160)로부터 카운트 결과(OUT)를 수신하고, 수신된 카운트 결과(OUT)를 디지털화하여 저장할 수 있다. 디지털 합산부(170)는 제어부(190)로부터 전송되는 래치 신호 및 리셋 신호에 응답하여 동작할 수 있다. 또한, 디지털 합산부(170)는 아날로그 비트 카운팅부(160)의 복수의 출력 신호들을 디지털화하고, 디지털화된 값들의 누적 합을 계산할 수 있고, 저장된 신호는 페일 비트 신호(FBS)로 출력될 수 있다. 페일 비트 신호(FBS)는 검증 독출 결과의 페일 비트들의 수를 가리킬 수 있으며, 페일 비트 신호(FBS)는 디지털 값일 수 있다.

패스/페일 체킹부(180)는 디지털 합산부(170)로부터 페일 비트 신호(FBS)를 수신하고, 수신된 페일 비트 신호(FBS)에 기반하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다. 패스/페일 체킹부(180)는 제어부(190)의 제어에 따라 동작할 수 있다. 페일 비트 신호(FBS)가 바이패스 값 이하인 경우 패스/페일 체킹부(180)는 패스 신호(PASS)를 출력할 수 있다. 페일 비트 신호(FBS)가 바이패스 값보다 큰 경우 패스/페일 체킹부(180)는 페일 신호(FAIL)를 출력할 수 있다.

제어부(190)는 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 예시적으로, 제어부(190)의 제어 경로는 파선으로 도시되어 있다. 제어부(190)는 외부로부터 수신되는 제어 신호(CTRL)에 응답하여 동작할 수 있다. 제어부(190)는 현재 프로그램 루프에서 프로그램 전압이 인가되는 동안 이전 프로그램 루프의 프로그램 검증 동작에 따른 검증 독출 결과에 대해 슬로우 비트 카운팅 동작을 수행하도록 메모리 장치(100)에 포함된 구성 요소들을 제어할 수 있다.

또한, 제어부(190)는 패스/페일 체킹부(180)로부터 패스 신호(PASS) 또는 페일 신호(FAIL)를 수신할 수 있다. 패스 신호(PASS)가 수신될 때, 제어부(190)는 프로그램 패스인 것으로 판별할 수 있고, 다음 프로그램 루프에서 프로그램 검증 동작을 생략하도록 어드레스 디코더부(110) 및 페이지 버퍼 그룹(PBU)을 제어할 수 있다. 페일 신호(FAIL)가 수신될 때, 제어부(190)는 프로그램 페일인 것으로 판별할 수 있고, 다음 프로그램 루프에서 프로그램 검증 동작을 수행하도록 어드레스 디코더부(110) 및 페이지 버퍼 그룹(PBU)을 제어할 수 있다.

도 4는 도 2의 메모리 셀 어레이의 일 예(105a)를 나타내는 회로도이다.

도 4를 참조하면, 메모리 셀 어레이(105a)는 복수의 스트링들을 포함할 수 있고, 각 스트링은 직렬 연결된 복수의 메모리 셀들(MC)을 포함할 수 있다. 각 스트링의 양단에 스트링 선택 트랜지스터(SST) 및 그라운드 선택 트랜지스터(GST)가 연결된다. 스트링 선택 라인(SSL)은 스트링 선택 트랜지스터들(SST)의 게이트들에 연결되고, 그라운드 선택 라인(GSL)은 그라운드 선택 트랜지스터들(GST)의 게이트들에 연결된다. 공통 소스 라인(CSL)은 그라운드 선택 트랜지스터들(GST)의 일 단들에 연결된다. 워드 라인들(WL1 내지 WLi)은 열 방향을 따라 배열된 메모리 셀들(MC)의 제어 게이트들에 각각 연결된다. 비트 라인들(BL1 내지 BLr)은 스트링 선택 트랜지스터들(SST)의 일 단들에 각각 연결된다.

검증 독출 시에, 비트 라인들(BL1 내지 BLr)에 전원 전압(VCC)이 충전된다. 선택된 워드 라인에 검증 전압이 공급되고, 스트링 선택 라인(SSL), 그라운드 선택 라인(GSL), 그리고 비선택된 워드 라인들에 고전압이 공급된다. 공통 소스 라인(CSL)에 접지 전압(VSS)이 공급된다. 비선택된 워드 라인들에 연결된 메모리 셀들, 스트링 선택 트랜지스터들(SST), 그리고 그라운드 선택 트랜지스터들(GST)은 턴-온 된다. 선택된 워드 라인에 연결된 메모리 셀들은 턴-온 또는 턴-오프될 수 있다.

구체적으로, 선택된 메모리 셀의 문턱 전압이 검증 전압보다 높을 때, 선택된 메모리 셀은 턴-오프 된다. 따라서, 선택된 메모리 셀에 연결된 비트 라인은 플로팅되고, 전원 전압(VCC)을 유지한다. 한편, 선택된 메모리 셀의 문턱 전압이 검증 전압보다 낮을 때, 선택된 메모리 셀은 턴-온 된다. 따라서, 선택된 메모리 셀에 연결된 비트 라인에 공통 소스 라인(CSL)으로부터 접지 전압(VSS)이 공급된다. 이와 같이, 프로그램 패스된 메모리 셀에 연결된 비트 라인은 로직 로우, 즉 접지 전압(VSS)을 갖고, 프로그램 페일된 메모리 셀에 연결된 비트 라인은 로직 하이, 즉 전원 전압(VCC)을 갖는다.

도 5는 도 2의 메모리 셀 어레이의 일 예(105b)를 나타내는 회로도이다.

도 5를 참조하면, 메모리 셀 어레이(105b)는 복수의 메모리 블록들을 포함할 수 있고, 각 메모리 블록은 복수의 낸드 스트링들(NS11 내지 NS33), 복수의 워드 라인들(WL1 내지 WL8), 복수의 비트 라인들(BL1 내지 BL3), 복수의 그라운드 선택 라인들(GSL1 내지 GSL3), 복수의 스트링 선택 라인들(SSL1 내지 SSL3) 및 공통 소스 라인(CSL)을 포함할 수 있다. 여기서, 낸드 스트링들의 개수, 워드 라인들의 개수, 비트 라인들의 개수, 그라운드 선택 라인의 개수 및 스트링 선택 라인들의 개수는 실시예에 따라 다양하게 변경될 수 있다.

제1 비트 라인(BL1)과 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS11, NS21, NS31)이 제공되고, 제2 비트 라인(BL2)과 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS12, NS22, NS32)이 제공되고 제3 비트 라인(BL3)과 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS13, NS23, NS33)이 제공된다. 각 낸드 스트링(예를 들면, NS11)은 직렬로 연결된 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1 내지 MC8) 및 그라운드 선택 트랜지스터(GST)를 포함할 수 있다. 이하에서는, 편의상 낸드 스트링을 스트링이라고 지칭하기로 한다.

하나의 비트 라인에 공통으로 연결된 스트링들은 하나의 칼럼을 구성한다. 예를 들어, 제1 비트 라인(BL1)에 공통으로 연결된 스트링들(NS11, NS21, NS31)은 제1 칼럼에 대응되고, 제2 비트 라인(BL2)에 공통으로 연결된 스트링들(NS12, NS22, NS32)은 제2 칼럼에 대응되며, 제3 비트 라인(BL3)에 공통으로 연결된 스트링들(NS13, NS23, NS33)은 제3 칼럼에 대응될 수 있다.

하나의 스트링 선택 라인에 연결되는 스트링들은 하나의 로우를 구성한다. 예를 들어, 제1 스트링 선택 라인(SSL1)에 연결된 스트링들(NS11, NS12, NS13)은 제1 로우에 대응되고, 제2 스트링 선택 라인(SSL2)에 연결된 스트링들(NS21, NS22, NS23)은 제2 로우에 대응되며, 제3 스트링 선택 라인(SSL3)에 연결된 스트링들(NS31, NS32, NS33)은 제3 로우에 대응될 수 있다.

스트링 선택 트랜지스터(SST)는 대응하는 스트링 선택 라인(SSL1 내지 SSL3)에 연결된다. 복수의 메모리 셀들(MC1 내지 MC8)은 각각 대응하는 워드 라인(WL1 내지 WL8)에 연결된다. 그라운드 선택 트랜지스터(GST)는 대응하는 그라운드 선택 라인(GSL1 내지 GSL3)에 연결된다. 스트링 선택 트랜지스터(SST)는 대응하는 비트 라인(BL1 내지 BL3)에 연결되고, 그라운드 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결된다.

본 실시예에서, 동일 높이의 워드 라인(예를 들면, WL1)은 서로 공통으로 연결되어 있고, 스트링 선택 라인들(SSL1 내지 SSL3)은 서로 분리되어 있고, 그라운드 선택 라인들(GSL1 내지 GSL3)도 서로 분리되어 있다. 예를 들어, 제 1 워드 라인(WL1)에 연결되어 있고 스트링(NS11, NS12, NS13)에 속해 있는 메모리 셀들을 프로그램하는 경우에는, 제1 워드 라인(WL1)과 제1 스트링 선택 라인(SSL1)이 선택된다. 그러나, 본 발명은 이에 한정되지 않고, 다른 실시예에서, 그라운드 선택 라인들(GSL1 내지 GSL3)은 서로 공통으로 연결될 수도 있다.

도 6은 도 5의 메모리 셀 어레이(105b)를 나타내는 사시도이다.

도 6을 참조하면, 메모리 셀 어레이(105b)에 포함된 각 메모리 블록은 기판(SUB)에 대해 수직 방향으로 형성되어 있다. 도 6에서는, 메모리 블록이 2개의 선택 라인들(GSL, SSL), 8개의 워드 라인들(WL1 내지 WL8), 그리고 3개의 비트 라인들(BL1 내지 BL3)을 포함하는 것으로 도시되어 있으나, 실제로는 이것들보다 더 많거나 적을 수 있다.

기판(SUB)은 제1 도전형(예를 들어, p 타입)을 가지며, 기판(SUB) 상에 제1 방향(예를 들어, Y 방향)을 따라 신장되고, 제2 도전형(예를 들어, n 타입)의 불순물들이 도핑된 공통 소스 라인(CSL)이 제공된다. 인접한 두 공통 소스 라인(CSL) 사이의 기판(SUB)의 영역 상에, 제1 방향을 따라 신장되는 복수의 절연막들(IL)이 제3 방향(예를 들어, Z 방향)을 따라 순차적으로 제공되며, 복수의 절연막들(IL)은 제3 방향을 따라 특정 거리만큼 이격된다. 예를 들어, 복수의 절연막들(IL)은 실리콘 산화물과 같은 절연 물질을 포함할 수 있다.

인접한 두 공통 소스 라인들(CSL) 사이의 기판(SUB)의 영역 상에, 제1 방향을 따라 순차적으로 배치되며, 제3 방향을 따라 복수의 절연막들(IL)을 관통하는 복수의 필라들(pillars)(P)이 제공된다. 예를 들어, 복수의 필라들(P)은 복수의 절연막들(IL)을 관통하여 기판(SUB)과 컨택할 것이다. 구체적으로, 각 필라(P)의 표면층(surface layer)(S)은 제1 타입을 갖는 실리콘 물질을 포함할 수 있고, 채널 영역으로 기능할 수 있다. 한편, 각 필라(P)의 내부층(I)은 실리콘 산화물과 같은 절연 물질 또는 에어 갭(air gap)을 포함할 수 있다.

인접한 두 공통 소스 라인들(CSL) 사이의 영역에서, 절연막들(IL), 필라들(P) 및 기판(SUB)의 노출된 표면을 따라 전하 저장층(charge storage layer, CS)이 제공된다. 전하 저장층(CS)은 게이트 절연층(또는 '터널링 절연층'이라고 지칭함), 전하 트랩층 및 블로킹 절연층을 포함할 수 있다. 예를 들어, 전하 저장층(CS)은 ONO(oxide-nitride-oxide) 구조를 가질 수 있다. 또한, 인접한 두 공통 소스 라인들(CSL) 사이의 영역에서, 전하 저장층(CS)의 노출된 표면 상에, 선택 라인들(GSL, SSL) 및 워드 라인들(WL1 내지 WL8)과 같은 게이트 전극(GE)이 제공된다.

복수의 필라들(P) 상에는 드레인들 또는 드레인 컨택들(DR)이 각각 제공된다. 예를 들어, 드레인들 또는 드레인 컨택들(DR)은 제2 도전형을 갖는 불순물들이 도핑된 실리콘 물질을 포함할 수 있다. 드레인들(DR) 상에, 제2 방향(예를 들어, X 방향)으로 신장되고 제1 방향을 따라 특정 거리만큼 이격되어 배치된 비트 라인들(BL1 내지 BL3)이 제공된다.

도 7은 본 개시의 일 실시예에 따른 메모리 장치의 프로그램 방법의 일 예를 나타내는 타이밍도이다.

도 2 및 도 7을 참조하면, 제1 프로그램 루프(LOOP1)에서 메모리 셀 어레이(105) 내의 선택된 메모리 셀들에 대해 프로그램 전압(Vpgm)이 인가되고, 이어서, 프로그램 검증 전압(Vver)이 인가될 수 있다. 제2 프로그램 루프(LOOP2)에서 메모리 셀 어레이(105) 내의 선택된 메모리 셀들에 대해 프로그램 전압(Vpgm)이 인가되고, 이어서, 프로그램 검증 전압(Vver)이 인가될 수 있다. 제n 프로그램 루프(LOOPn)에서 메모리 셀 어레이(105) 내의 선택된 메모리 셀들에 대해 프로그램 전압(Vpgm)이 인가되고, 프로그램 동작이 종료될 수 있다(여기서, n은 2보다 큰 정수).

제2 프로그램 루프에서 프로그램 전압(Vpgm)이 인가되는 동안, 메모리 장치(100) 내의 주변 회로들, 예를 들어, 페이지 버퍼 디코딩부(140), 아날로그 비트 카운팅부(160), 그리고 디지털 합산부(170)는 페이지 버퍼 그룹(120)에 저장된 검증 독출 결과에 기반하여, 카운팅 동작을 수행할 수 있다. 여기서, 카운팅 동작은 문턱 전압이 프로그램 검증 전압(Vver) 미만인 슬로우 비트 또는 페일 비트를 카운팅하는 동작일 수 있다. 이하에서는 카운팅 동작을 슬로우 비트 카운팅 동작이라고 지칭하고, 페일 비트를 슬로우 비트라고 지칭하기로 한다.

본 실시예에 따르면, 프로그램 검증 전압(Vver)에 따른 검증 독출 결과로부터 슬로우 비트 카운팅 동작이 수행되는 동안, 메모리 셀 어레이(105)에 프로그램 전압(Vpgm)이 인가될 수 있다. 이와 같이, 슬로우 비트 카운팅 동작은 프로그램 전압(Vpgm)이 인가되는 동안 수행될 수 있다. 따라서, 슬로우 비트들의 카운팅을 수행하기 위한 시간이 별도로 요구되지 않으며, 전체 프로그램 수행 시간이 증가하지 않는다.

슬로우 비트들의 수가 바이패스 값보다 크면 패스/페일 체킹부(180)는 프로그램 페일로 판별하고, 페일 신호(FAIL)를 출력한다. 페일 신호(FAIL)가 출력되면, 제3 프로그램 루프에서 프로그램 검증 전압(Vver)이 메모리 셀 어레이(105)에 다시 인가될 수 있다. 한편, 슬로우 비트들의 수가 바이패스 값과 같거나 그보다 적으면 패스/페일 체킹부(180)는 프로그램 패스로 판별하고, 패스 신호(PASS)를 출력한다. 패스 신호(PASS)가 출력되면, 제n 프로그램 루프에서 프로그램 검증 전압(Vver)이 인가되지 않고 프로그램 동작이 종료될 수 있다. 이와 같이, 슬로우 비트들의 수가 바이패스 값보다 적을 때, 프로그램 패스로 판별되므로, 슬로우 셀들에 의해 프로그램 시간이 지연되는 것이 방지될 수 있다.

본 실시예에 따르면, 슬로우 비트 카운팅 동작이 프로그램 전압(Vpgm)의 인가와 중첩되어 수행된다. 따라서, 카운팅 결과가 프로그램 패스로 판별된 후 프로그램 전압(Vpgm)이 한 번 더 인가될 수 있다. 이처럼 프로그램 전압(Vpgm)이 한 번 더 인가되면, 프로그램 페일된 셀들의 수가 더 감소될 수 있다.

도 8은 본 개시의 일 실시예에 따른 메모리 장치의 프로그램 방법의 일 예를 나타내는 타이밍도이다.

도 2 및 도 8을 참조하면, 메모리 장치(100)는 멀티 레벨 셀들을 포함할 수 있고, 멀티 레벨 셀들은 제1 내지 제3 프로그램 상태들 중 하나로 프로그램될 수 있다. 이때, 제1 내지 제3 프로그램 상태들은 문턱 전압에 따라 구분될 수 있다. 제1 프로그램 상태로 프로그램되는 메모리 셀들은 제1 검증 전압(Vver1)에 의해 검증될 수 있고, 제2 프로그램 상태로 프로그램되는 메모리 셀들은 제2 검증 전압(Vver2)에 의해 검증될 수 있으며, 제3 프로그램 상태로 프로그램되는 메모리 셀들은 제3 검증 전압(Vver3)에 의해 검증될 수 있다. 이때, 동시에 프로그램되는 프로그램 상태들의 수는 한정되지 않는다. k개의 프로그램 상태들이 동시에 프로그램될 때, k 개의 검증 전압들을 이용하여 프로그램 및 검증이 수행될 수 있다.

먼저, 복수의 검증 전압들(Vver1 내지 Vver3)에 따른 검증 독출 결과들 중 가장 낮은 레벨의 검증 전압(Vver1)의 검증 독출 결과에 대해서 카운트가 수행될 수 있다. 제1 검증 전압(Vver1)의 검증 독출 결과에서, 제1 프로그램 상태로 프로그램되는 메모리 셀들의 페일 비트들의 수가 바이패스 값과 비교되고, 비교 결과에 따라 제1 프로그램 상태의 패스 또는 페일이 판별될 수 있다.

제1 검증 전압(Vver1)의 검증 독출 결과가 프로그램 패스로 판별되면, 제1 검증 전압(Vver1)은 더 이상 인가되지 않을 수 있다. 이후에, 가장 낮은 레벨의 검증 전압(Vver2)의 검증 독출 결과에 대해서 카운트가 수행될 수 있다. 제2 검증 전압(Vver2)의 검증 독출 결과에서, 제2 프로그램 상태로 프로그램되는 메모리 셀들의 페일 비트들의 수가 바이패스 값과 비교되고, 비교 결과에 따라 제2 프로그램 상태의 패스 또는 페일이 판별될 수 있다.

제2 검증 전압(Vver2)의 검증 독출 결과가 프로그램 패스로 판별되면, 제2 검증 전압(Vver2)은 더 이상 인가되지 않을 수 있다. 이후에, 가장 낮은 레벨의 검증 전압(Vver3)의 검증 독출 결과에 대해서 카운트가 수행될 수 있다. 제3 검증 전압(Vver3)의 검증 독출 결과에서, 제3 프로그램 상태로 프로그램되는 메모리 셀들의 페일 비트들의 수가 바이패스 값과 비교되고, 비교 결과에 따라 제3 프로그램 상태의 패스 또는 페일이 판별될 수 있다.

제3 검증 전압(Vver3)의 검증 독출 결과가 프로그램 패스로 판별되면, 제3 검증 전압(Vver3)은 더 이상 인가되지 않을 수 있다. 이후에, 가장 낮은 레벨의 검증 전압의 검증 독출 결과에 대해서 카운트가 수행될 수 있다. 더 이상 인가되는 검증 전압이 없으면, 즉 모든 메모리 셀들이 프로그램 패스되면, 프로그램은 종료될 수 있다.

도 9는 본 개시의 일 실시예에 따른 페이지 버퍼 그룹(120a)을 나타내는 회로도이다.

도 9를 참조하면, 페이지 버퍼 그룹(120a)은 복수의 페이지 버퍼들(PB1 내지 PBr)을 포함할 수 있고, 복수의 페이지 버퍼들(PB1 내지 PBr)은 복수의 페이지 버퍼 신호들(PBS1 내지 PBSr)을 각각 출력할 수 있다. 본 실시예에 따른 페이지 버퍼 그룹(120a)은 도 2의 페이지 버퍼 그룹(120)의 일 예일 수 있다.

각 페이지 버퍼(PB1 내지 PBr)는 제1 래치(L1), 제2 래치(L2), 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)를 포함할 수 있다. 제1 및 제2 래치들(L1, L2)은 대응하는 비트 라인(BL1 내지 BLr)에 연결될 수 있다. 예를 들어, 제1 페이지 버퍼(PB1)의 제1 및 제2 래치들(L1, L2)은 제1 비트 라인(BL1)에 연결될 수 있고, 제r 페이지 버퍼(PBr)의 제1 및 제2 래치들(L1, L2)은 제r 비트 라인(BLr)에 연결될 수 있다.

제1 래치(L1)는 프로그램될 데이터, 독출 결과, 및 검증 독출 결과를 저장하는 데이터 래치일 수 있고, 제1 래치(L1)는 데이터 라인(DL)에 연결될 수 있다. 제2 래치(L2)는 제1 래치(L1)에 저장된 검증 독출 결과를 저장할 수 있고, 제1 래치(L1)와 독립적으로 동작할 수 있고 있다. 제2 래치(L2)은 저장된 값을 반전하여 제1 트랜지스터(T1)의 게이트에 전달할 수 있다.

제1 트랜지스터(T1)는 제2 래치(L2)에 저장된 값에 응답하여 동작할 수 있다. 제1 트랜지스터(T1)의 일 단에 접지 전압(VSS)이 공급되고, 타단은 제2 트랜지스터(T2)에 연결된다. 제2 트랜지스터(T2)는 전송 신호(PF)에 응답하여 동작할 수 있다. 제2 트랜지스터(T2)의 일단은 제1 트랜지스터(T1)에 연결되고, 타단을 통해 대응하는 페이지 버퍼 신호(PBS1 내지 PBSr)를 출력할 수 있다.

검증 독출이 수행되면, 페이지 버퍼들(PB1 내지 PBr)에 검증 독출 결과가 저장될 수 있다. 검증 독출 결과에 따라, 페이지 버퍼들(PB1 내지 PBr)은 제1 내지 제k 페이지 버퍼 신호들(PBS1 내지 PBSk)을 각각 출력할 수 있다. 구체적으로, 전송 신호(PF)가 활성화될 때, 제2 트랜지스터(T2)는 턴온되어 페이지 버퍼들(PB1 내지 PBr)은 제1 내지 제k 페이지 버퍼 신호들(PBS1 내지 PBSk)을 각각 출력할 수 있다.

일 실시예에서, 프로그램 페일된 메모리 셀에 연결된 비트 라인은 로직 로우를 갖고, 프로그램 패스된 메모리 셀에 연결된 비트 라인은 로직 하이를 가질 수 있다. 비트 라인들(BL1 내지 BLr)의 논리 값들은 페이지 버퍼들(PB1 내지 PBr)에 저장된다. 제1 페이지 버퍼(PB1)의 제2 래치(L2)는 저장된 값의 반전 값을 제1 트랜지스터(T1)의 게이트로 출력한다. 제1 페이지 버퍼(PB1)에 대응하는 메모리 셀이 프로그램 페일일 때, 제2 래치(L2)는 제1 트랜지스터(T1)의 게이트에 로직 하이를 출력할 수 있고, 제1 트랜지스터(T1)가 턴-온 될 수 있다. 제1 페이지 버퍼(PB1)에 대응하는 메모리 셀이 프로그램 패스일 때, 제2 래치(L2)는 제1 트랜지스터(T1)의 게이트에 로직 로우를 출력할 수 있고, 제1 트랜지스터(T1)가 턴-오프 될 수 있다.

제1 페이지 버퍼(PB1)가 프로그램 페일된 메모리 셀에 대응하고 전송 신호(PF)가 활성화될 때, 제1 페이지 버퍼 신호(PBS1)는 접지 레벨(VSS)이다. 제1 페이지 버퍼(PB1)가 프로그램 패스된 메모리 셀에 대응하고 전송 신호(PF)가 활성화될 때, 제1 페이지 버퍼 신호(PBS1)는 플로팅된다. 이와 같이, 전송 신호(PF)가 활성화될 때, 제1 페이지 버퍼(PB1)는 메모리 셀의 패스/페일 여부에 따라 접지 전압(VSS)을 출력하거나 제1 페이지 버퍼 신호(PBS1)를 플로팅할 수 있다. 나머지 페이지 버퍼들(PB2 내지 PBr)은 제1 페이지 버퍼(PB1)와 동일하게 동작할 수 있다.

도 10은 본 개시의 일 실시예에 따른 페이지 버퍼 그룹(120b)을 나타내는 회로도이다.

도 10을 참조하면, 페이지 버퍼 그룹(120b)은 복수의 페이지 버퍼들(PB1' 내지 PBr')을 포함할 수 있고, 복수의 페이지 버퍼들(PB1' 내지 PBr')은 복수의 다단 구조들(H1 내지 Hk)을 구성할 수 있다. 본 실시예에 따른 페이지 버퍼 그룹(120b)은 도 9의 페이지 버퍼 그룹(120a)의 변형 예일 수 있다. 본 실시예에 따른 페이지 버퍼들(PB1' 내지 PBr')은 도 9에 예시된 페이지 버퍼들(PB1 내지 PBr)과 실질적으로 유사하게 구현될 수 있으며, 도 9를 참조하여 상술된 내용은 본 실시예에도 적용될 수 있다. 이하에서는 도 9에 예시된 페이지 버퍼들(PB1 내지 PBr)과 본 실시예에 따른 페이지 버퍼들(PB1' 내지 PBr')의 차이점을 중심으로 설명하기로 한다.

제1 내지 제n 페이지 버퍼들(PB1' 내지 PBn')이 제1 다단 구조(H1)를 구성할 수 있고, 제o 내지 제r 페이지 버퍼들(PBo' 내지 PBr')이 제k 다단 구조(Hk)를 구성할 수 있다. 각 다단 구조에 제공되는 페이지 버퍼들의 수는 동일할 수 있다. 각 다단 구조에서, 페이지 버퍼들은 서로 연결될 수 있다. 예를 들어, 제1 다단 구조(H1)에서, 페이지 버퍼들(PB1' 내지 PBn')은 와이어드-오어(Wired-OR) 구조로 연결되어, 제1 페이지 버퍼 신호(PBS1)를 출력할 수 있다. 제k 다단 구조(H2)에서, 페이지 버퍼들(PBo' 내지 PBr')은 와이어드-오어(Wired-OR) 구조로 연결되어, 제k 페이지 버퍼 신호(PBSk)를 출력할 수 있다.

페이지 버퍼들(PB1' 내지 PBr') 각각은 제1 래치(L1), 제2 래치(L2), 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)를 포함할 수 있다. 이때, 제2 트랜지스터들(T2)은 대응하는 전송 신호들(PF1 내지 PFn)에 응답하여 동작할 수 있다. 제1 전송 신호(PF1)가 활성화될 때, 제1 단의 페이지 버퍼들(PB1', PBo')이 제1 내지 제k 페이지 버퍼 신호들(PBS1 내지 PBSk)을 출력할 수 있다. 제2 전송 신호(PF2)가 활성화될 때, 제2 단의 페이지 버퍼들(PB2', PBp')이 제1 내지 제k 페이지 버퍼 신호들(PBS1 내지 PBSk)을 출력할 수 있다. 제n 전송 신호(PFn)가 활성화될 때, 제n 단의 페이지 버퍼들(PBn', PBr')이 제1 내지 제k 페이지 버퍼 신호들(PBS1 내지 PBSk)을 출력할 수 있다. 일부 실시예들에서, 제1 내지 제n 전송 신호들(PF1 내지 PFn)은 순차적으로 활성화될 수 있다. 일부 실시예들에서, 제1 내지 제n 전송 신호들(PF1 내지 PFn) 중 적어도 두 개가 동시에 활성화될 수 있다.

도 11은 본 개시의 일 실시예에 따른 페이지 버퍼 디코딩부(140)를 나타내는 회로도이다.

도 3, 도 9 내지 도 11을 참조하면, 페이비 버퍼 디코딩부(140)는 제1 내지 제k 페이지 버퍼 디코더들(141 내지 14k)을 포함할 수 있고, 제1 내지 제k 페이지 버퍼 디코더들(141 내지 14k)은 페이지 버퍼 그룹(120a 또는 120b)으로부터 제1 내지 제k 페이지 버퍼 신호들(PBS1 내지 PBSk)을 각각 수신할 수 있다. 페이지 버퍼 디코딩부(140)는 제1 내지 제k 페이지 버퍼 신호들(PBS1 내지 PBSk)에 응답하여 디코더 출력 신호(DOUT)를 출력할 수 있다. 디코더 인에이블 신호(nDEN) 및 디코더 프리차지 신호(nDPRE)는 제어부(190)에서 생성될 수 있고, 제1 내지 제k 디코더들(141 내지 14k)에 공통으로 제공될 수 있다.

각 페이지 버퍼 디코더(141 내지 14k)는 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5) 및 논리 게이트(LG)를 포함할 수 있다. 논리 게이트(LG)의 제1 입력(LG1)은 제3 트랜지스터(T3)에 연결되고, 대응하는 페이지 버퍼 신호(PBS1 내지 PBSk)가 공급된다. 제3 트랜지스터(T3)는 디코더 프리차지 신호(nDPRE)에 응답하여 논리 게이트(LG)의 제1 입력(LG1)을 전원 전압(VCC)으로 프리차지한다. 논리 게이트(LG)의 제2 입력(LG2)에 디코더 인에이블 신호(nDEN)가 공급된다.

제4 트랜지스터(T4)는 논리 게이트(LG)의 출력에 응답하여 동작한다. 제4 트랜지스터(T4)의 일단에 접지 전압(VSS)이 공급되고, 타단은 제5 트랜지스터(T5)에 연결된다. 제5 트랜지스터(T5)는 제1 기준 전류 신호(RCS1)에 응답하여 동작할 수 있다. 제5 트랜지스터(T5)의 일단은 제4 트랜지스터(T4)에 연결되고, 타단을 통해 디코더 출력 신호(DOUT)가 출력될 수 있다.

일 실시예에서, 논리 게이트(LG)는 부정 논리합 연산을 수행하는 소자일 수 있다. 이때, 논리 게이트(LG)는 제1 및 제2 입력들(LG1, LG2)이 로직 로우일 때 로직 하이를 출력하고, 제1 및 제2 입력들(LG1, LG2) 중 적어도 하나가 로직 하이일 때 로직 로우를 출력한다. 디코더 인에이블 신호(nDEN)가 로직 하이일 때, 논리 게이트(LG)는 로직 로우를 출력하고, 디코더(140)는 비활성화될 수 있다. 디코더 인에이블 신호(nDEN)가 로직 로우일 때, 논리 게이트(LG)는 제1 입력(LG1)에 따라 로직 하이 또는 로직 로우를 출력하고, 디코더(140)는 활성화될 수 있다.

전송 신호들(PF1 내지 PFn)이 모두 비활성 상태일 때, 제1 내지 제k 페이지 버퍼 신호들(PBS1 내지 PBSk)은 모두 플로팅 상태이다. 이때, 제3 트랜지스터(T3)는 디코더 프리차지 신호(nDPRE)에 응답하여, 제1 입력(LG1)을 전원 전압(VCC)으로 프리차지할 수 있다. 디코더 프리차지 신호(nDPRE)가 비활성화되면, 논리 게이트(LG)의 제1 입력(LG1)은 플로팅될 수 있다.

전송 신호들(PF1 내지 PFn) 중 하나가 활성화되면, 페이지 버퍼들(PB1 내지 PBr)의 제1 단(STAGE1) 내지 제n 단(STAGEn) 중 한 단에서 제1 내지 제k 페이지 버퍼 신호들(PBS1 내지 PBSk)을 출력할 수 있다. 이하에서는, 제1 페이지 버퍼 신호(PBS1)에 대응하는 메모리 셀의 프로그램 패스/페일에 따른 제1 디코더(141)의 동작을 설명하기로 한다.

제1 페이지 버퍼 신호(PBS1)에 대응하는 메모리 셀이 프로그램 패스일 때, 제1 페이지 버퍼 신호(PBS1)는 플로팅 상태일 수 있다. 따라서, 제1 디코더(141)의 논리 게이트(LG)의 제1 입력(LG1)은 전원 전압(VCC), 즉 로직 하이를 유지하고, 논리 게이트(LG)는 로직 로우를 출력할 수 있다. 이에 따라, 제4 트랜지스터(T4)가 턴-오프 되므로, 제1 디코더(141)의 출력은 플로팅될 수 있다.

제1 페이지 버퍼 신호(PBS1)에 대응하는 메모리 셀이 프로그램 페일일 때, 제1 페이지 버퍼 신호(PBS1)는 접지 전압(VSS)일 수 있다. 따라서, 제1 디코더(141)의 논리 게이트(LG)의 제1 입력(LG1)의 전압은 접지 전압(VSS), 즉 로직 로우로 천이하고, 논리 게이트(LG)는 로직 하이를 출력할 수 있다. 이에 따라, 제4 트랜지스터(T4)가 턴-온 되므로, 제1 디코더(141)는 출력 노드로부터 전류를 유출하는 전류 싱크(sink)로 동작한다.

본 실시예에서, 제1 페이지 버퍼 디코더(141)를 통해 유출되는 전류의 양은 제1 기준 전류 신호(RCS1)에 의해 제어될 수 있다. 제1 기준 전류 신호(RCS1)에 응답하여 제1 페이지 버퍼 디코더(141)를 통해 유출되는 전류는 제1 기준 전류(RC1)일 수 있다. 나머지 페이지 버퍼 디코더들(14k)은 제1 디코더(141)와 실질적으로 동일하게 동작할 수 있는바, 상세한 설명은 생략하기로 한다. 검증 독출 결과에 따른 페이지 버퍼 디코더들(141 내지 14k)의 출력 신호들은 표 1과 같이 정리될 수 있다.

	프로그램 패스	프로그램 페일
비트 라인	HIGH	LOW
페이지 버퍼 신호	FLOAT	VSS
디코더 출력 신호	FLOAT	전류 싱크(RC1)

페이지 버퍼 디코딩부(140)의 출력 노드에 제1 내지 제k 페이지 버퍼 디코더들(141 내지 14k)의 출력 노드들이 공통으로 연결될 수 있다. 따라서, 디코더 출력 신호(DOUT)는 제1 내지 제 k 페이지 버퍼 디코더들(141 내지 14k)에 의해 유출되는 전류의 총 합일 수 있다. 예시적으로, 제1 내지 제k 디코더들(141 내지 14k) 각각에서 제1 기준 전류 신호(RCS1)에 응답하여 유출되는 전류는 제1 기준 전류(RC1)이다. 페이지 버퍼 신호들(PBS1 내지 PBSk)이 가리키는 페일 비트들의 수에 따라, 제1 내지 제k 페이지 버퍼 디코더들(141 내지 14k) 중 활성화되는 디코더들의 수가 결정될 수 있다. 따라서, 페이지 버퍼 디코딩부(140)의 디코더 출력 신호(DOUT)는 제1 기준 전류(RC1)의 특정 수 배의 전류일 수 있다. 페이지 버퍼 디코딩부(140)는 프로그램 페일된 메모리 셀들의 수에 대응하는 양(amount)의 전류를 유출하는 전류 싱크일 수 있다.

도 12는 본 개시의 일 실시예에 따른 기준 전류 생성부(150)를 나타내는 회로도이다.

도 3, 도 11 및 12를 참조하면, 기준 전류 생성부(150)는 차동 증폭기(151), 피드백 가변 저항부(153) 및 제1 기준 전류 신호 출력부(155)를 포함할 수 있다. 제1 기준 전류 신호 출력부(155)는 제1 내지 제3 기준 트랜지스터들(RT1, RT2, RT3)을 포함하고, 피드백 가변 저항부(153)는 제1 피드백 트랜지스터(FT1) 및 저항(R)을 포함할 수 있다.

차동 증폭기(151)의 제1 입력 단자에는 기준 전압(VREF)이 입력되고, 제2 입력 단자에는 피드백 전압(VFD)이 입력될 수 있다. 피드백 전압(VFD)은 저항(R)의 양단 전압일 수 있다. 차동 증폭기(151)의 출력 단자는 제1 기준 트랜지스터(RT1) 및 제1 피드백 트랜지스터(FT1)의 게이트들에 각각 연결될 수 있고, 제2 기준 전류 신호(RCS2)로써 출력될 수 있다. 출력된 제2 기준 전류 신호(RCS2)는 아날로그 비트 카운팅부(160)에 제공될 수 있다. 아날로그 비트 카운팅부(160)는 제2 기준 전류 신호(RCS2)에 응답하여 제2 기준 전류를 생성할 수 있다.

제1 피드백 트랜지스터(FT1)는 차동 증폭기(151)의 출력 신호에 응답하여 동작할 수 있다. 제1 피드백 트랜지스터(FT1)의 일단에 전원 전압(VCC)이 공급되고, 타단에 차동 증폭기(151)의 제2 입력 단자가 연결된다. 제1 피드백 트랜지스터(FT1)는 차동 증폭기(151)의 출력 신호에 응답하여 제1 전류(Ia)를 흐르게 하는 전류 드라이버로 동작할 수 있다. 이때, 제1 전류(Ia)는 기준 전압(VREF)과 저항(R)에 따라 결정될 수 있다(즉, Ia=VREF/R).

제1 기준 트랜지스터(RT1)는 차동 증폭기(151)의 출력 신호에 응답하여 동작할 수 있다. 제1 기준 트랜지스터(RT1)의 일단에 전원 전압(VCC)이 공급되고, 타단에 제2 기준 트랜지스터(RT2)가 연결된다. 제1 기준 트랜지스터(RT1)는 차동 증폭기(151)의 출력 신호에 응답하여 제2 전류(Ib)를 흐르게 하는 전류 드라이버로 동작할 수 있다.

제2 기준 트랜지스터(RT2)는 다이오드 연결된 트랜지스터일 수 있고, 제1 기준 트랜지스터(RT1)와 제2 기준 트랜지스터(RT2) 사이의 노드 전압은 제1 기준 전류 신호(RCS1)로써 출력될 수 있다. 출력된 제1 기준 전류 신호(RCS1)는 페이지 버퍼 디코딩부(140)에 제공될 수 있다. 페이지 버퍼 디코딩부(140)는 제1 기준 전류 신호(RCS1)에 응답하여 제1 기준 전류를 생성할 수 있다.

본 실시예에서, 제1 피드백 트랜지스터(FT1)의 사이즈와 제1 기준 트랜지스터(RT1)의 사이즈는 서로 다를 수 있다. 일 실시예에서, 제1 피드백 트랜지스터(FT1)의 폭(width)은 제1 기준 트랜지스터(RT1)의 폭의 M배일 수 있고, M은 양의 정수이다. 일 실시예에서, 제1 피드백 트랜지스터(FT1)는 M개의 병렬 연결된 기준 트랜지스터들을 포함할 수 있고, 제1 기준 트랜지스터(RT1)는 1개의 기준 트랜지스터를 포함할 수 있다. 일 실시예에서, 제1 피드백 트랜지스터(FT1)는 M*N개의 병렬 연결된 기준 트랜지스터들을 포함할 수 있고, 제1 기준 트랜지스터(RT1)은 N개의 병렬 연결된 기준 트랜지스터들을 포함할 수 있고, M과 N은 양의 정수이다.

이에 따라, 제1 기준 전류 신호(RCS1)에 따라 생성되는 제1 기준 전류는 제2 기준 전류 신호(RCS2)에 따라 생성되는 제2 기준 전류와 다를 수 있다. 일 실시예에서, 제1 기준 전류는 제2 기준 전류의 1/M일 수 있다. 따라서, 페이지 버퍼 디코딩부(140)에서 출력되는 디코더 출력 신호(DOUT)는 페일 비트 개수와 제1 기준 전류의 곱일 수 있고, 디코더 출력 신호(DOUT)는 페일 비트 개수와 1/M*제2 기준 전류의 곱에 대응할 수 있다.

도 13은 본 개시의 일 실시예에 따른 기준 전류 생성부(150a)를 더욱 상세하게 나타내는 회로도이다.

도 3, 도 11 및 도 13을 참조하면, 기준 전류 생성부(150a)는 차동 증폭기(151), 피드백 가변 저항부(153) 및 제1 기준 전류 신호 출력부(155)를 포함할 수 있고, 기준 전류 생성부(150a)는 도 12에 예시된 기준 전류 생성부(150)의 구체적인 일 구현예일 수 있다.

차동 증폭기(151)는 제1 내지 제7 차동 증폭기 트랜지스터들(DT1 내지 DT7)을 포함할 수 있다. 제1 및 제2 차동 증폭기 트랜지스터들(DT1, DT2)은 차동 증폭기(151)의 제1 및 제2 입력들(DPIN1, DPIN2)을 구성할 수 있다. 차동 증폭기(151)의 제1 입력(DPIN1)에 기준 전압(VREF)이 공급되고, 제2 입력(DPIN2)에 피드백 가변 저항(153)에 의해 분배된 피드백 전압(VFD)이 공급될 수 있다. 예를 들어, 기준 전압(VREF)은 전원 전압(VCC) 또는 불휘발성 메모리 장치(100)에서 사용되는 다양한 전압들 중 하나일 수 있다.

제3 및 제4 차동 증폭기 트랜지스터들(DT3, DT4)은 전류 미러를 구성할 수 있다. 제5 차동 증폭기 트랜지스터(DT5)는 기준 전류 인에이블 신호(RCEN)에 응답하여 차동 증폭기(151)에 접지 전압(VSS)을 공급할 수 있다. 제6 차동 증폭기 트랜지스터(DT6)는 기준 전류 인에이블 반전 신호(nRCEN)에 응답하여 차동 증폭기(151)에 전원 전압(VCC)을 공급할 수 있다. 즉, 기준 전류 인에이블 신호(RCEN)가 로직 로우이고 기준 전류 인에이블 반전 신호(nRCEN)가 로직 하이일 때, 차동 증폭기(151)는 비활성화된다. 제7 트랜지스터(DT7)는 기준 전류 인에이블 신호(RCEN)에 응답하여, 차동 증폭기(151)의 출력 노드(DPOUT)에 전원 전압(VCC)을 공급할 수 있다. 차동 증폭기(151)가 비활성화될 때, 제7 트랜지스터(DT7)는 차동 증폭기(151)의 출력 노드(DPOUT)로 전원 전압(VCC)을 출력한다.

피드백 가변 저항부(153)는 제1 내지 제5 피드백 트랜지스터들(FT1 내지 FT5) 및 제1 내지 제4 저항들(R1 내지 R4)을 포함할 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 실시예에 따라, 피드백 가변 저항부(153)에 포함되는 피드백 트랜지스터들의 개수 또는 저항들의 개수는 다양하게 변경될 수 있다.

제1 내지 제4 저항들(R1 내지 R4)의 일단들은 차동 증폭기(153)의 제2 입력(DPIN2)에 공통으로 연결되고, 타단들은 제2 내지 제5 피드백 트랜지스터들(FT2 내지 FT5)에 각각 연결될 수 있다. 제2 내지 제5 피드백 트랜지스터들(FT2 내지 FT5)의 일단들은 제1 내지 제4 저항들(R1 내지 R4)에 연결되고, 타단들에 접지 전압(VSS)이 공급될 수 있다. 제2 내지 제5 피드백 트랜지스터들(FT2 내지 FT5)은 제1 내지 제4 전류 옵션 신호들(COS1 내지 COS4)에 응답하여 동작할 수 있다. 예를 들어, 제1 내지 제4 전류 옵션 신호들(COS1 내지 COS4)은 제어부(190)로부터 제공될 수 있다.

제1 내지 제4 저항들(R1 내지 R4)과 제2 내지 제5 피드백 트랜지스터들(FT2 내지 FT5)은 제1 내지 제4 전류 옵션 신호들(COS1 내지 COS4)에 응답하여 동작하는 가변 저항(도 12의 R)을 구성할 수 있다. 제1 내지 제4 전류 옵션 신호들(COS1 내지 COS4)에 따라, 차동 증폭기(151)의 제2 입력(DPIN2)에 공급되는 전압이 가변될 수 있다. 이에 따라, 제1 내지 제4 전류 옵션 신호들(COS1 내지 COS4)에 따라, 차동 증폭기(151)의 출력 신호가 가변될 수 있다.

제1 기준 전류 신호 출력부(155)는 제1 내지 제3 기준 트랜지스터들(RT1 내지 RT3)을 포함할 수 있다. 제1 기준 트랜지스터(RT1)는 차동 증폭기(151)의 출력 신호에 응답하여 동작할 수 있고, 일단에 전원 전압(VCC)이 공급되고, 타단에 제2 기준 트랜지스터(RT2)가 연결될 수 있다. 제2 기준 트랜지스터(RT2)의 일단에 제1 기준 트랜지스터(RT1)가 연결되고, 타단에 제3 기준 트랜지스터(RT3)가 연결될 수 있고, 제2 기준 트랜지스터(RT2)는 다이오드 연결되어 제1 기준 전류 신호(RCS1)를 출력할 수 있다. 제3 기준 트랜지스터(RT3)의 일단에 제2 기준 트랜지스터(RT2)가 연결되고, 타단에 접지 전압(VSS)이 공급될 수 있고, 제3 기준 트랜지스터(RT3)의 게이트에 전원 전압(VCC)이 공급되고, 제3 기준 트랜지스터(RT3)는 항상 턴-온 상태일 수 있다.

기준 전류 인에이블 신호(RCEN)가 활성화될 때, 차동 증폭기(151)의 출력은 차동 증폭기(151) 및 피드백 가변 저항부(153)에 의해 결정될 수 있다. 차동 증폭기(151)의 출력은 제1 내지 제4 전류 옵션 신호들(COS1 내지 COS4)에 의해 조절될 수 있다. 제1 기준 전류 신호 출력부(155)는 차동 증폭기(151)의 출력에 응답하여 제1 기준 전류 신호(RCS1)를 출력한다. 따라서, 제1 내지 제4 전류 옵션 신호들(COS1 내지 COS4)에 의해 제1 기준 전류 신호(RCS1)가 조절될 수 있다.

기준 전류 인에이블 신호(RCEN)가 비활성화될 때, 차동 증폭기(151)의 출력은 피드백 가변 저항부(153)에 관계 없이 결정될 수 있다. 따라서, 제1 내지 제4 전류 옵션 신호들(COS1 내지 COS4)이 조절되어도, 제1 기준 전류 신호 출력부(155)는 제1 기준 전류 신호(RCS1)를 일정하게 유지할 수 있다.

도 14는 본 개시의 일 실시예에 따른 기준 전류 생성부(150b)를 더욱 상세하게 나타내는 회로도이다.

도 14를 참조하면, 기준 전류 생성부(150b)는 도 13에 예시된 기준 전류 생성부(150a)의 변형 실시예로서, 도 13에 예시된 기준 전류 생성부(150a)에 비해 최대 전류 신호 출력부(157)를 더 포함할 수 있다. 최대 전류 신호 출력부(157)는 제1 내지 제5 최대 전류 트랜지스터들(MT1 내지 MT5)을 포함할 수 있다. 제1 최대 전류 트랜지스터(MT1)는 제2 기준 트랜지스터(RT2)와 함께 전류 미러로 동작할 수 있다. 제2 최대 전류 트랜지스터(MT2)는 제1 최대 전류 트랜지스터(MT2) 및 접지 전압 노드 사이에 연결된다. 제2 최대 전류 트랜지스터(MT2)의 게이트에 전원 전압(VCC)이 공급되고, 이로써, 제2 최대 전류 트랜지스터(MT2)는 항상 턴-온 될 수 있다.

제3 최대 전류 트랜지스터(MT3)의 일단에 제1 최대 전류 트랜지스터(MT1)가 연결되고, 타단에 제4 최대 전류 트랜지스터(MT4)가 연결된다. 제4 최대 전류 트랜지스터(MT4)는 제3 최대 전류 트랜지스터(MT3) 및 전원 전압 노드 사이에 연결된다. 제4 최대 전류 트랜지스터(MT4)는 최대 전류 인에이블 신호(nMCEN)에 응답하여 최대 전류 신호 출력부(157)에 전원 전압(VCC)을 공급할 수 있다. 제5 최대 전류 트랜지스터(MT5)의 일단에 제3 최대 전류 트랜지스터(MT3)가 연결되고, 타단에 접지 전압(VSS)이 공급된다. 제5 최대 전류 트랜지스터(MT5)는 최대 전류 인에이블 신호(nMCEN)에 응답하여 최대 전류 신호 출력부(159)에 접지 전압(VSS)을 공급할 수 있다. 제1 최대 전류 트랜지스터(MT1)의 일단, 제3 최대 전류 트랜지스터(MT3)의 일단과 게이트, 제5 최대 전류 트랜지스터(MT5)의 일단이 공통으로 연결되고, 최대 전류 신호(MCS)를 출력할 수 있다.

최대 전류 인에이블 신호(nMCEN)가 활성화될 때, 제4 최대 전류 트랜지스터(MC4)는 턴-온 되고 제5 최대 전류 트랜지스터(MT5)는 턴-오프 된다. 최대 전류 신호 출력부(157)는 제1 기준 전류 신호(RCS1)에 응답하여 최대 전류 신호(MCS)를 출력할 수 있다. 최대 전류 인에이블 신호(nMCEN)가 비활성화될 때, 제4 최대 전류 트랜지스터(MT4)는 턴-오프 되고 제5 최대 전류 트랜지스터(MT5)는 턴-온 된다. 최대 전류 신호 출력부(157)는 제1 기준 전류 신호(RCS1)에 관계없이 접지 전압(VSS)을 최대 전류 신호(MCS)로 출력할 수 있다.

도 15는 본 개시의 일 실시예에 따른 아날로그 비트 카운팅부(160)를 나타내는 블록도이다.

도 15를 참조하면, 아날로그 비트 카운팅부(160)는 전류 미러(current mirror)(CM) 및 제1 내지 제4 카운터들(C1 내지 C4)을 포함할 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 실시예에 따라, 아날로그 비트 카운팅부(160)에 포함되는 카운터들의 개수는 다양하게 변경될 수 있다.

전류 미러(CM)는 입력 신호를 미러링하여 제1 내지 제4 미러(mirrorer) 신호들(MI1 내지 MI4)을 출력할 수 있다. 일 실시예에서, 입력 신호는 디코더 출력 신호(DOUT)에 대응할 수 있다. 제1 카운터(C1)는 제1 싱크 회로(sink circuit)(SC1) 및 제1 차동 증폭기(DA1)를 포함하고, 제1 카운트 결과(CR1)를 출력할 수 있다. 제1 싱크 회로(SC1)는 제1 미러 신호(MI1)로부터 전류를 유출하는 전류 싱크일 수 있다. 일 실시예에서, 제1 차동 증폭기(DA1)는 디코더 출력 신호(DOUT)에 따른 전압과 제1 미러 신호(MI1)에 따른 전압을 비교하여 제1 카운트 결과(CR1)를 출력할 수 있다. 제2 내지 제4 차동 증폭기들(DA2 내지 DA4)은 제1 차동 증폭기(DA1)과 실질적으로 유사하게 동작할 수 있다.

도 16은 본 개시의 일 실시예에 따른 아날로그 비트 카운팅부(160a)를 나타내는 회로도이다.

도 16을 참조하면, 아날로그 비트 카운팅부(160a)는 제2 기준 전류 신호 수신부(161), 기준 로드 회로(162), 전류 미러(163a), 제1 싱크 회로(SC1), 제1 로드 회로(LC1) 및 제1 차동 증폭기(DA1)를 포함할 수 있다. 본 실시예에 따른 아날로그 비트 카운팅부(160a)는 도 15에 예시된 아날로그 비트 카운팅부(160)의 구체적인 구현예이다. 이때, 제1 싱크 회로(SC1) 및 제1 차동 증폭기(DA1)는 제1 카운터(C1)에 대응할 수 있고, 도 16에서는 편의상 제1 카운터(C1)만 도시하였으며, 아날로그 비트 카운팅부(160a)는 더 많은 수의 카운터들을 포함할 수 있다.

제2 기준 전류 신호 수신부(161)는 제1 내지 제3 트랜지스터들(TR1, TR2, TR3)을 포함할 수 있다. 제1 트랜지스터(TR1)는 제2 기준 전류 신호(RCS2)가 인가되는 게이트, 전원 전압(VCC)이 인가되는 소스, 및 제2 트랜지스터(TR2)에 연결된 드레인을 가질 수 있다. 제2 트랜지스터(TR2)는 제1 트랜지스터(TR1)와 제3 트랜지스터(TR3) 사이에 연결되고, 다이오드 연결될(diode-connected) 수 있다. 제3 트랜지스터(TR3)는 전원 전압(VCC)이 인가되는 게이트, 제2 트랜지스터(TR2)에 연결되는 드레인, 및 접지 전압(VSS)이 인가되는 소스를 가질 수 있다.

제1 트랜지스터(TR1)는 제2 기준 전류 신호(RCS2)에 응답하여 제2 기준 전류(RC2)를 생성할 수 있고, 제2 기준 전류(RC2)는 제1 트랜지스터(TR1)의 사이즈(예를 들어, M1)에 따라 결정될 수 있다. 예를 들어, 도 12에 예시된 기준 전류 생성부(150)로부터 제2 기준 전류 신호(RCS2)를 수신하는 경우, 제2 기준 전류(RC2)는 제1 피드백 트랜지스터(FT1)에 흐르는 제1 전류(Ia)와 제1 트랜지스터(TR1)의 사이즈(M1)에 따라 결정될 수 있다(즉, RC2=Ia*M1). 제1 피드백 트랜지스터(FT1)의 사이즈와 제1 트랜지스터(TR1)의 사이즈가 동일한 경우, 제2 기준 전류(RC2)는 제1 전류(Ia)와 동일할 수 있다.

기준 로드 회로(162)는 기준 로드 트랜지스터(RLT) 및 제4 트랜지스터(TR4)를 포함할 수 있다. 기준 로드 트랜지스터(RLT)는 제3 기준 전류 신호(RCS3)이 인가되는 게이트를 가질 수 있다. 기준 로드 트랜지스터(RLT)의 게이트는 제2 트랜지스터(TR2)의 게이트와 연결되어, 기준 로드 트랜지스터(RLT)와 제2 트랜지스터(TR2)는 전류 미러로 동작할 수 있다.

기준 로드 트랜지스터(RLT)에 제4 트랜지스터(TR4)는 로드 인에이블 신호(LEN)가 인가되는 게이트 및 접지 전압 단자에 연결되는 소스를 가질 수 있다. 로드 인에이블 신호(LEN)가 활성화되면, 제4 트랜지스터(TR4)는 턴온되고, 기준 로드 트랜지스터(RLT)는 제2 기준 전류(RC2)를 미러링할 수 있다. 예를 들어, 로드 인에이블 신호(LEN)는 도 3의 제어부(190)로부터 수신할 수 있다.

기준 로드 트랜지스터(RLT)에 의해 미러링되는 전류는 제2 트랜지스터(TR2)의 사이즈, 기준 로드 트랜지스터(RLT)의 사이즈, 및 제2 기준 전류(RC2)에 따라 결정될 수 있다. 일 실시예에서, 제2 트랜지스터(TR2)는 기준 로드 트랜지스터(RLT)와 동일한 구조 및 동일한 사이즈를 가질 수 있고, 기준 로드 트랜지스터(RLT)에 흐르는 전류는 제2 기준 전류(RC2)와 동일할 수 있다.

전류 미러(163a)는 미러 입력 회로(MIC) 및 제1 미러 출력 회로(MOC1)를 포함할 수 있다. 제1 미러 출력 회로(MOC1)는 입력 신호(MI0)를 미러링하여 제1 미러 신호(MI1)을 출력할 수 있다. 입력 신호(MI0)는 디코더 출력 신호(DOUT) 및 기준 로드 회로(162)에 의해 유출되는 전류의 합에 대응할 수 있다. 미러 입력 회로(MIC)는 다이오드 연결된 제5 트랜지스터(TR5)를 포함할 수 있고, 제1 미러 출력 회로(MOC1)는 제6 트랜지스터(TR6)를 포함할 수 있다.

제1 로드 회로(LC1)는 로드 트랜지스터(LT1) 및 제7 트랜지스터(TR7)를 포함할 수 있다. 로드 트랜지스터(LT1)는 제3 기준 전류 신호(RCS3)이 인가되는 게이트를 가질 수 있다. 로드 트랜지스터(LT1)의 게이트는 제2 트랜지스터(TR2)의 게이트와 연결되어, 로드 트랜지스터(LT)와 제2 트랜지스터(TR2)는 전류 미러로 동작할 수 있다. 제7 트랜지스터(TR7)는 로드 인에이블 신호(LEN)가 인가되는 게이트 및 접지 전압 단자에 연결되는 소스를 가질 수 있다. 로드 인에이블 신호(LEN)가 활성화되면, 제7 트랜지스터(TR7)는 턴온되고, 로드 트랜지스터(LT)는 제2 기준 전류(RC2)를 미러링할 수 있다.

로드 트랜지스터(LT1)에 의해 미러링되는 전류는 제2 트랜지스터(TR2)의 사이즈, 로드 트랜지스터(LT1)의 사이즈, 및 제2 기준 전류(RC2)에 따라 결정될 수 있다. 일 실시예에서, 로드 트랜지스터(LT1)는 기준 로드 트랜지스터(RLT)와 동일한 구조 및 동일한 사이즈를 가질 수 있고, 로드 트랜지스터(LT)에 흐르는 전류는 제2 기준 전류(RC2)와 동일할 수 있다. 제1 로드 회로(LC1)는 기준 로드 트랜지스터(RLT)와 동일한 양의 전류를 유출하는 전류 싱크일 수 있다. 기준 로드 회로(162)는 전류 미러(163a)의 입력 신호(MI0)로부터 전류를 유출하고, 제1 로드 회로(LC1)는 전류 미러(163a)의 출력 신호(MI1)로부터 전류를 유출한다.

제1 싱크 회로(SC1)는 싱크 트랜지스터(ST1) 및 제8 트랜지스터(TR8)를 포함할 수 있다. 싱크 트랜지스터(ST1)는 제3 기준 전류 신호(RCS3)이 인가되는 게이트를 가질 수 있다. 싱크 트랜지스터(ST1)의 게이트는 제2 트랜지스터(TR2)의 게이트와 연결되어, 싱크 트랜지스터(ST1)와 제2 트랜지스터(TR2)는 전류 미러로 동작할 수 있다. 제8 트랜지스터(TR8)는 카운트 인에이블 신호(CEN)가 인가되는 게이트 및 접지 전압 단자에 연결되는 소스를 가질 수 있다. 예를 들어, 카운트 인에이블 신호(CEN)는 도 3의 제어부(190)로부터 수신할 수 있다. 카운트 인에이블 신호(CEN)가 활성화되면, 제8 트랜지스터(TR8)는 턴온되고, 싱크 트랜지스터(SC1)는 제2 기준 전류(RC2)를 미러링할 수 있다.

제1 차동 증폭기(DA1)는 전류 미러(163a)의 입력 신호(MI0)에 의해 형성되는 전압 및 전류 미러(163a)의 출력 신호인 제1 미러 신호(MI1)에 의해 형성되는 전압을 비교할 수 있다. 구체적으로, 제1 차동 증폭기(DA1)는 비교 결과를 제1 카운트 결과(CR1)로 출력할 수 있다.

도 17은 본 개시의 일 실시예에 따른 아날로그 비트 카운팅부(160b)를 더욱 상세하게 나타내는 회로도이다.

도 17을 참조하면, 아날로그 비트 카운팅부(160b)는 기준 로드 회로(162), 전류 미러(163b), 제1 내지 제m 싱크 회로들(SC1 내지 SCm), 제1 내지 제m 로드 회로들(LC1 내지 LCm), 및 제1 내지 제m 차동 증폭기들(DA1 내지 DAm)을 포함할 수 있다. 본 실시예에 따른 아날로그 비트 카운팅부(160b)는 제1 내지 제n 카운터들(C1 내지 Cm)을 포함할 수 있고, 제1 내지 제n 카운터들(C1 내지 Cm)의 각각은 도 16에 예시된 실시예와 실질적으로 유사하게 구현될 수 있다.

기준 로드 회로(162)는 로드 인에이블 신호(LEN)에 응답하여 접지 전압 노드와 연결될 수 있다. 기준 로드 회로(162)는 기준 로드 트랜지스터(RLT)를 포함하고, 기준 로드 트랜지스터(RLT)는 제3 기준 전류 신호(RCS3)에 응답하여 동작할 수 있다.

전류 미러(163b)는 미러 입력 회로(MIC) 및 제1 내지 제m 미러 출력 회로들(MOC1 내지 MOCm)을 포함할 수 있다. 제1 내지 제m 미러 출력 회로들(MOC1 내지 MOCm)은 입력 신호(MI0)를 미러링하여 복수의 미러 신호들(MI1 내지 MIm)을 출력할 수 있다.

제1 내지 제m 로드 회로들(LC1 내지 LCm)은 제1 내지 제m 미러 신호들(MI1 내지 MIm)로부터 전류를 유출하는 전류 싱크들일 수 있다. 제1 내지 제m 로드 회로들(LC1 내지 LCm)은 로드 인에이블 신호(LEN)에 응답하여 접지 전압 노드들과 연결된다. 제1 내지 제m 로드 회로들(LC1 내지 LCm)의 각각은 로드 트랜지스터(LT1 내지 LTm)를 포함할 수 있다. 제1 내지 제m 로드 회로들(LC1 내지 LCm)은 전류 미러(163b)의 미러 신호들(MI1 내지 MIm)로부터 각각 전류를 유출할 수 있다.

제1 내지 제m 싱크 회로들(SC1 내지 SCm)은 제1 내지 제m 미러 신호들(MI1 내지 MIm)로부터 전류를 유출하는 전류 싱크들일 수 있다. 제1 내지 제m 싱크 회로들(SC1 내지 SCm)은 카운트 인에이블 신호(CEN)에 응답하여 접지 전압 노드들과 연결된다. 제1 내지 제m 싱크 회로들(SC1 내지 SCm)의 각각은 싱크 트랜지스터(ST1 내지 STm)를 포함할 수 있다. 일 실시예에서, 제1 내지 제m 싱크 트랜지스터들(ST1 내지 STm)은 서로 다른 폭들을 가질 수 있다. 제1 내지 제m 싱크 트랜지스터들(ST1 내지 STm)이 서로 다른 폭들을 가질 때, 제1 내지 제m 싱크 회로들(SC1 내지 SCm)이 제1 내지 제m 신호들(MI1 내지 MIm)로부터 유출하는 전류의 양은 서로 다를 수 있다.

제1 내지 제m 차동 증폭기들(DA1 내지 DAm)은 카운트 인에이블 신호(CEN)에 응답하여 활성화 또는 비활성화될 수 있다. 카운트 인에이블 신호(CEN)가 로직 로우일 때, 제1 내지 제m 차동 증폭기들(DA1 내지 DAm)에 접지 전압(VSS)이 공급되고, 제1 내지 제m 차동 증폭기들(DA1 내지 DAm)가 활성화된다. 카운트 인에이블 신호(CEN)가 로직 하이일 때, 제1 내지 제m 차동 증폭기들(DA1 내지 DAm)에 접지 전압(VSS)이 공급되지 않고, 차동 증폭기들(DA1 내지 DAm)이 비활성화된다. 제1 내지 제m 차동 증폭기들(DA1 내지 DAm)이 비활성화될 때, 카운트 인에이블 신호(CEN)에 응답하여 제1 내지 제m 차동 증폭기들(DA1 내지 DAm)의 출력들에 전원 전압(VCC)이 공급될 수 있다.

제1 내지 제m 차동 증폭기들(DA1 내지 DAm)은 전류 미러(163b)의 입력 신호(MI0)에 의해 형성되는 전압 및 전류 미러(163b)의 출력 신호인 제1 내지 제m 미러 신호들(MI1 내지 MIm)에 의해 형성되는 전압을 비교할 수 있다. 버퍼들(BUF)은 제1 내지 제m 차동 증폭기들(DA1 내지 DAm)에서 출력되는 비교 결과를 반전하여, 각각 제1 내지 제m 카운트 결과들(OUT1 내지 OUTm)로 출력할 수 있다.

도 18은 본 개시의 일 실시예에 따른 아날로그 비트 카운팅부(160c)를 더욱 상세하게 나타내는 회로도이다.

도 18을 참조하면, 아날로그 비트 카운팅부(160c)는 도 17에 예시된 아날로그 비트 카운팅부(160b)의 변형 실시예로서, 전류 미러(163c)를 제외하면 도 17에 예시된 아날로그 비트 카운팅부(160b)와 실질적으로 유사하게 구현될 수 있다. 전류 미러(163)에 포함된 미러 입력 회로(MIC') 및 제1 내지 제m 미러 출력 회로들(MOC1' 내지 MOCm')의 각각은 최대 전류 신호(MCS)가 인가되는 게이트를 갖는 제9 트랜지스터(TR9)를 더 포함할 수 있다. 이에 따라, 전류 미러(163)에서 유출될 수 있는 전류의 최대량을 제한할 수 있고, 이로써, 전류 소모가 감소될 수 있다.

도 19는 본 개시의 일 실시예에 따른 매스 비트 카운터(MBC)의 일부를 단순화하여 나타내는 블록도이다.

도 19를 참조하면, 매스 비트 카운터(MBC)는 제1 내지 제4 페이지 버퍼 디코더들(141 내지 144), 전류 미러(163), 제1 내지 제4 싱크 회로들(SC1 내지 SC4) 및 제1 내지 제4 차동 증폭기들(DA1 내지 DA4)을 포함할 수 있다. 편의상, 기준 로드 회로(162)와 제1 내지 제m 로드 회로들(LC1 내지 LCm)은 도시하지 않았다. 페이지 버퍼 디코더들(141 내지 144)은 페이지 버퍼 신호들(PBS1 내지 PBS4)에 응답하여 동작하는 전류 싱크들일 수 있다. 예시적으로, 네 개의 페이지 디코더들(141 내지 144)이 도시되어 있으나, 페이지 버퍼 디코더들의 수는 이에 한정되지 않는다.

각 페이지 버퍼 디코더(141 내지 144)는 제1 기준 전류 신호(RCS1)에 응답하여 생성되는 제1 기준 전류(RC)를 유출할 수 있다. 페이지 버퍼 신호가 페일 비트를 가리킬 때, 대응하는 디코더는 제1 기준 전류(RC1)를 유출할 수 있다. 디코더 출력 신호(DOUT)는 페이지 버퍼 디코더들(141 내지 144)에 의해 출력되는 전류들의 총 합일 수 있다.

전류 미러(163)는 디코더 출력 신호(DOUT)를 미러링하여, 제1 내지 제4 미러 신호들(MI1 내지 MI4)을 출력할 수 있다. 제1 내지 제4 싱크 회로들(SC1 내지 SC4)은 제1 내지 제4 미러 신호들(MI1 내지 MI4)로부터 각각 전류를 유출할 수 있다. 제1 내지 제4 싱크 회로들(SC1 내지 SC4)이 유출하는 전류의 양은 싱크 트랜지스터들(예를 들어, 도 16의 ST1)의 사이즈에 의해 결정될 수 있다.

제1 차동 증폭기(DA1)의 양의 입력단을 경유하여, 디코더 출력 신호(DOUT)가 흐른다. 전류 미러(163)는 제1 차동 증폭기(DA1)의 음의 입력단에 디코더 출력 신호(DOUT)와 동일한 제1 미러 신호(MI1)를 공급한다. 제1 싱크 회로(SC1)는 제1 차동 증폭기(DA1)의 음의 입력단으로부터 특정한 전압을 유출한다. 제1 싱크 회로(SC1)에 의해 유출되는 전류의 양이 제1 미러 신호(MI1)보다 작을 때, 제1 차동 증폭기(DA1)의 음의 입력단의 전압이 상승하고, 제1 차동 증폭기(DA1)는 로직 로우를 출력한다. 제1 싱크 회로(SC1)에 의해 유출되는 전류의 양이 제1 미러 신호(MI1)보다 클 때, 제1 차동 증폭기(DA1)는 로직 하이를 출력한다.

마찬가지로, 제2 내지 제4 차동 증폭기들(DA2 내지 DA4)은 제2 내지 제4 싱크 회로들(SC2 내지 SC4)에 의해 유출되는 전류량이 디코더 출력 신호(DOUT)보다 큰지 또는 적은지에 따라 로직 하이 또는 로직 로우를 출력할 수 있다. 싱크 회로들(SC1 내지 SC4)이 유출하는 전류량을 조절함으로써, 차동 증폭기들(DA1 내지 DA4)의 출력들이 페일 비트들의 수에 대한 정보를 가리키도록 설정될 수 있다.

도 20은 본 개시의 일 실시예에 따른 디지털 합산기(170)를 나타내는 블록도이다.

도 20을 참조하면, 디지털 합산부(170)는 디코더(171), 디지털 합산기(173), 그리고 래치(175)를 포함할 수 있다. 이하에서는 도 3 및 도 20을 참조하여 디지털 합산부(170)의 구성 및 동작에 대해 상술하기로 한다.

디코더(171)는 아날로그 비트 카운팅부(160)로부터 카운트 결과들(OUT)을 수신한다. 디코더(171)는 수신된 카운트 결과들(OUT)을 특정 진법(number system)의 디지털 값(예를 들어, 디지털 비트들)으로 변환할 수 있다. 예를 들어, 디코더(171)는 카운트 결과들(OUT)을 2진법, 8진법, 10진법, 16진법 등의 다양한 진법들 중 하나의 디지털 값으로 변환할 수 있다.

디지털 합산기(173)는 디코더(171)로부터 디지털 값을 수신한다. 디지털 합산기(173)는 래치(175)에 저장된 값(예를 들어, 디지털 비트들)과 디코더(171)로부터 출력된 디지털 값을 합산할 수 있다. 래치(175)의 입력 노드는 디지털 합산기(173)의 출력 노드와 연결된다. 래치(175)의 출력 노드는 디지털 합산기(173)와 연결되고, 페일 비트 신호(FBS)로 출력될 수 있다. 래치(175)는 래치 신호(CL) 및 리셋 신호(RST)에 응답하여 동작한다. 리셋 신호(RST)가 활성화될 때, 래치(175)는 리셋될 수 있다. 예를 들어, 래치 신호(CL) 및 리셋 신호(RST)는 제어부(190)로부터 제공될 수 있다. 래치 신호(CL)가 활성화될 때, 래치(175)는 디지털 합산기(173)의 출력값을 저장한다.

일 실시예에서, 제어부(190)는 프로그램 루프의 횟수, 검출하고자 하는 프로그램 상태, 및 검출하고자 하는 메모리 셀의 저장 모드 중 적어도 하나에 따라 제1 기준 전류와 제2 기준 전류 사이의 비율을 결정하고, 결정된 비율에 따라 비율 제어 신호를 생성할 수 있다. 제어부(190)는 비율 제어 신호를 디지털 합산부(170)에 제공할 수 있고, 디지털 합산부(170)는 비율 제어 신호에 따라 동작할 수 있다.

도 21은 본 개시의 일 실시예에 따른 패스/페일 체킹부(180)를 나타내는 블록도이다.

도 21을 참조하면, 패스/페일 체킹부(180)는 비교기(181) 및 바이패스 레지스터(183)를 포함할 수 있다. 이하에서는 도 3 및 도 21을 참조하여 패스/페일 체킹부(180)의 구성 및 동작에 대해 상술하기로 한다.

비교기(181)는 디지털 합산부(170)로부터 페일 비트 신호(FBS)를 수신한다. 바이패스 레지스터(183)는 바이패스 값을 저장하도록 구성된다. 바이패스 값은 프로그램 동작 시에 무시할 수 있는 페일 비트들의 수일 수 있다. 일 실시예예서, 바이패스 레지스터(183)는 복수의 프로그램 상태들에 각각 대응하는 복수의 바이패스 값들을 저장할 수 있다. 페일 비트 신호(FBS)의 값이 바이패스 값과 같거나 그보다 작을 때, 비교기(181)는 패스 신호(PASS)를 출력할 수 있다. 페일 비트 신호(FBS)의 값이 바이패스 값보다 클 때, 비교기(181)는 페일 신호(FAIL)를 출력할 수 있다.

일 실시예에서, 제어부(190)는 프로그램 루프의 횟수, 검출하고자 하는 프로그램 상태, 및 검출하고자 하는 메모리 셀의 저장 모드 중 적어도 하나에 따라 제1 기준 전류와 제2 기준 전류 사이의 비율을 결정하고, 결정된 비율에 따라 비율 제어 신호를 생성할 수 있다. 제어부(190)는 비율 제어 신호를 패스/페일 체킹부(180)에 제공할 수 있고, 패스/페일 체킹부(180)는 비율 제어 신호에 따라 동작할 수 있다.

도 22는 본 개시의 일 실시예에 따른 메모리 장치의 동작 방법을 나타내는 흐름도이다.

도 22를 참조하면, 본 실시예에 따른 메모리 장치의 동작 방법은 메모리 장치에서 시계열적으로 수행되는 방법으로서, 예를 들어, 도 3의 메모리 장치(100)에서 시계열적으로 수행되는 단계들을 포함할 수 있다. 도 1 내지 도 21을 참조하여 상술된 내용은 본 실시예에도 적용될 수 있으며, 중복된 설명은 생략하기로 한다.

단계 S110에서, 메모리 셀 어레이(105)에 프로그램 펄스를 인가하고, 단계 S120에서, 메모리 셀 어레이(105)에 프로그램 검증 펄스를 인가한다. 단계 S110 및 단계 S120은 제1 프로그램 루프를 구성할 수 있다. 프로그램 검증 펄스의 인가에 따른 메모리 셀들의 검증 독출 결과는 페이지 버퍼 그룹(120)에 저장될 수 있다. 단계 S130에서, 메모리 셀 어레이(105)에 프로그램 펄스를 인가하고, 단계 S140에서, 메모리 셀 어레이(105)에 프로그램 검증 펄스를 인가한다. 단계 S130 및 단계 S140은 제2 프로그램 루프를 구성할 수 있다.

단계 S210에서, 검증 독출 결과에 대한 슬로우 비트 카운팅 동작이 수행된다. 단계 S210은 단계 S130이 수행되는 동안 수행될 수 있다. 구체적으로, 페이지 버퍼 디코딩부(140)는 페이지 버퍼 그룹(120)에서 출력되는 페이지 버퍼 신호들로부터 페일 비트 개수와 제1 기준 전류의 곱에 대응하는 디코더 출력 신호(DOUT)를 생성하고, 아날로그 비트 카운팅부(160)는 제1 기준 전류의 m배와 디코더 출력 신호(DOUT)를 비교함으로써 페일 비트 개수에 대응하는 카운트 결과를 출력할 수 있다.

단계 S310에서, 카운트 결과를 기초로 프로그램 페일인지 판단한다. 판단 결과, 프로그램 페일인 경우 단계 S320이 수행되고, 프로그램 패스이 경우 단계 S170이 수행된다. 구체적으로, 패스/페일 체킹부(180)는 카운트 결과에 따른 페일 비트 개수가 바이패스 값보다 크면 페일 신호를 출력하고, 그렇지 않으면 패스 신호를 출력할 수 있다.

단계 S320에서, 제1 기준 전류와 제2 기준 전류 사이의 비율(M)을 변경할지 판단한다. 판단 결과, 비율(M)을 변경하는 경우 단계 S330이 수행되고, 비율(M)을 변경하지 않는 경우 단계 S220이 수행된다. 구체적으로, 제어부(190)는 프로그램 루프의 횟수, 검출하고자 하는 프로그램 상태, 검출하고자 하는 메모리 셀의 저장 모드, 프로그램 열화에 따른 기준 페일 비트 개수, 및 독출 재시도 동작에 따른 기준 페일 비트 개수 중 적어도 하나에 따라 비율(M)을 변경할지 판단할 수 있다. 여기서, 메모리 셀의 저장 모드는 싱글 레벨 셀 모드, 멀티 레벨 셀 모드 또는 트리플 레벨 셀 모드일 수 있다.

일 실시예에서, 프로그램 열화는 메모리 장치의 내구성(endurance)에 대응할 수 있고, 메모리 장치의 내구성은 예를 들어, 프로그램/소거 사이클 카운트을 기초로 판단될 수 있다. 일 실시예에서, 프로그램 열화는 메모리 장치의 리텐션(retention)에 대응할 수 있고, 메모리 장치의 리텐션은 예를 들어, 프로그램 순서 스탬프(program order stampe, POS)를 기초로 판단될 수 있다. 이러한 프로그램 열화에 따라 기준 페일 비트 개수를 변경할 수 있고, 이에 따라, 비율(M)을 변경할 필요가 있을 수 있다.

일 실시예에서, 독출 재시도 동작은 메모리 셀들에 대해 서로 다른 전압 레벨들에서 독출 동작을 수행하고, 독출 결과를 기초로 각 문턱 전압 영역에 대응하는 메모리 셀들의 개수를 카운팅하며, 카운팅된 메모리 셀들의 개수를 기초로 최적 독출 레벨을 판단함으로써 수행될 수 있다. 이러한 독출 재시도 동작을 밸리 서치(valley search)라고 지칭할 수 있다. 각 문턱 전압 영역에 대응하는 메모리 셀들의 개수를 카운팅할 때에 페일 비트 카운터, 예를 들어, 슬로우 비트 카운터를 이용할 수 있다. 이때, 각 문턱 전압 영역에 대응하는 메모리 셀들의 개수를 카운팅하기 위한 기준 페일 비트 개수가 변경될 수 있고, 이에 따라, 비율(M)을 변경할 필요가 있을 수 있다.

단계 S330에서, 제1 기준 전류와 제2 기준 전류 사이의 비율(M)을 변경한다. 구체적으로, 제어부(190)는 프로그램 루프의 횟수, 검출하고자 하는 프로그램 상태, 및 검출하고자 하는 메모리 셀의 저장 모드 중 적어도 하나에 따라 비율(M)을 변경할 수 있고, 변경된 비율에 따라 비율 제어 신호를 생성할 수 있다. 제어부(190)는 생성된 비율 제어 신호를 디지털 합산부(170) 및 패스/페일 체킹부(180)에 제공할 수 있다.

단계 S150에서, 메모리 셀 어레이(105)에 프로그램 펄스를 인가하고, 단계 S160에서, 메모리 셀 어레이(105)에 프로그램 검증 펄스를 인가한다. 단계 S150 및 단계 S160은 제3 프로그램 루프를 구성할 수 있다.

단계 S220에서, 검증 독출 결과에 대한 슬로우 비트 카운팅 동작이 수행된다. 단계 S220은 단계 S150이 수행되는 동안 수행될 수 있다. 구체적으로, 페이지 버퍼 디코딩부(140)는 페이지 버퍼 그룹(120)에서 출력되는 페이지 버퍼 신호들로부터 페일 비트 개수와 제1 기준 전류의 곱에 대응하는 디코더 출력 신호(DOUT)를 생성하고, 아날로그 비트 카운팅부(160)는 제1 기준 전류의 m배와 디코더 출력 신호(DOUT)를 비교함으로써 페일 비트 개수에 대응하는 카운트 결과를 출력할 수 있다.

단계 S340에서, 카운트 결과를 기초로 프로그램 페일인지 판단한다. 판단 결과, 프로그램 패스이 경우 단계 S170이 수행된다. 구체적으로, 패스/페일 체킹부(180)는 카운트 결과에 따른 페일 비트 개수가 바이패스 값보다 크면 페일 신호를 출력하고, 그렇지 않으면 패스 신호를 출력할 수 있다.

단계 S170에서, 메모리 셀 어레이(105)에 프로그램 펄스를 인가한다. 이에 따라, 문턱 전압이 프로그램 검증 전압보다 낮은 슬로우 비트들에 대해 추가 프로그램 펄스를 인가하므로, 페일 비트 개수를 더욱 감소시킬 수 있다. 단계 S170은 마지막 프로그램 루프를 구성할 수 있고, 마지막 프로그램 루프에서 프로그램 검증 동작은 생략될 수 있다. 이에 따라, 전체 프로그램 시간이 감소할 수 있다.

도 23은 본 개시의 일 실시예에 따른 메모리 장치의 프로그램 검증 방법을 나타내는 흐름도이다.

도 23을 참조하면, 본 실시예에 따른 메모리 장치의 프로그램 검증 방법은 메모리 장치에서 시계열적으로 수행되는 방법으로서, 예를 들어, 도 3의 메모리 장치(100)에서 시계열적으로 수행되는 단계들을 포함할 수 있다. 도 1 내지 도 22를 참조하여 상술된 내용은 본 실시예에도 적용될 수 있으며, 중복된 설명은 생략하기로 한다. 본 실시예에 따른 메모리 장치의 프로그램 검증 방법은 도 22의 단계 S210 및 단계 S310에 대응될 수 있다.

단계 S410에서, 페이지 버퍼 그룹(120) 프로그램 검증 결과를 저장한다. 일 실시예예서, 페이지 버퍼 그룹(120)은 전송 신호(PF)에 응답하여 검증 독출 결과에 대한 정보를 페이지 버퍼 신호(PBS)로 출력할 수 있다. 일 실시예에서, 페이지 버퍼 그룹(120)은 복수의 페이지 버퍼 신호선들과 연결되는 복수의 페이지 버퍼들을 포함하고, 복수의 페이지 버퍼들은 복수의 다단 구조들(STAGE1 내지 STAGEn)로 분할되고, 각 다단 구조의 페이지 버퍼들은 하나의 페이지 버퍼 신호선에 공통으로 연결될 수 있다.

단계 S420에서, 페이지 디코딩부(140)는 페일 비트 개수*(1/M*기준 전류)에 대응하는 디코더 출력 신호를 출력한다. 여기서, 기준 전류는 아날로그 비트 카운팅부(160)에 인가되는 제2 기준 전류에 대응할 수 있다. 단계 S430에서, 아날로그 비트 카운팅부(160)는 디코더 출력 신호와 기준 전류를 비교하여, 페일 비트 개수에 대응하는 카운트 결과를 출력한다.

단계 S440에서, 패스/페일 체킹부(180)는 카운트 결과를 기초로 페일 비트 신호(FBS)를 생성한다. 단계 S450에서, 페일 비트 신호(FBS)가 바이패스 값(BV) 이하인지 판단한다. 판단 결과, 페일 비트 신호(FBS)가 바이패스 값(BV) 이하이면 단계 S460을 수행하고, 페일 비트 신호(FBS)가 바이패스 값(BV)보다 크면 단계 S470을 수행한다.

단계 S460에서, 패스/페일 체킹부(180)는 패스 신호(PASS)를 생성한다. 이에 따라, 제어부(190)는 마지막 프로그램 루프에서 프로그램 검증 동작을 생략하도록 메모리 장치(100)를 전반적으로 제어할 수 있고, 프로그램 동작 모드는 종료할 수 있다.

단계 S470에서, 패스/페일 체킹부(180)는 페일 신호(FAIL)를 생성한다. 이에 따라, 제어부(190)는 현재 프로그램 루프에서 프로그램 검증 동작을 수행하도록 메모리 장치(100)를 전반적으로 제어할 수 있고, 프로그램 동작은 계속될 수 있다.

도 24는 본 개시의 일부 실시예들에 따른 메모리 카드 시스템(1000)을 나타내는 블록도이다.

도 24를 참조하면, 메모리 카드 시스템(1000)은 호스트(1100) 및 메모리 카드(1200)를 포함할 수 있다. 호스트(1100)는 호스트 컨트롤러(1110) 및 호스트 접속부(1120)를 포함할 수 있다. 메모리 카드(1200)는 카드 접속부(1210), 카드 컨트롤러(1220) 및 메모리 장치(1220)를 포함할 수 있다. 이때, 메모리 카드(1200)는 도 1 내지 도 23에 도시된 실시예들을 이용하여 구현될 수 있다.

구체적으로, 메모리 카드(1200)는 메모리 셀들에 대한 검증 독출 결과에 따른 페이지 버퍼 신호들을 생성하는 페이지 버퍼 그룹, 제1 기준 전류를 기초로, 페이지 버퍼 신호들로부터 페일 비트 개수에 대응하는 디코더 출력 신호를 생성하는 페이지 버퍼 디코딩부, 제1 기준 전류의 M배에 대응하는 제2 기준 전류를 기초로, 디코더 출력 신호로부터 페일 비트 개수에 대응하는 카운트 결과를 출력하고, M은 양의 정수인, 슬로우 비트 카운터, 및 카운트 결과를 기초로 메모리 셀들에 대한 프로그램 패스 여부를 판단하여, 패스 신호 또는 페일 신호를 출력하는 패스/페일 체킹부를 포함할 수 있다.

메모리 카드(1200)는 USB, MMC, PCI-E, ATA(Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI, ESDI, 그리고 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(1100)와 통신하도록 구성될 수 있다.

호스트(1100)는 메모리 카드(1200)에 데이터를 기입하거나, 메모리 카드(1200)에 저장된 데이터를 독출할 수 있다. 호스트 컨트롤러(1110)는 커맨드(CMD), 호스트(1100) 내의 클럭 발생기(미도시)에서 발생한 클럭 신호(CLK) 및 데이터(DATA)를 호스트 접속부(1120)를 통해 메모리 카드(1200)로 전송할 수 있다.

카드 컨트롤러(1220)는 카드 접속부(1210)를 통해 수신된 커맨드에 응답하여, 카드 컨트롤러(1220) 내에 있는 클럭 발생기(미도시)에서 발생한 클럭 신호에 동기하여 데이터를 메모리 장치(1220)에 저장할 수 있다. 메모리 장치(1220)는 호스트(1100)로부터 전송된 데이터를 저장할 수 있다.

메모리 카드(1200)는 컴팩트 플래쉬 카드(CFC: Compact Flash Card), 마이크로 드라이브(Microdrive), 스마트 미디어 카드(SMC: Smart Media Card) 멀티미디어 카드(MMC: Multimedia Card), 보안 디지털 카드(SDC: Security Digital Card), 메모리 스틱(Memory Stick), 및 USB 플래쉬 메모리 드라이버 등으로 구현될 수 있다.

도 25는 본 개시의 일 실시예에 따른 SSD 시스템(2000)을 나타내는 블록도이다.

도 25를 참조하면, SSD 시스템(2000)은 호스트(2100) 및 SSD(2200)를 포함할 수 있다. SSD(2200)는 신호 커넥터(signal connector)를 통해 호스트(2100)와 신호를 주고 받으며, 전원 커넥터(power connector)를 통해 전원을 입력 받는다. SSD(2200)는 SSD 컨트롤러(2210), 보조 전원 장치(2220) 및 복수의 메모리 장치들(2230, 2240, 2250)을 포함할 수 있다. 이때, SSD(2200)는 도 1 내지 도 24에 도시된 실시예들을 이용하여 구현될 수 있다.

구체적으로, 복수의 메모리 장치들(2230 내지 2250)은 메모리 셀들에 대한 검증 독출 결과에 따른 페이지 버퍼 신호들을 생성하는 페이지 버퍼 그룹, 제1 기준 전류를 기초로, 페이지 버퍼 신호들로부터 페일 비트 개수에 대응하는 디코더 출력 신호를 생성하는 페이지 버퍼 디코딩부, 제1 기준 전류의 M배에 대응하는 제2 기준 전류를 기초로, 디코더 출력 신호로부터 페일 비트 개수에 대응하는 카운트 결과를 출력하고, M은 양의 정수인, 슬로우 비트 카운터, 및 카운트 결과를 기초로 메모리 셀들에 대한 프로그램 패스 여부를 판단하여, 패스 신호 또는 페일 신호를 출력하는 패스/페일 체킹부를 포함할 수 있다.

본 발명에 따른 메모리 카드, 불휘발성 메모리 장치, 카드 컨트롤러는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 그리고/또는 메모리 컨트롤러는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장 될 수 있다.

본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

10: 메모리 시스템, 100: 메모리 장치
200: 메모리 컨트롤러, 105: 메모리 셀 어레이
110: 어드레스 디코더부, 120: 페이지 버퍼 그룹
130: 데이터 입출력부, 140: 페이지 버퍼 디코딩부
150: 아날로그 비트 카운팅부, 160: 기준 전류 생성부
170: 디지털 합산부, 180: 패스/페일 체킹부, 190: 제어부

Claims (10)

1. 비휘발성 메모리 장치로서,
   메모리 셀들을 포함하는 메모리 셀 어레이;
   상기 메모리 셀들에 대한 검증 독출 결과에 따른 페이지 버퍼 신호들을 생성하는 페이지 버퍼 그룹;
   제1 기준 전류를 기초로, 상기 페이지 버퍼 신호들로부터 페일 비트 개수에 대응하는 디코더 출력 신호를 생성하는 페이지 버퍼 디코딩부;
   상기 제1 기준 전류의 M배에 대응하는 제2 기준 전류를 기초로, 상기 디코더 출력 신호로부터 상기 페일 비트 개수에 대응하는 카운트 결과를 출력하고, M은 양의 정수인, 슬로우 비트 카운터; 및
   상기 카운트 결과를 기초로 상기 메모리 셀들에 대한 프로그램 패스 여부를 판단하여, 패스 신호 또는 페일 신호를 출력하는 패스/페일 체킹부를 포함하고,
   상기 슬로우 비트 카운터는,
   상기 제2 기준 전류가 상기 제1 기준 전류의 M배가 되도록, 상기 제1 기준 전류에 대응하는 제1 기준 전류 신호 및 상기 제2 기준 전류에 대응하는 제2 기준 전류 신호를 생성하는 기준 전류 생성부를 포함하며,
   상기 비휘발성 메모리 장치는,
   검출하고자 하는 페일 비트 개수의 최대 값에 따라 상기 제1 기준 전류와 상기 제2 기준 전류 사이의 비율을 제어하기 위한 비율 제어 신호를 생성하고, 생성된 상기 비율 제어 신호를 상기 기준 전류 생성부에 제공하는 제어부를 더 포함하는 비휘발성 메모리 장치.
2. 제1항에 있어서,
   상기 슬로우 비트 카운터는,
   상기 디코더 출력 신호에 따른 전압과 상기 제2 기준 전류 신호에 따른 전압을 기초로, 상기 카운트 결과를 출력하는 아날로그 비트 카운팅부를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
3. 제2항에 있어서,
   상기 제1 기준 전류는 일 비트 페일 시에 상기 페이지 버퍼 디코딩부에서 유출되는 전류이고,
   상기 제2 기준 전류는 상기 카운트 결과를 출력하기 위하여 상기 아날로그 비트 카운팅부에서 흐르는 기준 전류인 것을 특징으로 하는 비휘발성 메모리 장치.
4. 제2항에 있어서,
   상기 카운트 결과는 상기 제2 기준 전류에 대응하는 싱크 전류에 따른 전압과 상기 디코더 출력 신호에 따른 전압의 비교 결과에 대응하는 것을 특징으로 하는 비휘발성 메모리 장치.
5. 삭제
6. 제1항에 있어서,
   상기 제어부는, 프로그램 루프의 횟수, 검출하고자 하는 프로그램 상태, 검출하고자 하는 메모리 셀의 저장 모드, 프로그램 열화에 따른 기준 페일 비트 개수, 및 독출 재시도 동작에 따른 기준 페일 비트 개수 중 적어도 하나에 따라 상기 비율을 결정하고, 결정된 상기 비율에 따라 상기 비율 제어 신호를 생성하며,
   상기 저장 모드는 싱글 레벨 셀 모드, 멀티 레벨 셀 모드 또는 트리플 레벨 셀 모드인 것을 특징으로 하는 비휘발성 메모리 장치.
7. 제1항에 있어서,
   상기 카운트 결과의 누적 합을 계산하여 페일 비트 신호를 생성하고, 생성된 상기 페일 비트 신호를 상기 패스/페일 체킹부에 제공하는 디지털 합산기를 더 포함하고,
   상기 제어부는, 생성된 상기 비율 제어 신호를 상기 디지털 합산기에 더 제공하는 것을 특징으로 하는 비휘발성 메모리 장치.
8. 제7항에 있어서,
   상기 패스/페일 체킹부는,
   바이패스 값을 저장하는 바이패스 레지스터; 및
   상기 페일 비트 신호과 상기 바이패스 값을 비교하여, 상기 페일 비트 신호가 상기 바이패스 값보다 크면 상기 페일 신호를 출력하고, 상기 페일 비트 신호가 상기 바이패스 값보다 작으면 상기 패스 신호를 출력하는 비교기를 포함하고,
   상기 제어부는, 생성된 상기 비율 제어 신호를 상기 비교기에 더 제공하는 것을 특징으로 하는 비휘발성 메모리 장치.
9. 제1항에 있어서,
   상기 패스/페일 체킹부로부터 상기 페일 신호가 출력되면, 상기 제어부는 상기 비율 제어 신호를 선택적으로 변경하고,
   상기 패스/페일 체킹부로부터 상기 패스 신호가 출력되면, 상기 제어부는 상기 메모리 셀들에 대한 프로그램 검증 동작이 수행되지 않도록 상기 비휘발성 메모리 장치를 제어하는 것을 특징으로 하는 비휘발성 메모리 장치.
10. 비휘발성 메모리 장치; 및
    상기 비휘발성 메모리 장치를 제어하도록 구성된 메모리 컨트롤러를 포함하고,
    상기 비휘발성 메모리 장치는,
    메모리 셀들을 포함하는 메모리 셀 어레이;
    상기 메모리 셀들에 대한 검증 독출 결과에 따른 페이지 버퍼 신호들을 생성하는 페이지 버퍼 그룹;
    제1 기준 전류를 기초로, 상기 페이지 버퍼 신호들로부터 페일 비트 개수에 대응하는 디코더 출력 신호를 생성하는 페이지 버퍼 디코딩부;
    상기 제1 기준 전류의 M배에 대응하는 제2 기준 전류를 기초로, 상기 디코더 출력 신호로부터 상기 페일 비트 개수에 대응하는 카운트 결과를 출력하고, M은 양의 정수인, 슬로우 비트 카운터; 및
    상기 카운트 결과를 기초로 상기 메모리 셀들에 대한 프로그램 패스 여부를 판단하여, 패스 신호 또는 페일 신호를 출력하는 패스/페일 체킹부를 포함하고,
    상기 슬로우 비트 카운터는,
    상기 제2 기준 전류가 상기 제1 기준 전류의 M배가 되도록, 상기 제1 기준 전류에 대응하는 제1 기준 전류 신호 및 상기 제2 기준 전류에 대응하는 제2 기준 전류 신호를 생성하는 기준 전류 생성부를 포함하며,
    상기 비휘발성 메모리 장치는,
    검출하고자 하는 페일 비트 개수의 최대 값에 따라 상기 제1 기준 전류와 상기 제2 기준 전류 사이의 비율을 제어하기 위한 비율 제어 신호를 생성하고, 생성된 상기 비율 제어 신호를 상기 기준 전류 생성부에 제공하는 제어부를 더 포함하는 메모리 시스템.

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