KR101653206B1 - 프로그램 검증 회로 및 이를 포함하는 비휘발성 메모리 장치 - Google Patents

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Abstract

프로그램 검증 회로는 페일 상태 카운트 부 및 페일 비트 카운트 부를 포함한다. 페일 상태 카운트 부는 복수의 프로그램 상태들에 대한 페일 비트 존재 여부에 기초하여 각각의 프로그램 상태 페일 여부를 나타내는 제1 프로그램 모드 신호를 생성한다. 페일 비트 카운트 부는 제1 프로그램 모드 신호에 응답하여 복수의 프로그램 상태들의 페일 비트들을 카운트하고 프로그램 동작의 완료 여부를 나타내는 제2 프로그램 모드 신호를 생성한다.

Description

프로그램 검증 회로 및 이를 포함하는 비휘발성 메모리 장치 {program verification circuit and non-volatile memory device having the same}
본 발명은 비휘발성 메모리 장치에 관한 것으로, 더욱 상세하게는 복수의 프로그램 상태들에 대한 페일 판단 이후에 페일 비트를 카운트하는 프로그램 검증 회로 및 이를 포함하는 비휘발성 메모리 장치에 관한 것이다.
휴대용 장치에 이용되는 반도체 메모리 장치는 휴대용 장치의 특성상 고집적화가 요구되고 있다. 반도체 메모리 장치는 전원이 차단되었을 경우에 데이터를 유지할 수 있는지 여부에 따라 휘발성 메모리 장치 및 비휘발성 메모리 장치로 나뉠 수 있다.
비휘발성 메모리 장치에 포함되는 플래시 메모리 장치는 메모리 셀의 구조에 따라 NOR 플래시 메모리 장치 및 NAND 플래시 메모리 장치로 구분될 수 있다. NOR 플래시 메모리 장치는 서로 교차하는 비트 라인과 워드 라인 사이에 각각 메모리 셀이 연결되고, NAND 플래시 메모리 장치는 비트 라인과 접지 전압 사이에 상응하는 워드 라인에 각각 직렬로 연결된 복수의 메모리 셀들이 NAND 셀 스트링을 형성한다. NOR 플래시 메모리는 메모리 셀 단위로 접근이 가능하며, NAND 플래시 메모리는 메모리 셀의 집적도가 높아 소형화에 적합하다. NOR 플래시 메모리 장치는 코드 저장 장치로, NAND 플래시 메모리 장치는 데이터 저장 장치로 사용될 수 있다.
비휘발성 메모리 장치의 메모리 셀을 프로그램 하는 방법은 하나의 메모리 셀에 저장되는 비트 수에 따라, 하나의 비트를 저장하는 싱글 레벨 셀 (Single Level Cell, SLC) 프로그램 방법 및 복수의 비트를저장하는 멀티 레벨 셀 (Multi Level Cell, MLC) 프로그램 방법을 포함할 수 있다.
반도체 메모리 장치의 집적화에 따라, 멀티 레벨 셀 프로그램 방법을 이용하여 메모리 셀을 프로그램 하는 경우가 증가하고 있다. 그러나 복수의 프로그램 상태들에 기초하여 데이터를 저장하고 독출하기 때문에, 각 프로그램 상태를 구별하기 위한 문턱 전압 범위가 좁아져 프로그램 동작에서 발생하는 에러가 증가하고, 프로그램 검증및 에러 정정 과정에 소요되는 시간이 증가한다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 복수의 프로그램 상태들에 대한 페일 비트 존재 여부만으로 프로그램 상태 페일 여부를 판단하고, 페일된 프로그램 상태 수가 에러 정정 가능한 비트 수보다 작거나 같은 경우에만 페일 비트를 카운트함으로써 프로그램 동작 속도를 향상 시킬 수 있는 프로그램 검증 회로를 제공하는 것이다.
본 발명의 다른 목적은 페일 비트의 존재 여부에 기초하여 프로그램 상태 페일 여부를 판단하여 프로그램 상태 페일 여부를 용이하게 판단할 수 있으며, 페일된 프로그램 상태 수가 에러 정정 가능한 비트 수보다 작거나 같은 경우에만 페일 비트를 카운트 하여 각 프로그램 루프를 수행하는데 소요되는 시간을 줄일 수 있는 비휘발성 메모리 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 복수의 프로그램 상태들에 대한 패스 여부를 판단하는 동시에 최대 프로그램 루프 수에 기초하여 프로그램 동작의 패스/페일 여부를 결정하도록 하여 프로그램 동작 속도를 향상 시킬 수 있는 비휘발성 메모리 장치를 제공하는 것이다.
상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른 프로그램 검증 회로는 페일 상태 카운트 부 및 페일 비트 카운트 부를 포함한다. 상기 페일 상태 카운트 부는 복수의 프로그램 상태들에 대한 페일 비트 존재 여부에 기초하여 각각의 프로그램 상태 페일 여부를 나타내는 제1 프로그램 모드 신호를 생성한다. 상기 페일 비트 카운트 부는 상기 제1 프로그램 모드 신호에 응답하여 상기 복수의 프로그램 상태들의 페일 비트들을 카운트하고 프로그램 동작의 완료 여부를 나타내는 제2 프로그램 모드 신호를 생성한다.
상기 페일 상태 카운트 부는 페일 상태 판단기 및 제1 프로그램 모드 판단기를 포함할 수 있다. 상기 페일 상태 판단기는 상기 복수의 프로그램 상태들에 대한 페일 여부를 판단하여 페일된 프로그램 상태 수를 나타내는 페일 상태 카운트 신호를 생성할 수 있다. 상기 제1 프로그램 모드 판단기는 상기 페일 상태 카운트 신호 및 에러 정정 가능한 비트 수에 기초하여, 제1 프로그램 모드 신호를 생성할 수 있다. 예를 들어, 상기 제1 프로그램 모드 판단기는 상기 페일된 프로그램 상태 수가 상기 에러 정정 가능한 비트 수 보다 작거나 같은 경우, 상기 제1 프로그램 모드 신호를 활성화시키고, 상기 페일된 프로그램 상태 수가 상기 에러 정정 가능한 비트 수 보다 큰 경우, 상기 제1 프로그램 모드 신호를 비활성화시킬 수 있다.
상기 페일 비트 카운트 부는 페일 비트 카운터 및 제2 프로그램 모드 판단기를 포함할 수 있다. 상기 페일 비트 카운터는 상기 페일 비트 카운트 활성화 신호에 응답하여 상기 페일 비트들을 카운트 하여 페일 비트 수를 나타내는 페일 비트 카운트 신호를 생성할 수 있다. 상기 제2 프로그램 모드 판단기는 상기 페일 비트 카운트 신호 및 상기 에러 정정 가능한 비트 수에 기초하여 상기 제2 프로그램 모드 신호를 생성할 수 있다. 예를 들어, 상기 제2 프로그램 모드 판단기는 상기 페일 비트 수가 상기 에러 정정 가능한 비트 수보다 작거나 같은 경우, 상기 제2 프로그램 모드 신호를 활성화시키고, 상기 페일 비트 수가 상기 에러 정정 가능한 비트 수보다 큰 경우, 상기 제2 프로그램 모드 신호를 비활성화시킬 수 있다.
본 발명의 일 실시예에 따른 비휘발성 메모리 장치는 메모리 셀 어레이, 페이지 버퍼, 에러 검사부, 페일 상태 카운트 부, 페일 비트 카운트 부 및 제어 로직을 포함한다.
상기 메모리 셀 어레이는 복수의 워드라인들과 복수의 비트라인들이 교차하는 영역들에 배열된 복수의 메모리 셀들을 포함한다. 상기 페이지 버퍼는 상기 메모리 셀 어레이에 프로그램 될 기입 데이터를 저장하거나 혹은 상기 메모리 셀 어레이로부터 상기 복수의 비트라인들을 통하여 감지된 독출 데이터를 저장한다. 상기 에러 검사부는 상기 프로그램 된 데이터의 에러를 검사하여 에러 검출 신호를 생성한다. 상기 페일 상태 카운트 부는 상기 에러 검출 신호에 기초하여 상기 복수의 프로그램 상태들에 대한 페일 비트 존재 여부에 따라 각각의 프로그램 상태 페일 여부를 나타내는 제1 프로그램 모드 신호를 출력한다. 상기 페일 비트 카운트 부는 상기 제1 프로그램 모드 신호에 응답하여 상기 복수의 프로그램 상태들의 페일 비트들을 카운트하고 제2 프로그램 모드 신호를 생성한다. 상기 제어 로직은 상기 제1 및 제2 프로그램 모드 신호들 중 적어도 하나에 기초하여 제어 신호를 생성한다.
상기 페일 상태 카운트 부는 페일 상태 판단기 및 제1 프로그램 모드 판단기를 포함할 수 있다. 상기 페일 상태 판단기는 상기 복수의 프로그램 상태들에 대한 페일 여부를 판단하여 페일된 프로그램 상태 수를 나타내는 페일 상태 카운트 신호를 생성할 수 있다. 상기 제1 프로그램 모드 판단기는 상기 페일 상태 카운트 신호 및 에러 정정 가능한 비트 수에 기초하여, 제1 프로그램 모드 신호를 생성할 수 있다. 예를 들어, 상기 제1 프로그램 모드 판단기는 상기 페일된 프로그램 상태 수가 상기 에러 정정 가능한 비트 수 보다 작거나 같은 경우, 상기 제1 프로그램 모드 신호를 활성화시키고, 상기 페일된 프로그램 상태 수가 상기 에러 정정 가능한 비트 수 보다 큰 경우, 상기 제1 프로그램 모드 신호를 비활성화시킬 수 있다.
상기 페일 비트 카운트 부는 페일 비트 카운터 및 제2 프로그램 모드 판단기를 포함할 수 있다. 상기 페일 비트 카운터는 상기 페일 비트 카운트 활성화 신호에 응답하여 상기 페일 비트들을 카운트 하여 페일 비트 수를 나타내는 페일 비트 카운트 신호를 생성할 수 있다. 상기 제2 프로그램 모드 판단기는 상기 페일 비트 카운트 신호 및 상기 에러 정정 가능한 비트 수에 기초하여 상기 제2 프로그램 모드 신호를 생성할 수 있다. 예를 들어, 상기 제2 프로그램 모드 판단기는 상기 페일 비트 수가 상기 에러 정정 가능한 비트 수보다 작거나 같은 경우, 상기 제2 프로그램 모드 신호를 활성화시키고, 상기 페일 비트 수가 상기 에러 정정 가능한 비트 수보다 큰 경우, 상기 제2 프로그램 모드 신호를 비활성화시킬 수 있다.
본 발명의 일 실시예에 따른 비휘발성 메모리 장치는 상기 독출 데이터를 수신하여 에러 정정 코드를 이용하여 상기 독출 데이터의 에러를 정정하는 에러 정정부를 더 포함할 수 있다. 상기 에러 정정부는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 독출 모드에서 동작할 수 있다.
일 실시예에 있어서, 상기 제어 로직은 상기 제1 및 제2 프로그램 모드 신호들 중 적어도 하나에 응답하여 프로그램 전압 인가 동작 및 프로그램 검증 동작을 포함하는 프로그램 루프를 개시하기 위한 상기 제어 신호를 생성할 수 있다.
일 실시예에 있어서, 비휘발성 메모리 장치는 상기 제1 및 제2 프로그램 모드 신호들에 응답하여 프로그램 루프를 카운트 하는 루프 카운터를 더 포함할 수 있으며, 상기 제어 로직은 상기 카운트된 프로그램 루프 수가 최대 프로그램 루프 수 보다 큰 경우, 프로그램 동작이 페일된 것으로 판단할 수 있다.
상기 에러 검사부는 열 스캔(Y-scan) 방법을 이용하여 에러를 검사할 수 있다. 열 스캔 방법은 상기 메모리 셀 어레이의 복수의 비트라인을 통하여 순차적으로 독출 데이터를 감지하는 방법으로 수행될 수 있다.
일 실시예에 있어서, 비휘발성 메모리 장치는 전압 생성기를 더 포함할 수 있다. 전압 생성기는 상기 제어 신호에 기초하여 상기 메모리 셀 어레이의 복수의 워드라인들에 인가되는 프로그램 동작 동안 프로그램 전압 및 패스 전압을 생성하며, 상기 프로그램 전압은 프로그램 펄스 전압 일 수 있다. 예를 들어, 상기 프로그램 펄스 전압은 상기 프로그램 루프가 반복됨에 따라 증가하는 증가형 스텝 펄스 전압일 수 있다.
상기 페일 상태 카운트 부는 상기 페일된 프로그램 상태가 존재하지 않는 경우, 상기 프로그램 완료 신호를 활성화시켜 상기 제어 로직에 제공할 수 있다. 상기 제어 로직은 상기 프로그램 완료 신호에 응답하여 프로그램 동작을 완료할 수 있다.
상기 페일 상태 카운트 부는 직전 프로그램 루프에서의 페일된 프로그램 상태들에 대해서만 프로그램 상태 페일 여부를 판단할 수 있다. 즉, 직전 프로그램 루프에서 패스된 프로그램 상태들에 대해서는 추가로 페일 여부를 판단하지 않을 수 있다.
일 실시예에 있어서, 상기 메모리 셀 어레이는 NAND 메모리 셀 어레이일 수 있다. 특히, 상기 메모리 셀 어레이는 하나의 메모리 셀에 복수의 프로그램 상태들로 표현되는 복수의 비트들을 저장하는 멀티 레벨 셀 타입의 플래시 메모리일 수 있다.
상기와 같은 본 발명의 실시예들에 따른 프로그램 검증 회로 및 이를 포함하는 비휘발성 메모리 장치는 페일 비트의 존재 여부에 의하여 복수의 프로그램 상태들의 페일 여부를 판단하며, 페일된 프로그램 상태들이 에러 정정 가능한 비트 수보다 작거나 같은 경우에만 페일 비트를 카운트 하여 프로그램 검증에 소요되는 시간을 줄일 수 있다.
또한, 상기와 같은 본 발명의 실시예들에 따른 프로그램 검증 회로 및 비휘발성 메모리 장치는 프로그램 루프마다 복수의 프로그램 상태들에 대하여 페일 비트를 카운트하지 않고 페일 비트의 유무에 의하여 판단된 복수의 프로그램 상태들의 페일 여부에 기초하여 프로그램 루프의 진행을 판단하기 때문에 각 프로그램 루프마다 페일 비트를 카운트하지 않아 비휘발성 메모리 장치의 프로그램 동작 시간을 줄일 수 있다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 나타내는 블록도이다.
도 2는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 복수의 프로그램 상태들을 도시한 도면이다.
도 3은 본 발명의 프로그램 동작 및 프로그램 루프를 설명하기 위한 도면이다.
도 4는 도 1의 비휘발성 메모리 장치에 포함된 프로그램 검증 회로를 나타내는 블록도이다.
도 5는 도 4의 페일 상태 카운트 부의 일 실시예를 나타내는 도면이다.
도 6은 도 4의 페일 비트 카운트 부의 일 실시예를 나타내는 도면이다.
도 7은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 동작을 설명하기 위한 흐름도이다.
도 8은 n번째 프로그램 루프에 있어서 도 7의 순차적인 프로그램 상태 검증 단계를 나타내는 흐름도이다.
도 9a 내지 9c는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치에 있어서 각 프로그램 루프에서의 프로그램 상태의 판단 결과 및 페일 비트 수를 나타내는 도면이다.
도 10은 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 프로그램 동작을 나타내는 흐름도이다.
도 11은 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치를 나타내는 블록도이다.
도 12는 도 11의 비휘발성 메모리 장치의 프로그램 동작을 설명하기 위한 흐름도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 흐름도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 나타내는 블록도이다.
비휘발성 메모리 장치(100a)는 제어 로직(110), 전압 생성기(120), 메모리 셀 어레이(130), 페이지 버퍼(140), 에러 검사부(150), 및 프로그램 검증 회로(160)를 포함할 수 있다.
제어 로직(110)은 제어 신호(CTR)를 생성하여 비휘발성 메모리 장치(100a)의 프로그램 동작을 제어한다. 프로그램 동작은 복수의 프로그램 루프들을 포함할 수 있으며, 각각의 프로그램 루프는 메모리 셀 어레이(130)에워드라인 전압, 특히 프로그램 전압 및 패스 전압을 인가하는 프로그램 전압 인가 단계 및 프로그램 된 메모리 셀 어레이(130)의 데이터를 검증하기 위하여 검증 전압을 인가하는 프로그램 검증 단계를 포함할 수 있다. 각 프로그램 루프마다 인가되는 프로그램 전압은 상이할 수 있으며, 예를 들어, 프로그램 루프가 반복됨에 따라 프로그램 전압은 일정한 스텝 펄스만큼 증가하는 증가형 스텝 펄스(Incremental Step Pulse)의 형태를 가지는 프로그램 펄스 전압일 수 있다. 즉, 각 프로그램 루프에서는 선택된 메모리 셀 어레이의 행에 프로그램 전압을, 비선택된 메모리 셀 어레이의 행에 패스 전압을 인가하여 프로그램 하는 프로그램 전압 인가 단계, 및 프로그램 된 메모리 셀 어레이에 검증 전압을 인가하여 프로그램 된 데이터를 감지하여 프로그램 하고자 했던 데이터가 정확하게 저장되어 있는지 판단하는 프로그램 검증 단계를 포함한다.
전압 생성기(120)는 제어 신호(CTR)에 기초하여 메모리 셀 어레이(130)의 각 워드라인에 인가될 워드라인 전압(Vwl)을 생성한다. 워드라인 전압(Vwl)은 읽기 전압, 검증 전압, 프로그램 전압, 패스 전압 등을 포함하며, 프로그램 동작 동안에는 프로그램 전압(Vpgm) 및 패스 전압(Vpass)이 생성될 수 있다.
메모리 셀 어레이(130)는 워드라인 전압(Vwl)을 수신하여 각 메모리 셀에 데이터를 기입하거나, 저장되어 있던 데이터를 제공한다. 메모리 셀 어레이(130)는 행 디코더 및 열 디코더를 포함할 수 있으며, 행 디코더는 어드레스 버퍼(도시되지 않음)를 통하여 제공된 행 어드레스(RADDR)에 응답하여 메모리 셀 어레이의 선택된 행에는 프로그램 전압(Vpgm)을, 비선택된 행에는 패스 전압(Vpass)을 제공하도록 한다. 열 디코더는 순차적으로 열 어드레스를 변경시켜 메모리 셀 어레이(130)의 특정 열을 선택하여 비트라인을 통하여 프로그램 된 데이터(DOUT)를 수신할 수 있도록 하는 열 스캔 동작을 수행할 수 있다.
메모리 셀 어레이는 NAND 메모리 셀 어레이일 수 있으며, 예를 들어, 복수의 메모리 셀들 각각에 복수의 프로그램 상태들로 표현되는 복수의 비트들을 저장하는 멀티 레벨 셀 타입의 플래시 메모리일 수 있다.
페이지 버퍼(140)는 메모리 셀 어레이(130)와 비트라인들을 통하여 연결되어, 프로그램 전압 인가 단계 동안에는 제어 로직(110)으로부터 프로그램 될 기입 데이터(DIN)를 제공 받아 상응하는 비트 라인들을 통하여 데이터 비트를 제공하는 기입 드라이버(Write Driver)로 동작 하거나, 프로그램 검증 단계 및 독출 동작 동안에는 메모리 셀 어레이(130)로부터 독출 데이터(DOUT)를 비트라인을 통하여 감지하여 저장하는 감지 증폭기(Sense amplifier)로 동작할 수 있다.
페이지 버퍼(140)는 비트라인들에 연결된 복수의 페이지 버퍼 회로들을 포함할 수 있다.
에러 검사부(150)는 페이지 버퍼(140)로부터 프로그램 된 데이터(DOUT)를 수신하여, 이를 제어 로직(110)으로부터 수신한 기입 데이터(DIN)와 비교한다. 즉, 프로그램 하고자 하였던 기입 데이터(DIN)와 메모리 셀 어레이(130)에 실제로 프로그램 되어 감지된 독출 데이터(DOUT)를 비교하여 에러 발생을 검사하여 에러 검출 신호(EDT)를 생성한다. 에러 검사부(150)는 열 스캔(Y Scan) 방법을 사용하여 에러 검출 신호(EDT)를 생성할 수 있다.
열 스캔 방법은 열 디코더(도시되지 않음)를 통하여 순차적으로 열 어드레스를 입력 받아, 각각의 열 어드레스에 해당하는 비트라인을 통하여 데이터를 읽어 기입 데이터(DIN)와 비교하여 에러를 감지하는 것이다.
프로그램 검증 회로(160)는 에러 검출 신호(EDT)를 입력 받고 프로그램 모드 신호(PMODE)를 제어 로직(110) 및 에러 정정부(170)에 제공한다. 프로그램 모드 신호(PMODE)는 제1 프로그램 모드 신호(PMODE1) 및제2 프로그램 모드 신호(PMODE2)를 포함할 수 있다.
프로그램 검증 회로(160)는 에러 검출 신호(EDT)에 기초하여 복수의 프로그램 상태들에 대한 페일 비트 존재 여부에 따라 프로그램 상태 페일 여부를 판단하고, 페일된 프로그램 상태의 수가 에러 정정 가능한 비트 수보다 작거나 같은 경우에만, 페일 비트들을 카운트한다.
프로그램 검증 회로(160)는 페일 비트들을 카운트 하여, 카운트 된 페일 비트 수가 에러 정정 가능한 비트 수보다 작거나 같은 경우, 프로그램 루프를 더 이상 진행하지 않고 프로그램 동작을 완료하도록 한다.
반면에, 카운트된 페일 비트 수가 에러 정정 가능한 비트 수보다 큰 경우, 프로그램 루프를 다시 수행하는 것을 나타내는 프로그램 모드 신호(PMODE)를 출력한다.
비휘발성 메모리 장치(100a)는 에러 정정부(170)를 더 포함할 수 있다. 에러 정정부(170)는 비휘발성 메모리 장치(100a)가 독출 동작을 수행하는 동안에 에러 정정 코드(Error Correction Code)를 사용하여 프로그램 된 데이터(DOUT)의 에러를 정정한다. 에러 정정 코드는 변형된 해밍 코드(modified-Hamming Code), 해밍 코드(Hamming Code), 및 리드-솔로몬 코드(Reed-solomon code) 등을 포함할 수 있다. 에러 정정부(170)에서 사용하는 에러 정정 코드에 따라 에러 정정 가능한 비트 수는 상이해 질 수 있다.
에러 정정부(170)는 독출 데이터(DOUT)의 페일 비트들을 정정하여 출력 데이터(IOUT)를 생성할 수 있다.
도 2는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 복수의 프로그램 상태들을 도시한 도면이다.
도 2에서 X축은 문턱 전압(Vth)을 나타내고, Y축은 메모리 셀들의 개수를 나타낸다.
도 2는 멀티 레벨 셀 프로그램 방법을 이용하여 메모리 셀들을 프로그램 하는 경우에 있어서, 예시적으로 4개의 프로그램 상태들을 가지는 메모리 셀들의 분포를 도시한 것이다.
복수의 프로그램 상태들은 제1 내지 제4 프로그램 상태들(P0, P1, P2, P3)을 포함하며, 메모리 셀 어레이(130)에 포함된 각 메모리 셀들은 4개의 프로그램 상태들로 표현되는 2 비트를 저장할 수 있다.
제1 프로그램 상태(P0)는 소거 상태로서, 소거 동작은 메모리 셀이 형성되어 있는 기판 혹은 웰 영역에 양의 고전압을 인가하여 메모리 셀의 전하 저장층에 저장되어 있는 전하들을 F-N 터널링(Fowler-Nordheim Tunneling) 현상을 이용하여 벌크로 방출시키는 방법으로 이루어진다.
프로그램 동작은 반대로워드라인에 고전압을 인가하여 전하 저장층에 전하를 저장시켜 수행된다. 프로그램 된 메모리 셀은 전자 저장층에 저장된 전하에 의하여 문턱 전압이 상승한다. 제2 내지 제4 프로그램 상태들(P1, P2, P3)은 전자 저장층에 저장된 전하의 양에 의하여 상이한 문턱 전압들을 가진다.
각 메모리 셀들이 프로그램 하고자 하는 데이터를 저장하고 있는지 판단하기 위하여 프로그램 검증 단계를 거치며, 프로그램 검증 단계에서는 검증 전압(Vref)에 기초하여 프로그램 패스/페일 여부가 판단된다.
메모리 셀들의 게이트를 통하여 제1 내지 제3 검증 전압들(Vref1, Vref2, Vref3)을 인가하게 되면, 각 메모리 셀들의 문턱 전압 상태에 따라, 문턱 전압이 검증 전압 보다 높은 메모리 셀들은 턴-오프되고, 문턱 전압이 검증 전압 보다 낮은 메모리 셀들은 턴-온 된다.
따라서 순차적으로 검증 전압을 인가하여 메모리 셀들에 저장된 데이터를 감지할수 있다.
도 3은 본 발명의 프로그램 동작 및 프로그램 루프를 설명하기 위한 도면이다.
프로그램 동작은 복수의 프로그램 루프들(Loop1, Loop2, Loop3, Loop4)을 포함할 수 있으며, 각각의 프로그램 루프는 프로그램 전압 인가 단계 및 프로그램 검증 단계를 포함한다. 도 3에서는 예시적으로 프로그램 동작이 4개의 프로그램 루프들을 포함하는 것으로 도시하였으나, 이에 한정되지 않는다.
프로그램 전압(Vpl)이 인가된 후, 제1 내지 제3 검증 전압(Vref1, Vref2, Vref3)이 순차적으로 메모리 셀 어레이에 인가되어, 감지된 데이터는 독출 데이터(DOUT)로서 페이지 버퍼(140)에 제공된다. 에러 검사부(150)는 각 프로그램 상태의 페일 비트를 감지하여 에러 검출 신호(EDT)를 생성한다.
프로그램 전압(Vpl)은 프로그램 루프가 진행됨에 따라서 스텝 전압(Vst)만큼 값이 증가하는 증가형 스텝 펄스일 수 있다.
본 명세서에서는 하나의 메모리 셀이 복수 비트의 데이터를 저장하도록 도 2 및 도 3에서와 같이 복수의 문턱 전압 상태로 프로그램 하는 방법에 대하여 설명한다. 하나의 프로그램 동작은 복수의 프로그램 루프들이 반복되어 수행되는 개념으로 설명하도록 한다.
도 4는 도 1의 비휘발성 메모리 장치에 포함된 프로그램 검증 회로를 나타내는 블록도이다.
도 4를 참조하면, 프로그램 검증 회로(160)는 페일 상태 카운트 부(161) 및 페일 비트 카운트 부(165)를 포함할 수 있다.
페일 상태 카운트 부(161)는 에러 검출 신호(EDT)에 기초하여 복수의 프로그램 상태들에 대하여 페일 비트의 존재 여부에 따라 페일된 프로그램 상태를 판단하여 각각의 프로그램 상태 페일 여부를 나타내는 제1 프로그램 모드 신호(PMODE1)를 생성한다. 구체적으로, 각각의 프로그램 상태 페일 여부에 기초하여 페일된 프로그램 상태의 수가 카운트되고, 제1 프로그램 모드 신호(PMODE1)의 논리 상태에 따라 다음 순번의 프로그램 루프를 진행할 것인지, 페일 비트를 카운트할 지 여부가 결정된다.
페일 상태 카운트 부(161)는 페일된 프로그램 상태 수와 에러 정정 가능한 비트 수를 비교하여, 페일된 프로그램 상태 수가 에러 정정 가능한 비트 수보다 작거나 같은 경우, 제1 프로그램 모드 신호(PMODE1)를 활성화 시킨다. 반면에, 페일된 프로그램 상태 수가 에러 정정 가능한 비트 수보다 큰 경우, 제1 프로그램 모드 신호(PMODE1)를 비활성화시킨다. 제어 로직(110)은 제1 프로그램 모드 신호(PMODE1)에 기초하여 다음 순번의 프로그램 루프를 진행한다.
예를 들어, 제1 프로그램 모드 신호(PMODE1)가 논리 상태 '하이'에 상응하도록 활성화되는 경우, 페일 비트 카운트 부(165)의 동작이 활성화되며, 제1 프로그램 모드 신호(PMODE2)가 논리 상태 '로우'에 상응하도록 비활성화되는 경우, 제어 로직(110)은 다음 순번의 프로그램 루프를 진행한다.
페일 비트 카운트 부(165)는 활성화된 제1 프로그램 모드 신호(PMODE1)에 응답하여 에러 검출 신호(EDT)에 포함된 페일 비트들을 카운트 하여, 카운트된 페일 비트 수와 에러 정정 가능한 비트 수를 비교하고, 제2 프로그램 모드 신호(PMODE2)를 생성한다.
카운트된 페일 비트 수가 에러 정정 가능한 비트 수보다 작거나 같은 경우, 페일 비트 카운트 부(165)는 제2 프로그램 모드 신호(PMODE2)를 활성화시켜 제어 로직(110)에 제공할 수 있다. 카운트된 페일 비트 수가 에러 정정 가능한 비트 수보다 작거나 같은 경우는 별도의 프로그램 루프를 수행하지 않더라도 에러 정정 코드를 사용하여 프로그램 동작에서 발생한 에러를 정정할 수 있는 범위 이내이므로 추가적인 프로그램 루프를 수행하지 않는다. 제어 로직(110)은 활성화된 제2 프로그램 모드 신호(PMODE2)에 응답하여 프로그램 동작을 완료한다.
반면에, 카운트된 페일 비트 수가 에러 정정 가능한 비트 수보다 큰 경우, 페일 비트 카운트 부(165)는 제2 프로그램 모드 신호(PMODE2)를 비활성화시킨다. 제어 로직(110)은 제2 프로그램 모드 신호(PMODE2)에 기초하여 다음 순번의 프로그램 루프를 진행한다.
도 5는 도 4의 페일 상태 카운트 부의 일 실시예를 나타내는 도면이다.
도 5를 참조하면, 페일 상태 카운트 부(161)는 페일 상태 판단기(1611) 및 제1 프로그램 모드 판단기(1613)를 포함할 수 있다.
페일 상태 판단기(1611)는 에러 검출 신호(EDT)를 수신하여, 복수의 프로그램 상태들 각각에 대하여 페일 비트 여부에 따라 페일된 프로그램 상태를 판단하여 페일된 프로그램 상태 수를 나타내는 페일 상태 카운트 신호(FS)를 생성한다.
제1 프로그램 모드 판단기(1613)는 페일 상태 카운트 신호(FS)에 기초하여 제1 프로그램 모드 신호(PMODE1)를 생성한다. 상기한 바와 같이 페일된 프로그램 상태 수가 에러 정정 가능한 비트 수보다 작거나 같은 경우, 제1 프로그램 모드 신호(PMODE1)는 활성화된다.
예를 들어, 제1 프로그램 모드 판단기(1613)는 페일된 프로그램 상태 수가 에러 정정 가능한 비트 수보다 큰 경우, 프로그램 루프를 다시 수행하기 위하여 제1 프로그램 모드 신호(PMODE1)를 비활성화시키고, 페일된 프로그램 상태 수가 에러 정정 가능한 비트 수보다 작거나 같은 경우, 제1 프로그램 모드 신호(PMODE1)를 활성화시켜, 페일 비트 카운트 부(165)가 페일 비트를 카운트하도록 한다.
또한, 페일 상태 판단기(1611)는 페일된 프로그램 상태 수가 '0'인 경우, 즉 페일 비트가 하나도 존재하지 않아 페일된 프로그램 상태가 없는 경우는 프로그램 완료 신호(TMN)를 활성화시킬 수도 있다. 제어 로직(110)은 프로그램 완료 신호(TMN)에 응답하여 프로그램 동작을 완료한다.
본 발명에서는 프로그램 상태 카운트 부(161)를 포함하여, 하나의 프로그램 루프마다 페일 비트를 카운트 하여 프로그램 루프를 다시 수행하거나, 프로그램 동작 완료를 결정하는 것이 아니라, 프로그램 루프에 대하여 페일 비트를 카운트 하기 이전에 각각의 프로그램 상태들에 대하여 페일 비트의 존재 여부에 기초하여 페일된 프로그램 상태들을 판단하고, 페일된 프로그램 상태가 에러 정정 가능한 비트 수보다 큰 경우에는 페일 비트 수가 에러 정정 가능한 비트 수보다 클 것이기 때문에 페일 비트를 카운트 하지 않고 다음 프로그램 루프를 수행하도록 하여 프로그램 검증 시간을 줄일 수 있다.
도 6은 도 4의 페일 비트 카운트 부의 일 실시예를 나타내는 도면이다.
도 6을 참조하면, 페일 비트 카운트 부(165)는 페일 비트 카운터(1651) 및 제2 프로그램 모드 판단기(1653)를 포함할 수 있다.
페일 비트 카운터(1651)는 제1 프로그램 모드 신호(PMODE1)에 응답하여 에러 검출 신호(EDT)에 포함된 페일 비트를 카운트 한다. 페일 비트는 각 프로그램 상태 별로 카운트되거나, 프로그램 상태에 관계 없이 카운트될 수 있다. 페일 비트 카운터(1651)는 카운트된 페일 비트 수를 나타내는 페일 비트 카운트 신호(CNTFB)를 제2 프로그램 모드 판단기(1653)에 제공한다.
제2 프로그램 모드 판단기(1653)는 페일 비트 카운트 신호(CNTFB) 및 에러 정정 가능한 비트 수에 기초하여, 제2 프로그램 모드 신호(PMODE2)를 출력한다.
제2 프로그램 모드 판단기(1653)는 카운트된 페일 비트 수가 에러 정정 가능한 비트 수보다 작거나 같은 경우, 제2 프로그램 모드 신호(PMODE2)를 활성화시킨다. 제2 프로그램 모드 판단기(1653)는 카운트된 페일 비트 수가 에러 정정 가능한 비트 수보다 큰 경우, 제2 프로그램 모드 신호(PMODE2)를 비활성화시킨다. 제어 로직(110)은 제2 프로그램 모드 신호(PMODE2)에응답하여 다음 순번의 프로그램 루프를 수행한다.
도 7은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 동작을 설명하기 위한 흐름도이다.
도 1내지 7을 참조하여, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 동작을 설명하도록 한다.
프로그램 전압 인가 단계와 프로그램 검증 단계를 포함하는 프로그램 루프가 개시된다(단계 S701). 프로그램 전압을인가하여 메모리 셀 어레이(130)에 데이터를 프로그램 하고, 순차적으로 프로그램 상태를 검증한다(단계 S703). 프로그램 상태의 검증은 복수의 프로그램 상태들을 검증하기 위하여 제어 신호(CTR)에 기초하여 전압 생성기(120)에서 생성된 복수의 검증 전압들을 메모리 셀 어레이(130)에 인가하고, 비트라인을 통하여 페이지 버퍼(140)가 메모리 셀 어레이(130)에 프로그램 된 독출 데이터(DOUT)를 수신하는 과정을 포함한다. 프로그램 상태의 검증 동작에 대해서는 후술하도록 한다.
에러 검사부(150)는 독출 데이터(DOUT)를 수신하여 기입 데이터(DIN)와 비교하여 에러 검출 신호(EDT)를 생성한다. 페일 상태 카운트 부(161)는 에러 검출 신호(EDT)에 기초하여 복수의 프로그램 상태들에 대하여 페일 여부를 판단한다. 프로그램 검증 전압이 순차적으로 인가되기 때문에 각 프로그램 상태들에 대하여 페일 여부를 판단하며, 여기서 페일 여부는 각 프로그램 상태에 대하여 페일 비트를 카운트하는 것이 아니라, 각 프로그램 상태에 대하여 페일 비트가 존재하는 지 여부에 기초하여 판단된다.
페일 상태 판단기(1611)는 프로그램 상태의 페일 여부를 판단하여 페일된 프로그램 상태를 카운트 하고 페일된 프로그램 상태 수를 나타내는 페일 상태 카운트 신호(FS)를 생성한다(단계 S705).
제1 프로그램 모드 판단기(1613)는 페일 상태 카운트 신호(FS) 및 에러 정정 가능한 비트 수에 기초하여 페일된 프로그램 상태 수와 에러 정정 가능한 비트 수를 비교한다.
페일된 프로그램 상태 수가 에러 정정 가능한 비트 수보다 작거나 같은 경우(단계 S707: YES), 제1 프로그램 모드 판단기(1613)는 제1 프로그램 모드 신호(PMODE1)를 활성화시킨다.
반면에, 페일된 프로그램 상태 수가 에러 정정 가능한 비트 수보다 큰 경우(단계 S707: NO), 제1 프로그램 모드 판단기(1613)는 제1 프로그램 모드 신호(PMODE1)를 비활성화시킨다. 비활성화된 제1 프로그램 모드 신호(PMODE1)는 제어 로직(110)에 제공되어, 다음 순번의 프로그램 루프를 수행하도록 한다.
전압 생성기(120)는 다시 수행되는 프로그램 루프에서 메모리 셀 어레이(130)에 인가되는 프로그램 전압을 스텝 전압(Vst)만큼 증가하도록 생성할 수 있다. 따라서, 페일된 프로그램 상태 수가 에러 정정 가능한 비트 수보다 큰 경우에는 별도로 페일 비트를 카운트 하지 않고 프로그램 루프가 계속 수행된다.
페일 비트 카운트 부(163)는 제1 프로그램 모드 신호(PMODE1)에 응답하여, 에러 검출 신호(EDT)에 포함된 페일 비트를 카운트 한다(단계 S709).
페일 비트 카운트 부(163)는 카운트 된 페일 비트 수와 에러 정정 가능한 비트 수를 비교하여, 카운트된 페일 비트 수가 에러 정정 가능한 비트 수보다 작거나 같은 경우(단계 S711: YES), 제2 프로그램 모드 신호(PMODE2)를 활성화시켜 프로그램 동작을 완료한다. 반면에, 카운트된 페일 비트 수가 에러 정정 가능한 비트 수보다 큰 경우(단계 S711: NO), 페일 비트 카운트 부(163)는 제2 프로그램 모드 신호(PMODE2)를 비활성화시킨다.
제어 로직(110)은 제2 프로그램 루프 신호(PLP2)에 응답하여 다음 순번의 프로그램 루프를 수행한다. 따라서 제어 로직(110)는 제1 및 제2 프로그램 모드 신호들(PMODE1, PMODE2) 중에서 적어도 하나의 신호에 응답하여 다음 순번의 프로그램 루프를 수행한다. 예를 들어, 제1 및 제2 프로그램 모드 신호들(PMODE1, PMODE2)이 하이 인에이블 신호인 경우, 제어 로직(110)은 제1 및 제2 프로그램 모드 신호들(PMODE1, PMODE2)중 적어도 하나의 하강 엣지에 응답하여 다음 순번의 프로그램 루프를 수행할 수 있다.
도 8은 n번째 프로그램 루프에 있어서 도 7의 순차적인 프로그램 상태 검증 단계를 나타내는 흐름도이다.
전압 생성기(120)에서 생성된 워드라인 전압이 메모리 셀 어레이에 인가된다(단계 S7050). 예를 들어, 워드라인 전압은 프로그램 전압(Vpgm) 및 패스 전압(Vpass)을 포함할 수 있으며, 프로그램 전압(Vpgm)은 프로그램 루프가 반복됨에 따라 증가할 수 있다.
직전 프로그램 루프인(n-1)번째 프로그램 루프에서 제1 프로그램 상태가 페일로 판단된 경우(단계 S7051: YES), 메모리 셀 어레이(130)에 제1 프로그램 상태 검증 전압(Vref1)이 인가된다(단계 S7052).
프로그램 전압에 의하여 프로그램 된 데이터(DOUT)를 수신하여 제1 프로그램 상태의 페일 여부를 판단한다(단계 S7053). 프로그램 상태의 페일 여부의 판단은 에러 검사부(150)를 통하여 생성된 에러 검출 신호(EDT)를 수신하여 프로그램 상태 카운트 부(161)에서 수행될 수 있다. 프로그램 상태의 페일 여부는 상응하는 검증 전압에 대하여 페일 비트를 카운트 하지 않고, 페일 비트가 존재하는 지 여부에 따라 판단된다. 즉, 적어도 하나의 페일 비트가 존재하는 경우, 프로그램 상태는 페일로 판단된다.
직전 프로그램 루프인 (n-1)번째 프로그램 루프에서 제1 프로그램 상태가 패스로 판단된 경우(단계 S7051: NO), 제1 프로그램 상태는 검증되지 않고, 제2 프로그램 상태가 검증된다.
직전 프로그램 루프인 (n-1)번째 프로그램 루프에서 제2 프로그램 상태가 페일로 판단된 경우(단계 S7054: YES), 제2 프로그램 상태를 검증한다. 제2 프로그램 상태의 검증은 제1 프로그램 상태의 검증과 제2 프로그램 상태 검증 전압(Vref2)을 메모리 셀 어레이(130)에 인가하는 것을 제외하고는 실질적으로 동일하다.
메모리 셀 어레이(130)에 제2 프로그램 상태 검증 전압(Vref2)이 인가되고(단계 S7055), 프로그램 전압에 의하여 독출 데이터(DOUT)를 수신하여 제2 프로그램 상태의 페일 여부를 판단한다(단계 S7056).
직전 프로그램 루프인 (n-1)번째 프로그램 루프에서 제2 프로그램 상태가 패스로 판단된 경우(단계 S7054: NO), 제2 프로그램 상태는 검증되지 않고, 제3 프로그램 상태가 검증된다.
직전 프로그램 루프인 (n-1)번째 프로그램 루프에서 제k 프로그램 상태가 페일로 판단된 경우(단계 S7057: YES), 제k 프로그램 상태를 검증한다. 메모리 셀 어레이(130)에 제k 프로그램 상태 검증 전압(Vrefk)이 인가되고(단계 S7058), 프로그램 전압에 의하여 독출 데이터(DOUT)를 수신하여 제k 프로그램 상태의 페일 여부를 판단한다(단계 S7059).
직전 프로그램 루프인 (n-1)번째 프로그램 루프에서 제k 프로그램 상태가 패스로 판단된 경우(단계 S7057: NO), 제k 프로그램 상태는 검증되지 않고 프로그램 상태들에 대한 순차적인 검증이 완료된다.
즉, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는 순차적인 검증 과정에 있어서, 각 프로그램 상태에 대하여 페일 비트를 카운트 하지 않고, 페일 비트의 존재 여부 만으로 프로그램 상태 페일 여부를 판단한다.
따라서 각 프로그램 상태에 대하여 검증 단계 마다 페일 비트를 카운트 하여 프로그램 루프 전체로 합산하여 현재 프로그램 루프의 패스/페일 여부를 판단하지 않고, 페일 비트 존재 여부에 의하여 판단된 프로그램 상태 패스/페일에 기초하여 페일된 프로그램 상태 수가 에러 정정 가능한 비트 수보다 작거나 같은 경우에만 페일 비트를 카운트 하도록 하여, 각 프로그램 루프마다 페일 비트를 카운트 하여 발생하는 동작 속도의 감소를 최소화할 수 있다.
도 9a 내지 9c는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치에 있어서 에러 정정 가능한 비트 수가 4일 때, 프로그램 상태의 판단과 페일 비트 수를 나타내는 도면이다.
도 9a 내지 9c에서 프로그램 상태 판단은 복수의 프로그램 상태에 대한 패스 혹은 페일 여부를 나타내고, 페일 비트 수는 복수의 프로그램 상태에 대한 페일 비트 수를 나타낸다.
도 9a는 (n-2)번째 프로그램 루프에서의 복수의 프로그램 상태에 대한 정보라고 가정한다.
에러 검출 신호(EDT)에 기초하여 페일 비트가 존재하지 않는 제1 및 제7 프로그램 상태는 패스된 프로그램 상태로 판단되고, 제2 내지 제6 상태들 및 제 8 상태는 페일된 프로그램 상태로 판단된다.
도 9a에 있어서, 페일된 프로그램 상태 수는 7이므로 페일된 프로그램 상태 수가 에러 정정 가능한 비트 수보다 크기 때문에, 페일 비트 수를 카운트 하지 않아도 현재 프로그램 루프에서는 메모리 셀이 원하는 프로그램 상태에 도달되지 않았으며, 추가적인 프로그램 루프를 수행할 필요가 있음을 알 수 있다. 따라서, 페일 비트 수를 카운트 하지 않고, 제1 프로그램 모드 신호(PMODE1)를비활성화시켜 제어 로직(110)에 제공하여 제(n-1)번째 프로그램 루프가 수행되도록 한다.
도 9b는 제(n-1)번째 프로그램 루프에 있어서 복수의 프로그램 상태들에 대한 정보이다.
제1 내지 제8 프로그램 상태들에 대하여 검증 전압들을 순차적으로 인가하여 에러 검출 신호(EDT)에 기초하여 각 프로그램 상태 별로 페일 비트의 존재 여부에 따라 페일 여부를 판단한 결과, 제1, 제5, 제7 및 제8 프로그램 상태가 패스된 프로그램 상태로 판단되고, 제2, 제3, 제5 및 제6 프로그램 상태가 페일된 프로그램 상태로 판단된 것을 알 수 있다.
도 9a의 제(n-2)번째 프로그램 루프에 의하여 프로그램 된 메모리 셀 어레이(130)에 제(n-2)번째 프로그램 루프에서 메모리 셀 어레이(130)에 인가되었던 프로그램 전압보다 높은 프로그램 전압을 인가하여, 패스된 것으로 판단된 프로그램 상태들이 증가하였다.
페일된 프로그램 상태 수는 4로, 에러 정정 가능한 비트 수와 같기 때문에, 페일 상태 카운트 부(161)는 제1 프로그램 모드 신호(PMODE1)를 활성화시켜 페일 비트 카운트 부(165)의 동작을 개시 시킨다. 하나의 프로그램 루프에서 페일된 프로그램 상태 수가 에러 정정 가능한 비트 수와 같거나 작은 경우에만 페일 비트를카운트 하도록 하여 페일 비트 카운트에 소요되는 시간을 줄일 수 있다.
카운트 된 페일 비트 수는 11 비트로, 도 6의 페일 비트 카운터(1651)는 페일 비트 카운트 신호(CNTFB)로 제2 프로그램 모드 판단기(1653)에 제공할 수 있다. 제2 프로그램 모드 판단기(1653)는 페일 비트 카운트 신호(CNTFB)에 기초하였을 때, 카운트된 페일 비트 수가 에러 정정 가능한 비트 수보다 크기 때문에 제2 프로그램 모드 신호(PMODE2)를 비활성화시켜 제어 로직(110)에 제공하여, 다음 순번의 프로그램 루프를 수행하도록 한다.
도 9c는 n번째 프로그램 루프 수행에 의하여 프로그램 된 메모리 셀 어레이(130)에서 감지된 프로그램 된 데이터(DOUT)에 기초한 프로그램 상태 의 패스 혹은 페일 여부 및 페일 비트 수를 나타내는 도면이다.
n번째 프로그램 루프를 수행한 결과, 제2 및 제3 프로그램 상태가 페일된 프로그램 상태로 판단된다. 프로그램 루프가 반복적으로 수행됨에 따라 페일된 것으로 판단되는 프로그램 상태의 수는 감소하기 때문에, n번째 프로그램 루프를 수행하는 동안, 프로그램 상태 카운트 부(161)는 프로그램 상태의 페일 여부를 판단하지 않고 제1 프로그램 모드 신호(PMODE1)를 활성화된 상태로 유지할 수 있다.
페일 비트 카운트 부(165)에서 카운트 된 페일 비트 수는 3비트로 에러 정정 가능한 비트 수보다 작기 때문에, 제2 프로그램 모드 판단기 (1653)는 제2 프로그램 모드 신호(PMODE2)를 활성화시켜 제어 로직(110)에 제공한다.
프로그램이 완료된 경우, 독출 동작 동안에 에러 정정부(170)는 독출 데이터(DOUT)에 포함된 3비트의 페일 비트들을 정정하여 출력 데이터(IOUT)를 외부로 제공할 수 있다.
도 10은 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 프로그램 동작을 나타내는 흐름도이다.
도 7에 도시된 실시예와 비교하였을 때, 도 10에 도시된 실시예에서는페일 상태 카운트 부(161)에 포함된 페일 상태 판단기(1611)에서 생성한 페일 상태 카운트 신호(FS)에 기초하였을 때, 페일된 프로그램 상태 수가 에러 정정 가능한 비트 수보다도 작은 경우(단계 S707: YES)라고 하더라도, 페일된 프로그램 상태가 존재하지 않는 경우, 즉, 페일된 프로그램 상태 수가 0인 경우(단계 S708: NO), 페일 비트가 존재하지 않기 때문에 프로그램 동작을 완료한다. 프로그램 동작이 완료 되는 것은 제1 프로그램 모드 판단기(1613)에서 프로그램 완료 신호(TMN)를 활성화시켜 제어 로직(110)에 제공함으로써 구현될 수 있다. 프로그램 완료 신호(TMN)는 페일 상태 판단기(1611)에서 페일된 프로그램 상태를 카운트하여 활성화될 수 있다.
페일된 프로그램 상태 수가 0보다 큰 경우(단계 S408: YES), 제1 프로그램 모드 판단기(1613)는 페일 비트 카운트 활성화 신호(FBEN)를 생성한다. 페일 비트 카운트 부(165)에 포함된 페일 비트 카운터(1651)는 제1 프로그램 모드 신호(PMODE1)에 응답하여 페일 비트 수를 카운트 한다(단계 S409). 예를 들어, 제1 프로그램 모드 신호(PMODE1)가 논리 상태 '하이'에 상응하도록 활성화되는 경우, 페일 비트 카운터(1651)는 제1 프로그램 모드 신호(PMODE1)의 상승 엣지에 응답하여 페일 비트 수를 카운트할 수 있다.
제2 프로그램 모드 판단기(1653)는 카운트된 페일 비트 수와 에러 정정 가능한 비트 수를 비교하여, 카운트된 페일 비트 수가 에러 정정 가능한 비트 수보다 작거나 같은 경우(단계 S711: YES), 제2 프로그램 모드 신호(PMODE2)를 활성화시켜 제어 로직(110)에 제공함으로써 프로그램 동작을 완료시킨다.
카운트된 페일 비트 수가 에러 정정 가능한 비트 수보다 큰 경우(단계 S411: NO), 제2 프로그램 모드 판단기(1653)는 제2 프로그램 모드 신호(PMODE2)를 비활성화시켜, 제어 로직(110)으로 하여금 다음 순번의 프로그램 루프를 수행하도록 한다.
도 11은 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치를 나타내는 블록도이다.
도 11을 참조하면, 비휘발성 메모리 장치(100b)는 제어 로직(110), 전압 생성기(120), 메모리 셀 어레이(130), 페이지 버퍼(140), 에러 검사부(150), 프로그램 검증 회로(160), 에러 정정부(170) 및 루프 카운터(180)를 포함할 수 있다.
도 1의 비휘발성 메모리 장치(100a)와 비교하였을 때, 도 11의 비휘발성 메모리 장치(100b)는 프로그램 루프 수를 카운트하는 루프 카운터(180)를 더 포함한다.
제어 로직(110)은 프로그램 모드 신호(PMODE)에 응답하여 제어 신호(CTR)를 생성하여 프로그램 루프를 수행한다. 특히, 프로그램 모드 신호(PMODE)는 제1 및 제2 프로그램 모드 신호들(PMODE1, PMODE2)을 포함하며, 제어 로직(110)은 제1 프로그램 모드 신호(PMODE1) 및 제2 프로그램 모드 신호(PMODE2)들 중 적어도 하나의 상승 혹은 하강 엣지에 응답하여 프로그램 루프를 수행할 수 있다. 예를 들어, 제1 및 제2 프로그램 모드 신호들(PMODE1, PMODE2)이 논리 상태 '하이'에 상응하도록 활성화되는 경우, 제어 로직(110)은 제1 및 제2 프로그램 모드 신호들(PMODE1, PMODE2)중 적어도 하나의 하강 엣지에 응답하여 다음 순번의 프로그램 루프를 수행한다.
제어 로직(110)은 외부에서 입력되거나 미리 설정된 최대 프로그램 루프 수(Lmax)를 저장하여 루프 카운트 신호(CLP)와 비교하여 프로그램 동작에 있어서, 프로그램 루프를 계속 수행할 지 여부를 결정한다. 즉, 제1 혹은 제2 프로그램 모드 신호(PMODE1, PMODE2)가 비활성화되는 하강 엣지를 감지하였다고 하더라도, 현재 카운트된 프로그램 루프 수가 최대 프로그램 루프 수(Lmax)를 초과하는 경우에는 프로그램 동작을 완료하고, 프로그램 동작이 페일된 것으로 판단한다.
전압 생성기(120)는 제어 로직(110)에서 생성된 제어 신호(CTR)에 기초하여 워드라인 전압(Vwl)을 생성하여 메모리 셀 어레이(130)에 제공한다.
메모리 셀 어레이(130)는 복수의 워드라인들과 복수의 비트라인들이 교차하는 영역들에 배열된 복수의 메모리 셀들을 포함하며, 행 디코더 및 열 디코더를 포함할 수 있다.
메모리 셀 어레이(130)는 워드라인 전압(Vwl)에 포함된 프로그램 전압(Vpgm) 및 페이지 버퍼(140)에서 제공된 기입 데이터(DIN)에 기초하여 데이터를 기록한다. 프로그램 검증 단계에서는 워드라인 전압(Vwl)에 포함된 검증 전압(Vref)에 기초하여 독출 데이터(DOUT)를 페이지 버퍼(140)에 제공한다.
페이지 버퍼(140)는 독출 데이터(DOUT)를 수신하여 임시로 저장하여 에러 검사부(150)에 제공한다.
에러 검사부(150)는 독출 데이터(DOUT)를 기입 데이터(DIN)와 비교하거나 에러 정정 코드를 사용하는 방법으로 에러 검출 신호(EDT)를 생성하여 프로그램 검증 회로(160)에 제공한다.
프로그램 검증 회로(160)는 에러 검출 신호(EDT)에 기초하여 복수의 프로그램 상태들 중 페일 비트의 존재 여부에 따라 페일된 프로그램 상태를 판단하고, 페일된 프로그램 상태 수가 에러 정정 가능한 비트 수보다 작거나 같은 경우에만 페일 비트를 카운트 한다. 반면에 페일된 프로그램 상태 수가 에러 정정 가능한 비트 수보다 큰 경우, 프로그램 모드 신호(PMODE)를 비활성화시켜 다음 순번의 프로그램 루프를 수행하도록 한다.
프로그램 검증 회로(160)는 페일 비트를 카운트 하여, 카운트 된 페일 비트 수가 에러 정정 가능한 비트 수보다 작거나 같은 경우, 제2 프로그램 모드 신호(PMODE2)를 활성화시켜 루프 카운터(180) 및 제어 로직(110)에 제공한다. 이 경우, 프로그램 동작이 완료되어 다음 순번의 프로그램 루프는 수행되지 않는다.
카운트 된 페일 비트 수가 에러 정정 가능한 비트 수보다 큰 경우, 프로그램 검증 회로(160)는 제2 프로그램 모드 신호(PMODE2)를 비활성화시켜 추가적인 프로그램 루프를 수행하도록 한다.
루프 카운터(180)는 프로그램 모드 신호(PMODE)를 수신하여 프로그램 루프 수를 카운트 하여 루프 카운트 신호(CLP)를 생성한다. 프로그램 루프 수는 초기 상태에서 '1'로 설정될 수 있다.
도 12는 도 11의 비휘발성 메모리 장치의 프로그램 동작을 설명하기 위한 흐름도이다.
제어 로직(110)에 의하여 프로그램 루프가 개시된다(단계 S1201). 프로그램 루프는 프로그램 모드 신호(PMODE)에 응답하여 개시될 수 있다.
프로그램 전압을 인가하여 메모리 셀 어레이(130)에 데이터를 프로그램 하고, 순차적으로 프로그램 상태를 검증한다(단계 S1203). 프로그램 상태의 검증은 복수의 프로그램 상태들을 검증하기 위하여 전압 생성기(120)에서 제어 신호(CTR)에 기초하여 생성된 복수의 검증 전압들을 메모리 셀 어레이(130)에 인가하고, 비트라인을 통하여 페이지 버퍼(140)가 프로그램 된 데이터(DOUT)를 수신하는 과정을 포함하여 이루어진다.
프로그램 검증 회로(160)는 페일된 프로그램 상태를 카운트 한다(단계 S1205). 각 프로그램 상태에 대하여 페일 비트를 적어도 하나 포함하고 있는 경우, 페일된 프로그램 상태로 판단되며, 페일된 프로그램 상태의 수를 카운트 하여 에러 정정 가능한 비트 수와 비교한다. 에러 정정 가능한 비트 수는 특정한 값으로 미리 설정되거나, 에러 정정부(170)에서 에러를 정정하기 위하여 사용하는 에러 정정 코드에 의하여 결정될 수 있다.
페일된 프로그램 상태 수가 에러 정정 가능한 비트 수보다 큰 경우(단계 S1207: NO), 제1 프로그램 모드 신호(PMODE1)가비활성화되어 루프 카운터(190)에 제공된다. 루프 카운터(190)는 루프 카운트(m)를 1만큼 증가시키고(단계 S1208), 제어 로직(110)는 최대 프로그램 루프 수(Lmax)와 루프 카운트(m)를 비교하여, 현재 루프 카운트가 최대 프로그램 루프 수(Lmax)보다 작거나 같은 경우(단계 S1210: NO), 다음 순번의 프로그램 루프를 수행한다.
현재 루프 카운트가 최대 프로그램 루프 수(Lmax)보다 큰 경우(단계 S1210: YES), 최대 프로그램 루프 수행 횟수를 초과한 것으로 판단되어 프로그램 동작은 페일로 판단되고(단계 S1212), 프로그램 동작은 종료된다.
페일된 프로그램 상태 수가 에러 정정 가능한 비트 수보다 작거나 같은 경우(단계 S1207: YES), 프로그램 검증 회로(160)는 페일 비트를 카운트 한다(단계 S1209).
카운트된 페일 비트 수가 에러 정정 가능한 비트 수보다 큰 경우(단계 S1211: NO), 프로그램 검증 회로(160)는 제2 프로그램 모드 신호(PMODE2)를비활성화시켜 루프 카운터(190) 및 제어 로직(110)에 제공한다.
루프 카운터(190)는 루프 카운트(m)를 1만큼 증가시키고(단계 S1208), 제어 로직(110)은 최대 프로그램 루프 수(Lmax)와 루프 카운트(m)를 비교하여, 현재 루프 카운트가 최대 프로그램 루프 수(Lmax)보다 작거나 같은 경우(단계 S1210: NO), 다음 순번의 프로그램 루프를 수행한다.
현재 루프 카운트가 최대 프로그램 루프 수(Lmax)보다 큰 경우(단계 S1210: YES), 최대 프로그램 루프 수행 횟수를 초과한 것으로 판단되어 프로그램 동작은 페일로 판단되고(단계 S1212), 프로그램 동작은 종료된다.
카운트된 페일 비트 수가 에러 정정 가능한 비트 수보다 작거나 같은 경우(단계 S1211: YES), 프로그램 검증 회로(160)는 제2 프로그램 모드 신호(PMODE2)를 활성화시켜 에러 정정부(170) 및 제어 로직(110)에 제공한다.
본 발명에 따른 비휘발성 메모리 장치는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지를 이용하여 실장된 메모리 장치에 이용될 수 있다. 또한, 반도체 메모리 장치를 포함하는 컴퓨팅 시스템에도 이용될 수 있다.
본 발명에 따른 프로그램 검증 회로는 전기적으로 프로그램 되는 반도체 메모리 장치에 사용될 수 있으며, 프로그램 검증 시간을 줄여 전체 프로그램 동작 시간을 줄이므로, 빠른 동작을 요구하는 반도체 메모리 장치에 사용될 수 있다.
또한 각 프로그램 루프마다 페일 비트 카운트를 수행하는데 소모되는 전력을 줄일 수 있어, 저전력을 요구하는 반도체 메모리 장치에 사용될 수 있다.
상기에서는 본 발명이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.
110: 제어 로직
120: 전압 생성기
130: 메모리 셀 어레이
140: 페이지 버퍼
150: 에러 검사부
160: 프로그램 검증 회로
170: 에러 정정부

Claims (10)

  1. 복수의 프로그램 상태들에 대한 페일 비트 존재 여부에 기초하여 각각의 프로그램 상태 페일 여부를 나타내는 제1 프로그램 모드 신호를 생성하는 페일 상태 카운트 부； 및
    상기 제1 프로그램 모드 신호에 응답하여 상기 복수의 프로그램 상태들의 페일 비트들을 카운트하고 프로그램 동작의 완료 여부를 나타내는 제2 프로그램 모드 신호를 생성하는 페일 비트 카운트 부를 포함하고,
    상기 페일 상태 카운트 부는,
    상기 복수의 프로그램 상태들에 대한 페일 여부를 판단하여 페일된 프로그램 상태 수를 나타내는 페일 상태 카운트 신호를 생성하는 페일 상태 판단기； 및
    상기 페일 상태 카운트 신호가 나타내는 상기 페일된 프로그램 상태 수를 에러 정정 가능한 비트 수와 비교하여, 상기 제1 프로그램 모드 신호를 생성하는 제1 프로그램 모드 판단기를 포함하는 것을 특징으로 하는 프로그램 검증 회로.
  2. 삭제
  3. 제1 항에 있어서, 상기 제1 프로그램 모드 판단기는,
    상기 페일된 프로그램 상태 수가 상기 에러 정정 가능한 비트 수 보다 작거나 같은 경우, 상기 제1 프로그램 모드 신호를 활성화시키고, 상기 페일된 프로그램 상태 수가 상기 에러 정정 가능한 비트 수 보다 큰 경우, 상기 제1 프로그램 모드 신호를 비활성화시키는 것을 특징으로 하는 프로그램 검증 회로.
  4. 제1 항에 있어서, 상기 페일 비트 카운트 부는,
    상기 제1 프로그램 모드 신호에 응답하여 상기 페일 비트들을 카운트 하여 페일 비트 수를 나타내는 페일 비트 카운트 신호를 생성하는 페일 비트 카운터； 및
    상기 페일 비트 카운트 신호 및 상기 에러 정정 가능한 비트 수에 기초하여, 상기 제2 프로그램 모드 신호를 생성하는 제2 프로그램 모드 판단기를 포함하는 것을 특징으로 하는 프로그램 검증 회로.
  5. 제4 항에 있어서, 상기 제2 프로그램 모드 판단기는,
    상기 페일 비트 수가 상기 에러 정정 가능한 비트 수보다 작거나 같은 경우, 상기 제2 프로그램 모드 신호를 활성화시키고, 상기 페일 비트 수가 상기 에러 정정 가능한 비트 수보다 큰 경우, 제2 프로그램 모드 신호를 비활성화시키는 것을 특징으로 하는 프로그램 검증 회로.
  6. 복수의 워드라인들과 복수의 비트라인들이 교차하는 영역들에 배열된 복수의 메모리 셀들을 포함하는 메모리 셀 어레이；
    상기 메모리 셀 어레이에 프로그램 될 기입 데이터를 저장하거나 혹은 상기 메모리 셀 어레이로부터 감지된 독출 데이터를 저장하는 페이지 버퍼；
    상기 독출 데이터의 에러를 검사하여 에러 검출 신호를 생성하는 에러 검사부；
    상기 에러 검출 신호에 기초하여 상기 복수의 프로그램 상태들에 대한 페일 비트 존재 여부에 따라 각각의 프로그램 상태 페일 여부를 나타내는 제1 프로그램 모드 신호를 생성하는 페일 상태 카운트 부；
    상기 제1 프로그램 모드 신호에 응답하여 상기 복수의 프로그램 상태들의 페일 비트들을 카운트하고 제2 프로그램 모드 신호를 생성하는 페일 비트 카운트 부； 및
    상기 제1 및 제2 프로그램 모드 신호들 중 적어도 하나에 기초하여 제어 신호를 생성하는 제어 로직을 포함하고,
    상기 페일 상태 카운트 부는,
    상기 복수의 프로그램 상태들에 대한 페일 여부를 판단하여 페일된 프로그램 상태 수를 나타내는 페일 상태 카운트 신호를 생성하는 페일 상태 판단기； 및
    상기 페일 상태 카운트 신호가 나타내는 상기 페일된 프로그램 상태 수를 에러 정정 가능한 비트 수와 비교하여, 상기 제1 프로그램 모드 신호를 생성하는 제1 프로그램 모드 판단기를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  7. 제6 항에 있어서,
    상기 독출 데이터를 수신하여 에러 정정 코드를 이용하여 상기 독출 데이터의 에러를 정정하는 에러 정정부를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  8. 제6 항에 있어서,
    상기 제1 및 제2 프로그램 모드 신호들에 응답하여 프로그램 루프를 카운트 하는 루프 카운터를 더 포함하며,
    상기 제어 로직은 상기 카운트된 프로그램 루프 수가 최대 프로그램 루프 수 보다 큰 경우, 프로그램 동작은 페일된 것으로 판단하는 것을 특징으로 하는 비휘발성 메모리 장치.
  9. 제6 항에 있어서,
    상기 제어 신호에 기초하여 상기 메모리 셀 어레이의 복수의 워드라인들에 인가되는 프로그램 전압 및 패스 전압을 생성하는 전압 생성기를 더 포함하며,
    상기 프로그램 전압은 프로그램 루프가 반복됨에 따라 순차적으로 증가하는 증가형 스텝 펄스(Incremental Step Pulse) 전압인 것을 특징으로 하는 비휘발성 메모리 장치.
  10. 제6 항에 있어서, 상기 복수의 메모리 셀들 각각은 복수의 프로그램 상태들로 표현되는 복수의 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell) 타입인 것을 특징으로 하는 비휘발성 메모리 장치.
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