KR102387956B1 - 불휘발성 메모리 장치를 포함하는 메모리 시스템 - Google Patents

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Abstract

본 발명은 메모리 시스템에 관한 것으로, 메모리 시스템은 제 1 프로그램 모드 또는 상기 제 1 프로그램 모드보다 높은 읽기 마진을 갖도록 데이터를 프로그램하는 제 2 프로그램 모드를 갖는 불휘발성 메모리 장치 그리고 리드 리클레임에 따른 프로그램 동작시, 프로그램되는 데이터를 상기 제 2 프로그램 모드로 프로그램하도록 상기 불휘발성 메모리 장치를 제어하는 메모리 컨트롤러를 포함한다.

Description

불휘발성 메모리 장치를 포함하는 메모리 시스템{MEMORY SYSTEM INCLUDING NONVOLATILE MEMORY DEVICE}
본 발명은 반도체 메모리에 관한 것으로 더욱 상세하게는 불휘발성 메모리 장치를 포함하는 메모리 시스템에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리 장치, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다.
플래시 메모리는 대용량, 저소음, 저전력 등의 장점으로 다양한 분야에서 사용된다. 플래시 메모리는 메모리 셀들의 문턱 전압을 가변시킴으로써 데이터를 저장한다. 최근에는 반도체 기술이 향상됨에 따라, 하나의 메모리 셀에 적어도 2-비트를 저장하는 멀티-레벨 셀(MLC; multi level cell)이 널리 사용되고 있다.
메모리 셀에 저장된 데이터는 시간이 지남에 따라 또는 리드 동작에 따른 디스터브 등으로 인해 그 특성이 열화된다. 따라서 데이터의 신뢰성을 보장하기 위해 데이터의 신뢰성이 설정된 기준값 이하로 떨어지는 경우 이를 플래시 메모리는 메모리 컨트롤러의 명령에 따라 리드 리클레임 동작을 수행한다. 이러한 리드 리클레임 동작은 신뢰성이 악화된 데이터를 새로운 메모리 블록에 다시 프로그램하는 동작을 의미한다.
본 발명의 목적은 리드 리클레임 의해서 형성되는 문턱전압 산포를 다른 프로그램 동작에 따라 형성되는 문턱전압 산포와 다르게 형성하여 성능을 향상시키는 불휘발성 메모리 장치 및 그것을 포함하는 메모리 시스템을 제공하는데 있다.
본 발명에 따른 메모리 시스템은 제 1 프로그램 모드 또는 상기 제 1 프로그램 모드보다 높은 읽기 마진을 갖도록 데이터를 프로그램하는 제 2 프로그램 모드를 갖는 불휘발성 메모리 장치, 그리고 리드 리클레임에 따른 프로그램 동작시, 프로그램되는 데이터를 상기 제 2 프로그램 모드로 프로그램하도록 상기 불휘발성 메모리 장치를 제어하는 메모리 컨트롤러를 포함한다.
본 발명에 따른 메모리 시스템은 노말 프로그램 모드 또는 상기 노말 프로그램 모드보다 높은 읽기 마진을 갖도록 데이터를 프로그램하는 리클레임 프로그램 모드를 갖는 불휘발성 메모리 장치, 그리고 상기 불휘발성 메모리 장치로부터 독출된 읽기 데이터의 에러 비트를 검출하고 상기 검출된 에러 비트의 수가 기준 값 이상인 경우 상기 불휘발성 메모리 장치의 프리 블록에 상기 독출된 읽기 데이터를 상기 리클레임 프로그램 모드로 프로그램하도록 상기 불휘발성 메모리 장치를 제어하는 메모리 컨트롤러를 포함하는 메모리 시스템.
본 발명에 따르면, 메모리 시스템의 리드 리클레임에 따른 프로그램 동작시 다른 프로그램 동작에 비해 메모리 셀의 문턱전압 산포가 더 샤프하게 형성되도록 프로그램함으로써, 리드 리클레임 발생 빈도수를 감소시킬 수 있다. 따라서, 리드 리클레임 동작에 따른 레이턴시를 감소시킬 수 있고, 쓰기 증폭 인자(WAF)의 증가를 줄일 수 있어 불휘발성 메모리 장치를 포함하는 메모리 시스템의 성능 및 수명을 증가시킬 수 있다
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 보여주는 블록도이다.
도 2는 도 1의 메모리 컨트롤러를 상세하게 보여주는 블록도이다.
도 3은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다.
도 4는 본 발명에 따른 불휘발성 메모리 장치에 포함된 메모리 블록의 일 예를 보여주는 회로도이다.
도 5는 본 발명에 따른 메모리 시스템의 프로그램 개념을 개략적으로 보여주는 순서도이다.
도 6은 본 발명에 따른 노말 프로그램 동작 및 리클레임 프로그램 동작에 따른 최종 프로그램 상태의 문턱전압 산포를 예시적으로 보여주는 도면이다.
도 7a는 본 발명의 실시 예에 따른 노말 프로그램 동작을 간략히 보여주는 도면이며, 도 7b는 본 발명의 실시 예에 따른 리클레임 프로그램 동작을 간략히 보여주는 도면이다.
도 8은 도 7a 및 도 7b의 프로그램 동작에 따라 선택된 워드라인으로 인가되는 프로그램 전압 및 검증 전압을 예시적으로 보여주는 도면이다.
도 9a는 본 발명의 다른 실시 예에 따른 노말 프로그램 동작을 간략히 보여주는 도면이며, 도 9b는 본 발명의 다른 실시 예에 따른 리클레임 프로그램 동작을 간략히 보여주는 도면이다.
도 10은 도 9a 및 도 9b의 프로그램 동작에 따라 선택된 워드라인으로 인가되는 프로그램 전압 및 검증 전압을 예시적으로 보여주는 도면이다.
도 11은 본 발명의 또 다른 실시 예에 따른 리클레임 프로그램 동작을 간략히 보여주는 도면이다.
도 12는 도 11의 프로그램 동작에 따라 선택된 워드라인으로 인가되는 프로그램 전압 및 검증 전압을 예시적으로 보여주는 도면이다.
도 13은 본 발명의 또 다른 실시 예에 따른 불휘발성 메모리 장치의 리클레임 프로그램 동작을 설명하기 위한 도면이다.
도 14는 본 발명에 따른 불휘발성 메모리 장치를 포함하는 SSD(Solid State Drive) 시스템을 예시적으로 보여주는 블록도이다.
앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다. 참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.
아래에서, 무선 통신 장치 및 그것의 동작 방법이 본 발명의 특징 및 기능을 설명하기 위한 한 예로서 사용된다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 본 발명은 다른 실시 예들을 통해 또한, 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 용도에 따라 수정되거나 변경될 수 있다.
비록 "제 1", "제 2" 등의 용어가 여기서 다양한 요소를 설명하기 위해 사용될 수 있다 하더라도, 이들 요소는 이 용어들에 의해 한정되지 않는다. 이 용어들은 단지 다른 것들로부터 하나의 구성요소를 구별하기 위해 사용될 수 있다. 본 발명의 상세한 설명에서 사용되는 "포함하는" 또는 "구성되는"과 같은 용어는 설명된 특징, 단계, 동작, 성분, 및/또는 구성요소의 존재를 명시하나, 추가적인 하나 또는 그 이상의 특징, 단계, 동작, 성분, 구성요소 및/또는 그들의 그룹의 존재를 가능하게 한다. 실시 예의 설명에 있어서, 각 층의 "위(상)/아래(하)(on/under)"에 형성되는 것으로 기재되는 경우에 있어, 위(상)/아래(하)는 직접적으로(directly) 또는 다른 층을 개재하여(indirectly) 형성되는 것을 모두 포함한다. 한 요소 또는 층이 다른 요소 또는 층에 "연결되는", "결합하는", 또는 "인접하는" 것으로 언급되는 때에는, 다른 요소 또는 층에 직접적으로 연결되거나, 결합 되거나, 또는 인접하는 것일 수 있고, 혹은 그 사이에 끼워지는 요소 또는 층이 존재할 수 있음이 잘 이해될 것이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 본 발명의 실시 예를 첨부된 도면을 참조하여 설명할 것이다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 보여주는 블록도이다. 도 1을 참조하면, 메모리 시스템(100)은 메모리 컨트롤러(110) 및 불휘발성 메모리 장치(120)를 포함한다. 예시적으로, 메모리 컨트롤러(110) 및 불휘발성 메모리 장치(120) 각각은 하나의 칩, 하나의 패키지, 또는 하나의 모듈로 제공될 수 있다. 또는, 메모리 컨트롤러(110) 및 불휘발성 메모리 장치(120)는 하나의 칩, 하나의 패키지, 또는 하나의 모듈로 형성되어, 메모리 카드, 메모리 스틱, 솔리드 스테이트 드라이브(SSD; Solid State Drive) 등과 같은 메모리 시스템로써 제공될 수 있다.
메모리 컨트롤러(110)는 불휘발성 메모리 장치(120)를 제어하도록 구성될 수 있다. 예를 들어, 메모리 컨트롤러(110)는 외부 요청에 따라 불휘발성 메모리 장치(120)에 데이터(DATA)를 기입하거나 또는 불휘발성 메모리 장치(120)에 저장된 데이터(DATA)를 독출하기 위하여, 어드레스(ADDR), 커맨드, 및 제어 신호(CTRL)를 불휘발성 메모리 장치(120)로 전송할 수 있다.
불휘발성 메모리 장치(120)는 메모리 컨트롤러(110)의 제어에 따라 메모리 컨트롤러(110)로부터 수신된 데이터(DATA)를 저장하거나 또는 저장된 데이터(DATA)를 메모리 컨트롤러(110)로 전송할 수 있다.
본 발명에 따른 메모리 컨트롤러(110)는 리드 리클레임 동작을 수행하도록 불휘발성 메모리 장치(120)를 제어할 수 있다. 리드 리클레임 동작은 불휘발성 메모리 장치(120)로부터 독출된 데이터에 포함된 에러가 기준값 이상인 경우(다시 말해서, 에러 비트수가 기준값 이상인 경우) 독출된 데이터가 저장된 메모리 셀들이 포함된 메모리 블록, 또는 메모리 블록의 일부의 데이터를 다른 메모리 블록으로 이동시키는 동작을 말한다. 즉, 리드 리클레임 동작은 다수의 에러 비트를 포함하는 데이터 또는 추후에 에러 비트의 수가 ECC 회로(115, 도 2 참조)의 에러 정정 능력을 초과할 가능성이 있는 데이터의 신뢰성을 유지하기 위해, 상술된 데이터를 다른 메모리 블록으로 이동시키는 동작이다. 메모리 컨트롤러(110)는 불휘발성 메모리 장치(120)로부터 데이터가 독출되는 경우 ECC 회로(115)를 통해 에러를 탐지 및 정정하고 에러가 정정된 데이터를 호스트(미도시) 또는 불휘발성 메모리 장치(120)로 전송할 수 있다. 이때, 상술한 바와 같이 불휘발성 메모리 장치(120)로부터 독출된 데이터의 에러 비트수가 설정된 기준값 이상인 경우 메모리 컨트롤러(110)는 리드 리클레임 동작을 수행하도록 불휘발성 메모리 장치(120)를 제어할 수 있다.
본 발명에 따른 메모리 컨트롤러(110)는 리드 리클레임 동작에 따른 프로그램 동작과 리드 리클레임 동작이 아닌 프로그램 동작(이하 노말 프로그램 동작, 예컨대, 호스트(미도시)로부터의 프로그램 요청에 따른 프로그램 동작)을 서로 다르게 수행할 수 있다. 메모리 컨트롤러(110)는 리드 리클레임 동작에 따른 프로그램 동작인 경우 불휘발성 메모리 장치(120)로 리클레임 프로그램 커맨드(RP_CMD)를 전송할 수 있다. 반면, 메모리 컨트롤러(110)는 노말 프로그램 동작에 따른 프로그램 동작인 경우 노말 프로그램 커맨드(NP_CMD)를 불휘발성 메모리 장치(120)로 전송할 수 있다.
불휘발성 메모리 장치(120)는 리클레임 프로그램 커맨드(RP_CMD) 또는 노말 프로그램 커맨드(NP_CMD)를 수신하고 각 커맨드에 대응하는 프로그램 동작을 수행한다. 불휘발성 메모리 장치(120)는 리클레임 프로그램 커맨드(RP_DMD)에 응답하여 리클레임 프로그램 동작을 수행한다. 또는 불휘발성 메모리 장치(120)는 노말 프로그램 커맨드(NP_CMD)에 응답하여 노말 프로그램 동작을 수행한다. 여기에서, 리클레임 프로그램 동작에 의해 형성되는 메모리 셀들의 문턱전압 산포의 폭은 노말 프로그램 동작에 의해 형성되는 문턱전압 산포의 폭보다 더 좁게 형성된다. 다시 말해, 리클레임 프로그램 동작에 따라 형성되는 프로그램 상태들의 읽기 마진(즉, 문턱전압 마진)이 노말 프로그램 동작에 비해 더 높게 형성된다. 따라서, 노말 프로그램 동작에 비해 리클레임 프로그램 동작에 따라 데이터를 프로그램하는 경우, 프로그램된 데이터는 리드 리텐션 또는 리드 디스터브에 더 강하게 된다. 따라서, 리드 리클레임에 따라 다른 메모리 블록에 프로그램된 데이터의 신뢰성이 개선될 수 있다. 만약, 리드 리클레임으로 프로그램된 데이터가 핫 데이터인 경우, 그 데이터에 대한 리드 리클레임 동작의 발생 주기가 길어질 것이다. 리드 리클레임 발생 주기가 길어지는 경우, 리드 리클레임 동작에 따른 메모리 시스템(100)의 레이턴시를 감소시킬 수 있고 결과적으로 메모리 시스템(100)의 성능이 개선될 수 있다.
상술된 본 발명의 실시 예에 따른 리클레임 프로그램 동작은 이하의 도면들을 참조하여 더욱 상세하게 설명된다.
도 2는 도 1의 메모리 컨트롤러를 상세하게 보여주는 블록도이다. 도 1 및 도 2를 참조하면, 메모리 컨트롤러(110)는 프로세서(111), SRAM(112), ROM(113), 호스트 인터페이스(114), ECC 회로(115), 및 플래시 인터페이스(118)를 포함할 수 있다. 메모리 컨트롤러(110)는 플래시 인터페이스(118)를 통해 불휘발성 메모리 장치(120)로부터 독출된 데이터의 에러를 ECC 회로(115)를 통해 탐지 및 정정할 수 있다. 메모리 컨트롤러(110)는 독출된 데이터의 에러 비트수가 설정된 기준값 이상인 경우 상술한 리드 리클레임 동작을 수행하도록 불휘발성 메모리 장치(120)를 제어할 수 있다.
프로세서(111)는 메모리 컨트롤러(110)의 제반 동작을 제어할 수 있다. 프로세서(111)는 메모리 컨트롤러(110)가 동작하는데 요구되는 다양한 연산을 처리할 수 있다.
SRAM(112)은 메모리 컨트롤러(110)의 버퍼 메모리, 캐시 메모리, 동작 메모리 등으로 사용될 수 있다.
ROM(113)은 메모리 컨트롤러(110)가 동작하는데 요구되는 다양한 정보를 펌웨어 형태로 저장할 수 있다.
메모리 컨트롤러(110)는 호스트 인터페이스(114)를 통해 외부 장치(예를 들어, 호스트, 애플리케이션 프로세서 등)와 통신할 수 있다. 예시적으로, 호스트 인터페이스(117)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage) 등과 같은 다양한 인터페이스들 중 적어도 하나를 포함할 수 있다.
ECC 회로(115)는 불휘발성 메모리 장치(120)로부터 독출된 데이터의 에러를 검출하고 검출된 에러를 정정할 수 있다. ECC 회로(115)가 검출한 독출된 데이터의 에러 비트수를 이용하여 메모리 컨트롤러(110)는 독출된 데이터가 포함된 메모리 블록 또는 메모리 블록의 일부에 대한 리드 리클레임 동작의 수행 여부를 결정할 수 있다.
메모리 컨트롤러(110)는 플래시 인터페이스(116)를 통해 불휘발성 메모리 장치(120)와 통신할 수 있다. 예시적으로, 플래시 인터페이스(116)는 낸드 인터페이스를 포함할 수 있다.
예시적으로, 도면에 도시되지는 않았으나, 메모리 컨트롤러(110)는 프로그램 데이터를 랜더마이징하는 랜더마이저(미도시) 및 불휘발성 메모리 장치(120)로부터 읽은 데이터를 디랜더마이징하는 디랜더마이저(미도시)를 더 포함할 수 있다.
도 3은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다. 도 3을 참조하면, 불휘발성 메모리 장치(120)는 메모리 셀 어레이(121), 어드레스 디코더(122), 제어 로직 회로(123), 전압 발생기(124), 페이지 버퍼(125), 및 입출력 회로(126)를 포함한다.
메모리 셀 어레이(121)는 복수의 메모리 블록들을 포함할 수 있다. 복수의 메모리 블록들 각각은 복수의 셀 스트링들을 포함할 수 있다. 복수의 셀 스트링들 각각은 복수의 메모리 셀들을 포함한다. 복수의 메모리 셀들은 복수의 워드라인들(WL)과 연결될 수 있다. 복수의 메모리 셀들 각각은 1-비트를 저장하는 단일 레벨 셀(SLC; Single Level Cell) 또는 적어도 2-비트를 저장하는 멀티 레벨 셀(MLC; Multi Level Cell)을 포함할 수 있다.
어드레스 디코더(120)는 스트링 선택 라인들(SSL), 복수의 워드라인들(WL), 및 접지 선택 라인들(GSL)을 통해 메모리 셀 어레이(121)와 연결된다. 어드레스 디코더(122)는 외부 장치(예를 들어, 메모리 컨트롤러, 호스트, AP, 등)로부터 어드레스(ADDR)를 수신하고, 수신된 어드레스(ADDR)를 디코딩하여, 복수의 워드라인들(WL)을 구동할 수 있다. 예를 들어, 어드레스 디코더(122)는 외부 장치로부터 수신된 어드레드(ADDR)를 디코딩하고, 디코딩된 어드레스(ADDR)를 기반으로 복수의 워드라인들(WL) 중 적어도 하나의 워드라인을 선택할 수 있다. 어드레스 디코더(122)는 전압 발생기(124)로부터 수신된 전압(좀 더 상세하게는 워드라인 전압)을 선택된 워드라인으로 제공할 수 있다.
제어 로직 회로(123)는 외부 장치로부터 각종 커맨드 예컨대, 노말 프로그램 커맨드(NP_CMD) 또는 리클레임 프로그램 커맨드(RP_CMD) 및 제어 신호(CTRL)를 수신하고, 수신된 신호들에 응답하여 어드레스 디코더(122), 전압 발생기(124), 페이지 버퍼(125), 및 입출력 회로(126)를 제어할 수 있다. 예를 들어, 제어 로직 회로(123)는 신호들(NP_CMD, RP_CMD, CTRL)에 응답하여 데이터(DATA)가 메모리 셀 어레이(121)에 프로그램되도록 다른 구성 요소들을 제어할 수 있다.
전압 발생기(124)는 불휘발성 메모리 장치(120)가 동작하는데 요구되는 다양한 전압들을 생성할 수 있다. 예를 들어, 전압 발생기(124)는 복수의 프로그램 전압들, 복수의 패스 전압들, 복수의 선택된 읽기 전압들, 복수의 비선택된 읽기 전압들, 복수의 소거 전압들, 복수의 검증 전압들과 같은 다양한 전압들을 생성할 수 있다. 예시적으로, 전압 발생기(124)는 제어 로직 회로(123)의 제어에 따라 복수의 프로그램 전압들을 생성할 수 있다. 예시적으로, 전압 발생기(124)는 제어 로직 회로(123)의 제어에 따라 노말 프로그램 동작과 리클레임 프로그램 동작에 대한 프로그램 전압의 시작 크기, 증가량, 또는 검증 전압의 크기를 서로 다르게 조절할 수 있다.
페이지 버퍼(125)는 복수의 비트 라인들(BL)을 통해 메모리 셀 어레이(121)와 연결된다. 페이지 버퍼(125)는 제어 로직 회로(123)의 제어에 따라 입출력 회로(126)로부터 수신된 데이터(DATA)를 기반으로 비트 라인들(BL)을 제어할 수 있다. 페이지 버퍼(125)는 제어 로직 회로(123)의 제어에 따라 메모리 셀 어레이(121)에 저장된 데이터를 읽고, 읽은 데이터를 입출력 회로(126)로 전달할 수 있다. 예시적으로, 페이지 버퍼(125)는 입출력 회로(126)로부터 페이지 단위로 데이터를 수신하거나 또는 메모리 셀 어레이(121)로부터 페이지 단위로 데이터를 읽을 수 있다.
입출력 회로(126)는 외부 장치로부터 데이터(DATA)를 수신하고, 수신된 데이터(DATA)를 페이지 버퍼(125)로 전달할 수 있다. 또는 입출력 회로(126)는 페이지 버퍼(125)로부터 데이터(DATA)를 수신하고, 수신된 데이터(DATA)를 외부 장치로 전달할 수 있다. 예시적으로, 입출력 회로(126)는 제어 신호(CTRL)와 동기되어 외부 장치와 데이터(DATA)를 송수신할 수 있다.
예시적으로, 본 발명의 실시 예에 따른 불휘발성 메모리 장치(120)에 포함된 복수의 메모리 셀들 각각은 적어도 2-비트를 저장하는 멀티 레벨 셀(MLC)일 수 있다. 불휘발성 메모리 장치(120)는 멀티-단계 프로그램 방식을 기반으로 멀티 레벨 셀들에 데이터(DATA)를 프로그램할 수 있다. 또는 불휘발성 메모리 장치(120)는 원샷 프로그램 방식을 기반으로 멀티 레벨 셀들에 데이터(DATA)를 프로그램할 수 있다. 멀티-단계 프로그램 방식은 적어도 2회의 프로그램 동작들을 수행하여 복수의 페이지 데이터를 하나의 워드라인과 연결된 메모리 셀들에 프로그램하는 방식을 가리킨다. 이때, 적어도 2회의 프로그램 동작들 각각은 복수의 프로그램 루프들을 포함한다. 예시적으로, 멀티-단계 프로그램 방식은 쉐도우 프로그램 방식, 재프로그램 방식 등과 같은 다양한 프로그램 방식들을 포함할 수 있다. 원샷 프로그램 방식은 한번의 프로그램 동작을 수행하여 복수의 페이지 데이터를 하나의 워드라인과 연결된 메모리 셀들에 프로그램하는 방식을 가리킨다.
예를 들어, 불휘발성 메모리 장치(120)에 포함된 복수의 메모리 셀들이 2-비트를 저장하는 멀티 레벨 셀인 경우, 제 1 프로그램 동작 및 제 2 프로그램 동작을 수행하여 데이터(DATA)를 프로그램할 수 있다. 제 1 프로그램 동작 동안 불휘발성 메모리 장치(120)는 저장될 페이지 데이터 중 최하위 비트(LSB; least signification bit)와 대응되는 LSB 페이지 데이터를 선택된 워드라인과 연결된 선택된 메모리 셀들에 프로그램할 수 있다. 이후, 제 2 프로그램 동작 동안, 불휘발성 메모리 장치(120)는 저장될 페이지 데이터 중 최상위 비트(MSB; most signification bit)와 대응되는 MSB 페이지 데이터를 선택된 워드라인과 연결된 메모리 셀들(즉, LSB 페이지 데이터가 프로그램된 메모리 셀들)에 프로그램할 수 있다.
도 4는 본 발명에 따른 불휘발성 메모리 장치에 포함된 메모리 블록의 일 예를 보여주는 회로도이다. 예시적으로, 도 4를 참조하여 3차원 구조의 메모리 블록(BLK1)이 설명된다.
도 4를 참조하면, 메모리 블록(BLK1)은 복수의 셀 스트링들(CS11, CS12, CS21, CS22)을 포함한다. 복수의 셀 스트링들(CS11, CS12, CS21, CS22)은 행 방향(row direction) 및 열 방향(column direction)을 따라 배치되어 행들 및 열들을 형성할 수 있다.
예를 들어, 셀 스트링들(CS11, CS12)은 스트링 선택 라인들(SSL1a, SSL1b)과 연결되어, 제 1 행을 형성할 수 있다. 셀 스트링들(CS21, CS22)은 스트링 선택 라인들(SSL2a, SSL2b)과 연결되어 제 2 행을 형성할 수 있다.
예를 들어, 셀 스트링들(CS11, CS21)은 제 1 비트라인(BL1)과 연결되어 제 1 열을 형성할 수 있다. 셀 스트링들(CS12, CS22)은 제 2 비트라인(BL2)과 연결되어 제 2 열을 형성할 수 있다.
복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각은 복수의 셀 트랜지스터들을 포함한다. 예를 들어, 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각은 스트링 선택 트랜지스터들(SSTa, SSTb), 복수의 메모리 셀들(MC1~MC8), 접지 선택 트랜지스터들(GSTa, GSTb), 및 더미 메모리 셀들(DMC1, DMC2)을 포함할 수 있다.
예시적으로, 복수의 셀 스트링들(CS11, CS12, CS21, CS22)에 포함된 복수의 셀 트랜지스터들 각각은 전하 트랩형 플래시(CTF; charge trap flash) 메모리 셀일 수 있다.
복수의 메모리 셀들(MC1~MC8)은 직렬 연결되며, 행 방향 및 열 방향에 의해 형성된 평면과 수직한 방향인 높이 방향(height direction)으로 적층된다. 스트링 선택 트랜지스터들(SSTa, SSTb)은 직렬 연결되고, 직렬 연결된 스트링 선택 트랜지스터들(SSTa, SSTb)은 복수의 메모리 셀들(MC1~MC8) 및 비트라인(BL) 사이에 제공된다. 접지 선택 트랜지스터들(GSTa, GSTb)은 직렬 연결되고, 직렬 연결된 접지 선택 트랜지스터들(GSTa, GSTb)은 복수의 메모리 셀들(MC1~MC8) 및 공통 소스 라인(CSL) 사이에 제공된다.
예시적으로, 복수의 메모리 셀들(MC1~MC8) 및 접지 선택 트랜지스터들(GSTa, GSTb) 사이에 제 1 더미 메모리 셀(DMC1)이 제공될 수 있다. 예시적으로, 복수의 메모리 셀들(MC1~MC8) 및 스트링 선택 트랜지스터들(SSTa, SSTb) 사이에 제 2 더미 메모리 셀(DMC2)이 제공될 수 있다.
셀 스트링들(CS11, CS12, CS21, CS22)의 접지 선택 트랜지스터들(GSTa, GSTb)은 접지 선택 라인(GSL)에 공통으로 연결될 수 있다.
예시적으로, 동일한 행의 접지 선택 트랜지스터들은 동일한 접지 선택 라인에 연결될 수 있고, 다른 행의 접지 선택 트랜지스터들은 다른 접지 선택 라인에 연결될 수 있다. 예를 들어, 제 1 행의 셀 스트링들(CS11, CS12)의 제 1 접지 선택 트랜지스터들(GSTa)은 제 1 접지 선택 라인에 연결될 수 있고, 제 2 행의 셀 스트링들(CS21, CS22)의 제 1 접지 선택 트랜지스터들(GSTa)은 제 2 접지 선택 라인에 연결될 수 있다.
예시적으로, 도면에 도시되지는 않았으나, 기판(미도시)으로부터 동일한 높이에 제공되는 접지 선택 트랜지스터들은 동일한 접지 선택 라인에 연결될 수 있고, 다른 높이에 제공되는 접지 선택 트랜지스터들은 다른 접지 선택 라인에 연결될 수 있다. 예를 들어, 셀 스트링들(CS11, CS12, CS21, CS22)의 제 1 접지 선택 트랜지스터들(GSTa)은 제 1 접지 선택 라인에 연결되고, 제 2 접지 선택 트랜지스터들(GSTb)은 제 2 접지 선택 라인에 연결될 수 있다.
기판(또는 접지 선택 트랜지스터(GSTa, GSTb)로부터 동일한 높이의 메모리 셀들은 동일한 워드라인에 공통으로 연결되고, 서로 다른 높이의 메모리 셀들은 서로 다른 워드라인에 연결된다. 예를 들어, 셀 스트링들(CS11, CS12, CS21, CS22)의 제 1 내지 제8 메모리 셀들(MC8)은 제 1 내지 제8 워드라인들(WL1~WL8)에 각각 공통으로 연결된다.
동일한 높이의 제 1 스트링 선택 트랜지스터들(SSTa) 중 동일한 행의 스트링 선택 트랜지스터들은 동일한 스트링 선택 라인과 연결되고, 다른 행의 스트링 선택 트랜지스터들은 다른 스트링 선택 라인과 연결된다. 예를 들어, 제 1 행의 셀 스트링들(CS11, CS12)의 제 1 스트링 선택 트랜지스터들(SSTa)은 스트링 선택 라인(SSL1a)과 공통으로 연결되고, 제 2 행의 셀 스트링들(CS21, CS22)의 제 1 스트링 선택 트랜지스터들(SSTa)은 스트링 선택 라인(SSL1a)과 공통으로 연결된다.
마찬가지로, 동일한 높이의 제 2 스트링 선택 트랜지스터들(SSTb) 중 동일한 행의 스트링 선택 트랜지스터들은 동일한 스트링 선택 라인과 연결되고, 다른 행의 스트링 선택 트랜지스터들은 다른 스트링 선택 라인과 연결된다. 예를 들어, 제 1 행의 셀 스트링들(CS11, CS12)의 제 2 스트링 선택 트랜지스터들(SSTb)은 스트링 선택 라인(SSL1b)과 공통으로 연결되고, 제 2 행의 셀 스트링들(CS21, CS22)의 제 2 스트링 선택 트랜지스터들(SSTb)은 스트링 선택 라인(SSL2b)과 공통으로 연결된다.
비록 도면에 도시되지는 않았으나, 동일한 행의 셀 스트링들의 스트링 선택 트랜지스터들은 동일한 스트링 선택 라인에 공통으로 연결될 수 있다. 예를 들어, 제 1 행의 셀 스트링들(CS11, CS12)의 제 1 및 제 2 스트링 선택 트랜지스터들(SSTa, SSTb)은 동일한 스트링 선택 라인에 공통으로 연결될 수 있다. 제 2 행의 셀 스트링들(CS21, CS22)의 제 1 및 제 2 스트링 선택 트랜지스터들(SSTa, SSTb)은 동일한 스트링 선택 라인에 공통으로 연결될 수 있다.
예시적으로, 동일한 높이의 더미 메모리 셀들은 동일한 더미 워드라인과 연결되고, 다른 높이의 더미 메모리 셀들은 다른 더미 워드라인과 연결된다. 예를 들어, 제 1 더미 메모리 셀들(DMC1)은 제 1 더미 워드라인(DWL1)과 연결되고, 제 2 더미 메모리 셀들(DMC2)은 제 2 더미 워드라인(DWL2)과 연결된다.
제 1 메모리 블록(BLK1)에서, 읽기 및 쓰기는 행 단위로 수행될 수 있다. 예를 들어, 스트링 선택 라인들(SSL1a, SSL1b, SSL2a, SSL2b)에 의해 메모리 블록(BLKa)의 하나의 행이 선택될 수 있다.
예를 들어, 스트링 선택 라인들(SSL1a, SSL1b)에 턴-온 전압이 공급되고 스트링 선택 라인들(SSL2a, SSL2b)에 턴-오프 전압이 공급될 때, 제 1 행의 셀 스트링들(CS11, CS12)이 비트 라인들(BL1, BL2)에 연결된다. 스트링 선택 라인들(SSL2a, SSL2b)에 턴-온 전압이 공급되고 스트링 선택 라인들(SSL1a, SSL1B)에 턴-오프 전압이 공급될 때, 제 2 행의 셀 스트링들(CS21, CS22)이 비트 라인들(BL1, BL2)에 연결되어 구동된다. 워드라인을 구동함으로써 구동되는 행의 셀 스트링의 메모리 셀들 중 동일한 높이의 메모리 셀들이 선택된다. 선택된 메모리 셀들에서 읽기 및 쓰기 동작이 수행될 수 있다. 선택된 메모리 셀들은 물리 페이지 단위를 형성할 수 있다.
메모리 블록(BLK1)에서, 소거는 메모리 블록 단위 또는 서브 블록의 단위로 수행될 수 있다. 메모리 블록 단위로 소거가 수행될 때, 제 1 메모리 블록(BLK1)의 모든 메모리 셀들(MC)이 하나의 소거 요청에 따라 동시에 소거될 수 있다. 서브 블록의 단위로 수행될 때, 메모리 블록(BLK1)의 메모리 셀들(MC) 중 일부는 하나의 소거 요청에 따라 동시에 소거되고, 나머지 일부는 소거 금지될 수 있다. 소거되는 메모리 셀들에 연결된 워드 라인에 저전압(예를 들어, 접지 전압)이 공급되고, 소거 금지된 메모리 셀들에 연결된 워드 라인은 플로팅될 수 있다.
예시적으로, 도 4에 도시된 메모리 블록(BLK1)은 예시적인 것이며, 셀 스트링들의 개수는 증가 또는 감소할 수 있으며, 셀 스트링들의 개수에 따라 셀 스트링들이 구성하는 행들 및 열들의 개수는 증가 또는 감소할 수 있다. 또한, 메모리 블록(BLK1)의 셀 트랜지스터들(GST, MC, DMC, SST 등)의 개수들은 각각 증가 또는 감소될 수 있으며, 셀 트랜지스터들의 개수들에 따라 메모리 블록(BLK1)의 높이가 증가 또는 감소할 수 있다. 또한, 셀 트랜지스터들의 개수들에 따라 셀 트랜지스터들과 연결된 라인들(GSL, WL, DWL, SSL 등)의 개수들이 증가 또는 감소될 수 있다.
예시적으로, 불휘발성 메모리 장치(120)는 원샷 프로그램 방식 또는 멀티-단계 프로그램 방식을 기반으로 메모리 블록(BLK1)에 노말 프로그램 동작 또는 리클레임 프로그램 동작으로 데이터를 프로그램할 수 있다. 이때, 리클레임 프로그램 동작에 의해 형성되는 문턱전압 산포의 폭은 노말 프로그램 동작에 의해 형성되는 문턱전압 산포의 폭보다 좁을 것이다. 다시 말하면, 리클레임 프로그램 동작에 의해 형성되는 문턱전압 산포의 형상이 노말 프로그램 동작에 의해 형성되는 문턱전압 산포의 형상보다 더 샤프하게 형성될 것이다.
도 5는 본 발명에 따른 메모리 시스템의 프로그램 개념을 개략적으로 보여주는 순서도이다. 본 발명에 따른 메모리 시스템(100, 도 1 참조)은 상황에 따라 2가지 프로그램 모드를 이용하여 데이터를 불휘발성 메모리 장치(120, 도 1 참조)에 프로그램할 수 있다.
단계 S110에서, 메모리 컨트롤러(110, 도 1 참조)는 리드 리클레임 동작인지 여부를 확인한다. 메모리 셀들에 저장된 데이터는 시간 지남에 따라 리텐션 특성 또는 리드 디스터브 현상에 의해 신뢰성이 감소한다. 따라서, 메모리 컨트롤러(110)는 저장된 데이터가 ECC 회로(115, 도 2)의 에러 정정 능력 이상으로 신뢰성이 하락하기 전에 저장된 데이터를 새로운 메모리 블록에 프로그램하는 리드 리클레임 동작을 수행할 수 있다. 이러한 리드 리클레임 동작은 프로그램 동작을 수반하므로 메모리 컨트롤러(110)는 불휘발성 메모리 장치(120)에 대한 프로그램 동작이 리드 리클레임 동작에 따른 프로그램 동작인지 확인한다.
리드 리클레임 동작에 따른 프로그램인 경우 단계 S120으로 진행한다.
단계 S120에서, 불휘발성 메모리 장치(120)는 메모리 컨트롤러(110)로부터 리클레임 프로그램 커맨드(RP_CMD)를 수신하여, 리클레임 프로그램 커맨드(RP_CMD)에 대응하는 리클레임 프로그램 동작을 수행한다. 즉, 리클레임 프로그램 모드로 데이터에 대한 프로그램 동작이 수행된다.
리드 리클레임 동작에 따른 프로그램이 아닌 경우 단계 S130으로 진행한다.
단계 S130에서, 불휘발성 메모리 장치(120)는 메모리 컨트롤러(110)로부터 노말 프로그램 커맨드(NP_CMD)를 수신하여, 노말 프로그램 커맨드(NP_CMD)에 대응하는 노말 프로그램 동작을 수행한다. 즉, 노말 프로그램 모드로 데이터에 대한 프로그램 동작이 수행된다.
여기에서, 리클레임 프로그램 모드에 따른 프로그램 동작에 의해 형성되는 문턱전압 산포의 폭은 노말 프로그램 모드에 따른 프로그램 동작에 의해 형성되는 문턱전압 산포의 폭보다 좁을 것이다. 즉, 리클레임 프로그램 동작에 의해 형성되는 어느 한 프로그램 상태와 그 프로그램 상태와 인접한 프로그램 상태 사이의 문턱전압의 마진이 노말 프로그램에 따른 문턱전압 마진보다 크다. 따라서, 리드 리클레임 동작에 따라 프로그램되는 데이터의 신뢰성이 노말 프로그램 동작에 따라 프로그램되는 데이터의 신뢰성보다 더 높다. 다시 말해, 리드 리클레임 동작에 의해 프로그램된 데이터는 리텐션 특성이 개선되고 그리고 리드 디스터브에 대해 더 강한 특성을 가진다.
만약, 리드 리클레임 동작에 따라 새로운 메모리 블록으로 이동하는 데이터가 핫 데이터(hot data)인 경우, 본 발명에 따른 리드 리클레임 동작에 따른 신뢰성의 증가는 리드 리클레임 동작의 발생 빈도를 감소시킬 수 있다. 따라서, 쓰기 증폭 인자(WAF)의 증가를 줄일 수 있으며, 빈번한 리드 리클레임 동작에 따른 레이턴시의 감소구간을 줄일 수 있어 메모리 시스템(100)의 성능이 개선될 수 있다.
도 6은 본 발명에 따른 노말 프로그램 동작 및 리클레임 프로그램 동작에 따른 최종 프로그램 상태의 문턱전압 산포를 예시적으로 보여주는 도면이다. 도 6을 참조하면, 메모리 셀당 2비트의 데이터가 프로그램되는 것으로 도시되었으나, 본 발명이 이에 한정되는 것은 아니며, 메모리 셀당 3비트, 4비트의 데이터가 프로그램될 수도 있다.
노말 프로그램 동작에 의해 형성되는 문턱전압 산포는 도 6의 상단에 도시되었고, 리클레임 프로그램 동작에 의해 형성되는 문턱전압 산포는 도 6의 하단에 도시되었다. 여기에서, 노말 프로그램 동작은 리드 리클레임 동작에 따른 프로그램 동작을 제외한 메모리 시스템(100, 도 1 참조)의 모든 프로그램 동작을 의미한다. 예컨대, 호스트(미도시)로부터의 프로그램 요청에 따른 프로그램 동작, 가비지 컬렉션 동작에 따른 프로그램 동작 등일 수 있다.
도 6을 참조하면, 노말 프로그램 동작에 따른 문턱전압 산포의 폭에 비해 리클레임 프로그램 동작에 따른 문턱전압 산포의 폭이 더 좁은 것을 확인할 수 있다. 다시 말해, 리클레임 프로그램 동작에 따른 프로그램시 형성되는 문턱전압 산포가 더 노말 프로그램 동작에 따른 프로그램시 형성되는 문턱전압 산포보다 더 세밀하게 형성된다. 즉, 노말 프로그램 동작에 따른 프로그램 상태들 사이의 읽기 마진 예를 들어, 제 1 프로그램 상태(P1)와 제 2 프로그램 상태(P2) 사이의 읽기 마진은 ΔVth1 만큼 형성된다. 이에 반해, 리클레임 프로그램 동작에 따른 제 1 프로그램 상태(P1)와 제 2 프로그램 상태(P2) 사이의 읽기 마진은 ΔVth2 만큼 형성된다. 여기에서, ΔVth2는 ΔVth1 보다 크다. 즉, 리클레임 프로그램 동작에 따른 읽기 마진이 노말 프로그램 동작에 따른 읽기 마진보다 더 높게 형성된다. 따라서 리클레임 프로그램 동작에 따라 프로그램되는 메모리 셀의 리텐션 특성 및 리드 디스터브 특성이 개선될 수 있다. 이는 결과적으로 리클레임 프로그램 동작에 따른 프로그램에 의할 경우 프로그램된 데이터의 신뢰성이 노말 프로그램에 비해 개선되는 효과가 있다.
이하에서 설명되는 프로그램 동작들은 프로그램 루프의 반복시 프로그램 전압이 정해진 증가분만큼 증가하는 증가형 단계 펄스 프로그래밍(Incremental Step Pulse Programming: ISPP) 기법에 따라 수행될 수 있다.
도 7a는 본 발명의 실시 예에 따른 노말 프로그램 동작을 간략히 보여주는 도면이며, 도 7b는 본 발명의 실시 예에 따른 리클레임 프로그램 동작을 간략히 보여주는 도면이다. 도 8은 도 7a 및 도 7b의 프로그램 동작에 따라 선택된 워드라인으로 인가되는 프로그램 전압 및 검증 전압을 예시적으로 보여주는 도면이다. 이하, 도 7a, 도 7b, 및 도 8을 참조하여 본 발명의 실시 예에 따른 노말 프로그램 동작과 리클레임 프로그램 동작을 보다 구체적으로 설명한다.
도 7a 및 도 7b는 하나의 메모리 셀에 멀티 비트의 데이터가 1회의 프로그램 사이클에 따라 프로그램되는 원샷 프로그램 방식을 예시적으로 보여준다.
도 7a 및 도 7b에서 프로그램되기 전에는 모든 메모리 셀들은 소거 상태(E)에 해당하는 문턱전압을 갖는다. 선택된 메모리 셀들은 소거 동작에 의해서 모두 소거 상태(E)에 대응하는 문턱전압을 가질 것이다. 이후, 불휘발성 메모리 장치(120, 도 1 참조)는 노말 프로그램 커맨드(NP_CMD) 또는 리클레임 프로그램 커맨드(RP_CMD)를 메모리 컨트롤러(110, 도 1 참조)로부터 전송받아 각 커맨드에 대응하는 프로그램 동작을 수행할 것이다.
도 7a 및 도 7b에 도시된 프로그램 동작은 원샷 프로그램 방식이므로, 1회의 프로그램 사이클 동안에 멀티 비트 예컨대, 2비트의 데이터를 선택된 메모리 셀들에 프로그램한다. 1회의 프로그램 사이클은 도 8에 도시된 바와 같이, 복수의 증가하는 프로그램 전압들(Vpgm1-Vpgmm, Vpgm1-Vpgmn)과 각각의 프로그램 전압들에 후속하는 타깃 상태들(P1, P2, P3) 각각에 대응하는 검증 전압들(Vvfy1-Vvfy3, Vvfy1'-Vvfy3')로 구성된다.
본 발명에 따른 노말 프로그램 동작에 따라 형성되는 문턱전압 산포와 리클레임 프로그램 동작에 따라 형성되는 문턱전압 산포의 형상은 서로 다르다. 즉, 리클레임 프로그램 동작에 따라 형성되는 문턱전압 산포(RP)의 형상이 노말 프로그램 동작에 따라 형성되는 문턱전압 산포(NP)보다 더 샤프하게 형성된다. 따라서, 노말 프로그램 동작에 따른 프로그램 전압의 증가량 및 검증 전압과 리클레임 프로그램 동작에 따른 프로그램 전압의 증가량 및 검증 전압은 서로 다를 수 있다.
동일한 프로그램 상태 예컨대, 도 7b에 도시된 프로그램 상태(P1)의 검증 전압(Vvfy1')은 도 7a에 도시된 프로그램 상태(P1)의 검증 전압(Vvfy1)보다 더 클 것이다. 또한, 문턱전압 산포를 보다 조밀하게 형성하기 위해 프로그램 전압의 증가량도 도 7a의 프로그램 전압의 증가량(ΔVpgm)에 비해 도 7b의 프로그램 전압의 증가량(ΔVpgm')이 더 작을 것이다. 비록 도시되진 않았지만, 리클레임 프로그램 동작에 따라 선택된 워드라인에 인가되는 프로그램 전압의 증가량은 프로그램 루프 도중 변경될 수 있다. 예컨대, 프로그램 전압의 증가량이 프로그램 루프 도중 이전에 비해 더 작아지도록 변경될 수 있다. 프로그램 전압의 증가량이 프로그램 루프 도중 이전에 비해 더 작아지도록 변경되는 경우, 변경되지 않는 경우에 비해 리클레임 프로그램 동작의 완료시간이 단축될 수 있을 것이다.
도 8에 도시된 프로그램 전압 및 검증 전압들을 선택된 워드라인에 인가하는 경우, 노말 프로그램 동작에 따른 최종 문턱전압 산포와 리클레임 프로그램 동작에 따른 최종 문턱전압 산포는 결과적으로 도 6에서 도시된 형태로 형성될 것이다. 즉, 리클레임 프로그램 동작에 따른 문턱전압 산포의 폭이 노말 프로그램 동작에 따른 문턱전압 산포의 폭 보다 더 좁게 형성될 것이다. 이는, 노말 프로그램 동작에 비해 리클레임 프로그램 동작의 경우 인접한 프로그램 상태들 사이의 읽기 마진이 증가하여 결과적으로 데이터의 신뢰성이 개선될 수 있다.
도 9a는 본 발명의 실시 예에 따른 노말 프로그램 동작을 간략히 보여주는 도면이며, 도 9b는 본 발명의 실시 예에 따른 리클레임 프로그램 동작을 간략히 보여주는 도면이다. 도 10은 도 9a 및 도 9b의 프로그램 동작에 따라 선택된 워드라인으로 인가되는 프로그램 전압 및 검증 전압을 예시적으로 보여주는 도면이다. 이하, 도 9a, 도 9b, 및 도 10을 참조하여 본 발명의 실시 예에 따른 노말 프로그램 동작과 리클레임 프로그램 동작을 보다 구체적으로 설명한다.
도 9a 및 도 9b는 하나의 메모리 셀에 멀티 비트의 데이터가 2회의 프로그램 사이클에 따라 프로그램되는 멀티 스텝 프로그램 방식을 예시적으로 보여준다.
도 9a 및 도 9b에서 프로그램되기 전에는 모든 메모리 셀들은 소거 상태(E)에 해당하는 문턱전압을 갖는다. 선택된 메모리 셀들은 소거 동작에 의해서 모두 소거 상태(E)에 대응하는 문턱전압을 가질 것이다. 이후, 불휘발성 메모리 장치(120, 도 1 참조)는 노말 프로그램 커맨드(NP_CMD) 또는 리클레임 프로그램 커맨드(RP_CMD)를 메모리 컨트롤러(110, 도 1 참조)로부터 전송받아 각 커맨드에 대응하는 프로그램 동작을 수행할 것이다.
도 9a 및 도 9b에 도시된 프로그램 동작은 멀티 스텝 프로그램 방식으로 제 1 프로그램 단계 및 제 2 프로그램 단계를 포함한다. 제 1 프로그램 단계에서 선택된 메모리 셀들이 2개의 프로그램 상태들(E, P11)을 가지도록 프로그램될 것이다. 제 2 프로그램 단계에서 선택된 메모리 셀들이 최종적으로 4개의 프로그램 상태들(E, P21, P22, P23)을 가지도록 프로그램될 것이다. 즉, 도 9a 및 도 9b는 하나의 메모리 셀당 2비트의 데이터가 프로그램되는 동작을 보여준다.
최종적으로 형성되는 각 프로그램 상태들의 문턱전압 산포는 도 9a에 도시된 노말 프로그램 동작에 따른 문턱전압 산포보다 도 9b에 도시된 리클레임 프로그램 동작에 따른 문턱전압 산포의 폭이 더 좁게 형성될 것이다.
따라서, 도 10에서 각 프로그램 단계마다 선택된 워드라인에 인가되는 프로그램 전압의 증가량(ΔVpgm1, ΔVpam2) 및 검증 전압들(Vvfy11, Vvfy21, Vvfy22, Vvfy23)의 크기는 노말 프로그램 동작과 리클레임 프로그램 동작이 서로 다를 것이다. 예를 들어, 제 2 프로그램 단계에서, 리클레임 프로그램 동작에 따라 인가되는 프로그램 전압의 증가량(ΔVpgm2)은 노말 프로그램 동작에 따라 인가되는 프로그램 전압의 증가량(ΔVpgm2)보다 더 작을 수 있다. 또한, 제 2 프로그램 단계에서, 리클레임 프로그램 동작에 따라 인가되는 검증 전압의 크기(Vvfy21', Vvfy22', Vvfy23')는 노말 프로그램 동작에 따라 인가되는 검증 전압의 크기(Vvfy21, Vvfy22, Vvfy23)보다 더 클 수 있다.
따라서, 노말 프로그램 동작에 의해 최종적으로 형성되는 문턱전압 산포(NP)에 비해 리클레임 프로그램 동작에 의해 최종적으로 형성되는 문턱전압 산포(RP)가 더 세밀할 수 있다. 즉, 리클레임 프로그램 동작에 따라 프로그램된 데이터들의 읽기 마진이 노말 프로그램 동작에 따라 프로그램된 데이터들의 읽기 마진보다 더 높을 것이다. 이는 프로그램된 데이터의 리텐션 특성과 리드 디스터브 특성이 개선되는 결과를 가져오며 결과적으로 프로그램된 데이터의 신뢰성이 노말 프로그램에 비해 높아지게 된다. 따라서, 리드 리클레임 동작에 의해 프로그램된 데이터가 다시 리드 리클레임 동작에 의해 프로그램되는 주기가 길어질 수 있으며, 이는 WAF의 증가를 감소시켜 메모리 시스템(100, 도 1 참조)의 수명이 개선될 수 있다. 또한, 동일한 데이터에 대한 리드 리클레임 동작이 수행되는 주기가 길어지게 되어, 빈번한 리드 리클레임 동작에 따른 레이턴시의 증가로 인한 메모리 시스템(100)의 성능 저하를 감소시킬 수 있다.
도 11은 본 발명의 실시 예에 따른 리클레임 프로그램 동작을 간략히 보여주는 도면이며, 도 12는 도 11의 프로그램 동작에 따라 선택된 워드라인으로 인가되는 프로그램 전압 및 검증 전압을 예시적으로 보여주는 도면이다.
도 11을 참조하면, 리클레임 프로그램 동작은 모두 3개의 프로그램 단계를 포함한다. 제 1 프로그램 단계 및 제 2 프로그램 단계는 도 9a에 도시된 노말 프로그램 동작에 따른 단계들과 동일할 수 있다. 즉, 도 11에 따른 리클레임 프로그램 동작은 도 9a에 도시된 노말 프로그램 동작에 의해 형성되는 문턱전압 산포를 보다 더 세밀하게 형성하기 위한 제 3 프로그램 단계를 더 포함한다.
제 3 프로그램 단계에서는 제 2 프로그램 단계시 형성된 각 프로그램 상태들(P21, P22, P23)에 대응하는 문턱전압 산포가 더 좁아지도록 데이터를 프로그램한다. 따라서, 제 2 프로그램 단계에서 선택된 워드라인에 인가되는 검증 전압들(Vvfy21, Vvfy22, Vvfy23)의 크기보다 제 3 프로그램 단계에서 선택된 워드라인에 인가되는 검증 전압들(Vvfy31, Vvfy32, Vvfy33)의 크기가 더 클 것이다. 또한, 제 2 프로그램 단계에서 선택된 워드라인에 인가되는 프로그램 전압의 증가량(ΔVpgm2)에 비해 제 3 프로그램 단계에서 선택된 워드라인에 인가되는 프로그램 전압의 증가량(ΔVpgm3)이 더 작을 것이다.
이상의 도 11 및 도 12에 대한 설명에서, 제 1 프로그램 단계 및 제 2 프로그램 단계는 도 9a에 도시된 노말 프로그램 동작에 따른 단계들과 동일한 것을 예시적으로 설명하였다. 하지만, 도 11에 따른 제 1 프로그램 단계 및 제 2 프로그램 단계 각각은 도 9a의 단계와 서로 다른 문턱전압 산포를 가지도록 수행될 수도 있다. 이는, 프로그램 전압의 시작 크기, 프로그램 전압의 증가량, 및 검증 전압의 크기를 변경하여 수행될 수 있다. 본 발명에 따른 리클레임 프로그램 동작은 최종적으로 형성되는 메모리 셀들의 문턱전압 산포가 노말 프로그램 동작에 따라 형성되는 메모리 셀들의 문턱전압 산포에 비해 더 좁게(즉, 더 세밀하게) 형성되도록 데이터를 프로그램한다. 따라서, 리클레임 프로그램 동작은 그 구체적인 수행 방법에 관계없이 노말 프로그램 동작에 의해 형성되는 문턱전압 산포와는 다른 즉, 더 높은 읽기 마진을 가지도록 데이터를 프로그램하는 어떤 프로그램 동작도 포함할 수 있다.
도 13은 본 발명의 실시 예에 따른 불휘발성 메모리 장치의 리클레임 프로그램 동작을 설명하기 위한 도면이다. 보다 구체적으로, 도 13은 제1 내지 제3 프로그램 단계들에 따른 선택된 워드라인과 연결된 메모리 셀들의 문턱 전압 산포를 보여주는 도면이다.
예시적으로, 본 발명의 실시 예에 따른 불휘발성 메모리 장치(120, 도 1 참조)의 리클레임 프로그램 동작을 설명하기 위하여, 선택된 메모리 셀들 각각은 3-비트를 저장하는 트리플 레벨 셀(TLC; Triple Level Cell)이고, 불휘발성 메모리 장치(120)는 제1 내지 제3 프로그램 단계들을 수행하여 제1 내지 제3 페이지 데이터를 선택된 메모리 셀들에 프로그램하는 것으로 가정한다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니며, 메모리 셀들 각각에 저장되는 비트 수 및 불휘발성 메모리 장치(120)가 수행하는 프로그램 동작의 횟수는 다양하게 변형될 수 있다.
도 13에 도시된 리클레임 프로그램 동작은 멀티 스텝 프로그램 방식으로 제 1 프로그램 단계, 제 2 프로그램 단계, 및 제 3 프로그램 단계를 포함한다. 제 1 프로그램 단계에서 선택된 메모리 셀들이 2개의 프로그램 상태들(E, P11)을 가지도록 프로그램될 것이다. 제 2 프로그램 단계에서 선택된 메모리 셀들이 8개의 프로그램 상태들(E, P21, P22, P23, P24, P25, P26, P27)을 가지도록 프로그램될 것이다. 제 3 프로그램 단계에서는 제 2 프로그램 단계시 형성된 각 프로그램 상태들(E, P21, P22, P23, P24, P25, P26, P27)에 대응하는 문턱전압 산포가 더 좁아지도록 데이터를 프로그램한다. 즉, 제 3 프로그램 단계에서는 제 2 프로그램 단계에서 형성된 프로그램 상태들의 문턱전압 산포의 폭을 더 세밀하게 프로그램하여 최종적인 프로그램 상태들의 문턱전압 산포를 형성한다. 도 12에서 설명된 바와 유사하게, 제 2 프로그램 단계의 프로그램 전압의 증가량에 비해 제 3 프로그램 단계의 프로그램 전압의 증가량이 더 작을 것이다. 또한, 제 2 단계의 검증 전압들(Vvfy21, Vvfy22, Vvfy23, Vvfy24, Vvfy25, Vvfy26, Vvfy27)의 크기보다 제 3 프로그램 단계의 검증 전압들(Vvfy31, Vvfy32, Vvfy33, Vvfy34, Vvfy35, Vvfy36, Vvfy37)의 크기가 더 클 것이다.
도 13은 메모리 셀당 3비트의 데이터를 프로그램하는 불휘발성 메모리 장치의 리클레임 프로그램 동작을 예시적으로 설명하기 위한 것이다. 노말 프로그램 동작 또한 메모리 셀당 3비트의 데이터를 프로그램하며, 그 프로그램 방법은 도 13과 같이 제 1 내지 제 3 단계의 프로그램 동작일 수 있다. 이 경우, 노말 프로그램 동작에 의해 형성되는 메모리 셀들의 최종 문턱전압 산포의 폭은 리클레임 프로그램 동작에 의해 형성되는 메모리 셀들의 최종 문턱전압 산포의 폭보다는 더 넓을 것이다. 즉, 노말 프로그램 동작에 따라 프로그램된 데이터의 읽기 마진은 리클레임 프로그램 동작에 따라 프로그램된 데이터의 읽기 마진에 비해 작을 것이다.
이상에서, 설명한 바와 같이 본 발명에 따른 메모리 시스템은 리드 리클레임 동작에 따른 프로그램 동작을 그 이외의 프로그램 동작 즉, 노말 프로그램 동작과 다르게 수행한다. 리드 리클레임 동작에 따라 형성되는 문턱전압 산포를 노말 프로그램 동작에 따라 형성되는 문턱전압 산포에 비해 더 좁게(또는 더 세밀하게) 형성함으로써, 동일한 데이터에 대해 다시 리드 리클레임 동작이 수행되는 주기를 길게 할 수 있다. 이는 WAF의 증가를 감소시킬 수 있어 메모리 시스템의 수명을 개선할 수 있다. 또한, 빈번한 리드 리클레임에 따른 메모리 시스템의 성능 저하를 감소시킬 수 있다.
도 14는 본 발명에 따른 불휘발성 메모리 장치를 포함하는 SSD(Solid State Drive) 시스템을 예시적으로 보여주는 블록도이다. 도 14를 참조하면, SSD 시스템(1000)은 호스트(1100) 및 SSD(1200)를 포함한다. SSD(1200)는 신호 커넥터(1001)를 통해 호스트(1100)와 신호를 주고 받고, 전원 커넥터(1002)를 통해 전원을 입력받는다. SSD(1200)는 SSD 컨트롤러(1210), 복수의 플래시 메모리들(1221~122n), 보조 전원 장치(1230), 및 버퍼 메모리(1240)를 포함한다.
SSD 컨트롤러(1210)는 호스트(1100)로부터 수신된 신호에 응답하여 복수의 플래시 메모리들(1221~122n)을 제어할 수 있다. 복수의 플래시 메모리들(1221~122n)은 SSD 컨트롤러(1210)의 제어에 따라 프로그램 동작을 수행할 수 있다. 예시적으로, 복수의 플래시 메모리들(1221~122n)은 도 1 내지 도 13을 참조하여 설명된 리클레임 프로그램 동작을 수행할 수 있다.
보조 전원 장치(1230)는 전원 커넥터(1002)를 통해 호스트(1100)와 연결된다. 보조 전원 장치(1230)는 호스트(1100)로부터 전원을 입력받고, 충전할 수 있다. 보조 전원 장치(1230)는 호스트(1100)로부터의 전원 공급이 원활하지 않을 경우, SSD 시스템(1000)의 전원을 제공할 수 있다. 예시적으로, 보조 전원 장치(1230)는 SSD(1200) 내에 위치할 수도 있고, SSD(1200) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(1230)는 메인 보드에 위치하며, SSD(1200)에 보조 전원을 제공할 수도 있다.
버퍼 메모리(1240)는 SSD(1200)의 버퍼 메모리로 동작한다. 예를 들어, 버퍼 메모리(1240)는 호스트(1100)로부터 수신된 데이터 또는 복수의 플래시 메모리들(1221~122n)로부터 수신된 데이터를 임시 저장하거나, 플래시 메모리들(1221~122n)의 메타 데이터(예를 들어, 매핑 테이블)를 임시 저장할 수 있다. 버퍼 메모리(1240)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, SRAM 등과 같은 휘발성 메모리 또는 FRAM ReRAM, STT-MRAM, PRAM 등과 같은 불휘발성 메모리들을 포함할 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예들에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러가지 변형이 가능하다. 그러므로, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.
100: 메모리 시스템 110; 메모리 컨트롤러
111: 프로세서 112: SRAM
113; ROM 114: 호스트 인터페이스
115: ECC 회로 116: 플래시 인터페이스
120: 불휘발성 메모리 장치 121: 메모리 셀 어레이
122: 어드레스 디코더 123: 제어 로직 회로
124: 전압 발생기 125: 페이지 버퍼
126: 입출력 회로 1000: SSD 시스템

Claims (10)

  1. 메모리 시스템에 있어서,
    제 1 프로그램 모드 및 상기 제 1 프로그램 모드보다 높은 읽기 마진을 갖도록 데이터를 프로그램하는 제 2 프로그램 모드를 갖는 불휘발성 메모리 장치; 그리고
    리드 리클레임 동작을 위해, 상기 제 2 프로그램 모드를 따라 상기 데이터를 프로그램하도록 상기 불휘발성 메모리 장치를 제어하는 메모리 컨트롤러를 포함하고,
    상기 제 1 프로그램 모드 및 상기 제 2 프로그램 모드 각각은 멀티-단계 프로그램 방식을 통해 상기 데이터를 프로그램하고,
    상기 멀티-단계 프로그램 방식의 각 i번째 단계는 상기 제 1 프로그램 모드 및 상기 제 2 프로그램 모드 둘 다에서 동일하지만, 상기 제 2 프로그램 모드는 상기 제 1 프로그램 모드보다 상기 멀티-단계 프로그램 방식의 더 많은 단계들을 가지고, 상기 i는 0보다 큰 정수인 메모리 시스템.
  2. 제 1 항에 있어서,
    상기 제 1 프로그램 모드는 상기 리드 리클레임 동작 이외의 프로그램 동작에 적용되는 메모리 시스템.
  3. 제 1 항에 있어서,
    상기 불휘발성 메모리 장치는 3차원 메모리 어레이를 포함하는 메모리 시스템.
  4. 제 1 항에 있어서,
    ISPP(Incremental Step Pulse Programming) 기법은 상기 제 1 프로그램 모드 및 상기 제 2 프로그램 모드 각각에 적용되는 메모리 시스템.
  5. 제 1 항에 있어서,
    상기 제 1 프로그램 모드 및 상기 제 2 프로그램 모드 각각은 하나의 메모리 셀에 멀티 비트 데이터를 프로그램하는 메모리 시스템.
  6. 제 1 항에 있어서,
    상기 제 2 프로그램 모드에 따라 프로그램된 상기 데이터는 상기 불휘발성 메모리 장치의 메모리 셀들의 제 1 블록으로부터 검색되고 그리고 상기 메모리 셀들의 상기 제 1 블록과 다른 상기 메모리 셀들의 제 2 블록 내에 프로그램되는 메모리 시스템.
  7. 제 1 항에 있어서,
    상기 메모리 컨트롤러는 메모리 셀들 각각을 다수의 프로그램 상태들 중 하나로 프로그램하도록 상기 불휘발성 메모리 장치를 제어하고, 그리고
    인접한 프로그램 상태들의 문턱 전압 산포들 사이의 전압 마진은 상기 제 2 프로그램 모드에 따라 프로그램된 상기 불휘발성 메모리 장치의 상기 메모리 셀들에 대해서가 상기 제 1 프로그램 모드에 따라 프로그램된 것들에 대해서 보다 더 큰 메모리 시스템.
  8. 제 1 항에 있어서,
    상기 메모리 컨트롤러는 상기 불휘발성 메모리 장치로부터 독출될 때, 상기 데이터에 대응하는 에러 비트의 수가 기준 값 이상인 경우 상기 제 2 프로그램 모드에 따라 상기 불휘발성 메모리 장치의 선택된 메모리 셀들 내의 상기 데이터를 프로그램하도록 상기 불휘발성 메모리 장치를 제어하는 메모리 시스템.
  9. 메모리 시스템에 있어서,
    노말 프로그램 모드 및 상기 노말 프로그램 모드보다 높은 읽기 마진을 갖도록 데이터를 프로그램하는 리클레임 프로그램 모드를 갖는 불휘발성 메모리 장치; 그리고
    상기 불휘발성 메모리 장치로부터 독출된 읽기 데이터의 에러 비트들을 검출하고 그리고 검출된 상기 에러 비트들의 수가 기준 값 이상인 경우 상기 리클레임 프로그램 모드에서 상기 불휘발성 메모리 장치의 프리 블록에 상기 독출된 읽기 데이터를 프로그램하도록 상기 불휘발성 메모리 장치를 제어하는 메모리 컨트롤러를 포함하고,
    상기 노말 프로그램 모드 및 상기 리클레임 프로그램 모드 각각은 멀티-단계 프로그램 방식을 통해 상기 데이터를 프로그램하고,
    상기 멀티-단계 프로그램 방식의 각 i번째 단계는 상기 노말 프로그램 모드 및 상기 리클레임 프로그램 모드 둘 다에서 동일하지만, 상기 리클레임 프로그램 모드는 상기 노말 프로그램 모드보다 상기 멀티-단계 프로그램 방식의 더 많은 단계들을 가지고, 상기 i는 0보다 큰 정수인 메모리 시스템.
  10. 메모리 시스템에 있어서,
    복수의 메모리 셀들을 포함하는 불휘발성 메모리 장치; 그리고
    일반 프로그램 모드 및 리클레임 프로그램 모드 각각에 따라 상기 불휘발성 메모리 장치의 상기 메모리 셀들 중 선택된 메모리 셀들 내에 데이터를 프로그램하도록 상기 불휘발성 메모리 장치를 제어하는 메모리 컨트롤러를 포함하고,
    상기 리클레임 프로그램 모드에 따라 프로그램된 데이터는 상기 일반 프로그램 모드에 따라 프로그램된 데이터보다 상기 선택된 메모리 셀들 내에서 더 좁은 문턱 전압 산포의 폭을 가지고,
    상기 일반 프로그램 모드 및 상기 리클레임 프로그램 모드 각각은 멀티-단계 프로그램 방식을 통해 상기 데이터를 프로그램하고,
    상기 리클레임 프로그램 모드에 따른 제1 멀티-단계 프로그램 방식의 각 단계는 상기 리클레임 프로그램 모드에 따른 상기 제1 멀티-단계 프로그램 방식의 마지막 단계를 제외하고, 상기 일반 프로그램 모드에 따른 제2 멀티-단계 프로그램 방식의 각 단계와 동일한 메모리 시스템.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102593352B1 (ko) * 2016-05-04 2023-10-26 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작 방법
SG10201605746RA (en) 2016-07-13 2018-02-27 Micron Technology Inc Data storage with data randomizer in multiple operating modes
US10877667B2 (en) 2017-05-12 2020-12-29 Western Digital Technologies, Inc. Supervised learning with closed loop feedback to improve ioconsistency of solid state drives
US10795607B2 (en) * 2017-08-17 2020-10-06 SK Hynix Inc. Memory device, a memory controller, a storage device including the memory device and the memory controller and operating method thereof
KR20200116354A (ko) 2019-04-01 2020-10-12 에스케이하이닉스 주식회사 메모리 시스템 및 그것의 동작 방법
KR20200144389A (ko) * 2019-06-18 2020-12-29 삼성전자주식회사 스토리지 장치 및 그것의 액세스 방법
KR102547949B1 (ko) * 2021-01-27 2023-06-26 삼성전자주식회사 메모리 시스템 및 메모리 시스템의 동작 방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130151760A1 (en) 2011-12-12 2013-06-13 Samsung Electronics Co., Ltd. Nonvolatile memory device and operating method thereof
US20140237165A1 (en) 2013-02-19 2014-08-21 Samsung Electronics Co., Ltd. Memory controller, method of operating the same and memory system including the same

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6496410B1 (en) * 2001-02-08 2002-12-17 Advanced Micro Devices, Inc. Concurrent program reconnaissance with piggyback pulses for multi-level cell flash memory designs
US6865122B2 (en) 2003-04-11 2005-03-08 Intel Corporation Reclaiming blocks in a block-alterable memory
KR100632940B1 (ko) * 2004-05-06 2006-10-12 삼성전자주식회사 프로그램 사이클 시간을 가변시킬 수 있는 불 휘발성반도체 메모리 장치
US20060069850A1 (en) 2004-09-30 2006-03-30 Rudelic John C Methods and apparatus to perform a reclaim operation in a nonvolatile memory
US7984084B2 (en) 2005-08-03 2011-07-19 SanDisk Technologies, Inc. Non-volatile memory with scheduled reclaim operations
US8161226B2 (en) 2005-12-27 2012-04-17 Intel Corporation Methods and apparatus to share a thread to reclaim memory space in a non-volatile memory file system
KR101226685B1 (ko) 2007-11-08 2013-01-25 삼성전자주식회사 수직형 반도체 소자 및 그 제조 방법.
KR101626528B1 (ko) 2009-06-19 2016-06-01 삼성전자주식회사 플래시 메모리 장치 및 이의 데이터 독출 방법
KR101653206B1 (ko) * 2010-01-19 2016-09-02 삼성전자주식회사 프로그램 검증 회로 및 이를 포함하는 비휘발성 메모리 장치
KR101691092B1 (ko) 2010-08-26 2016-12-30 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
US8553466B2 (en) 2010-03-04 2013-10-08 Samsung Electronics Co., Ltd. Non-volatile memory device, erasing method thereof, and memory system including the same
US9536970B2 (en) 2010-03-26 2017-01-03 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices and methods of fabricating the same
KR101682666B1 (ko) 2010-08-11 2016-12-07 삼성전자주식회사 비휘발성 메모리 장치, 그것의 채널 부스팅 방법, 그것의 프로그램 방법 및 그것을 포함하는 메모리 시스템
KR20120126389A (ko) * 2011-05-11 2012-11-21 삼성전자주식회사 멀티-비트 메모리 장치를 포함한 데이터 저장 시스템 및 그것의 온칩 버퍼 프로그램 방법
KR20130045495A (ko) 2011-10-26 2013-05-06 에스케이하이닉스 주식회사 불휘발성 메모리 장치 및 그것의 읽기 방법
KR102028128B1 (ko) 2012-08-07 2019-10-02 삼성전자주식회사 불휘발성 랜덤 액세스 메모리 및 낸드 플래시 메모리를 포함하는 메모리 시스템의 동작 방법
KR102025263B1 (ko) 2012-10-05 2019-09-25 삼성전자주식회사 메모리 시스템 및 그것의 읽기 교정 방법
US9411718B2 (en) 2012-12-21 2016-08-09 Seagate Technology Llc Method to apply fine grain wear leveling and garbage collection
KR102053953B1 (ko) * 2013-02-04 2019-12-11 삼성전자주식회사 불휘발성 메모리 장치를 포함하는 메모리 시스템 및 그것의 프로그램 방법
KR102210961B1 (ko) 2013-06-12 2021-02-03 삼성전자주식회사 불휘발성 메모리 장치를 포함하는 메모리 시스템 및 그것의 동적 접근 방법
US9646705B2 (en) 2013-06-12 2017-05-09 Samsung Electronics Co., Ltd. Memory systems including nonvolatile memory devices and dynamic access methods thereof
US9620226B1 (en) * 2015-10-30 2017-04-11 Western Digital Technologies, Inc. Data retention charge loss and read disturb compensation in solid-state data storage systems
US9704595B1 (en) * 2016-03-31 2017-07-11 Sandisk Technologies Llc Self-detecting a heating event to non-volatile storage

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130151760A1 (en) 2011-12-12 2013-06-13 Samsung Electronics Co., Ltd. Nonvolatile memory device and operating method thereof
US20140237165A1 (en) 2013-02-19 2014-08-21 Samsung Electronics Co., Ltd. Memory controller, method of operating the same and memory system including the same

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