KR100632940B1

KR100632940B1 - 프로그램 사이클 시간을 가변시킬 수 있는 불 휘발성반도체 메모리 장치

Info

Publication number: KR100632940B1
Application number: KR1020040031883A
Authority: KR
Inventors: 황상원; 이진엽
Original assignee: 삼성전자주식회사
Priority date: 2004-05-06
Filing date: 2004-05-06
Publication date: 2006-10-12
Also published as: US20050248992A1; KR20050106836A; CN1697086B; CN1697086A; US7660159B2

Abstract

여기에 개시되는 반도체 메모리 장치는 제 1 메모리 영역과 제 2 메모리 영역을 포함하는 메모리 셀 어레이를 포함한다. 쓰기 회로는 메모리 셀 어레이에 데이터를 쓰도록 구성되고, 제어 회로는 제 1 및 제 2 메모리 영역들의 프로그램 사이클 시간들이 서로 다르도록 쓰기 회로를 제어한다.

Description

프로그램 사이클 시간을 가변시킬 수 있는 불 휘발성 반도체 메모리 장치{NON-VOLATILE SEMICONDUCTOR MEMORY DEVICE CAPABLE OF CHANGING PROGRAM CYCLE TIME}

도 1은 본 발명에 따른 반도체 메모리 장치를 개략적으로 보여주는 블록도;

도 2는 도 1에 도시된 반도체 메모리 장치의 쓰기 동작을 설명하기 위한 흐름도;

도 3은 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치를 보여주는 블록도;

도 4a는 도 3에 도시된 메인 필드의 어레이 구조를 보여주는 블록도;

도 4b는 도 3에 도시된 스페어 필드의 어레이 구조를 보여주는 블록도;

도 5는 도 3에 도시된 워드 라인 전압 발생 회로를 보여주는 블록도;

도 6은 도 5에 도시된 전압 분배기를 보여주는 회로도;

도 7은 도 5에 도시된 비교기를 보여주는 회로도;

도 8a은 저속 프로그램 방식에 따라 가변되는 워드 라인 전압 파형을 보여주는 도면;

도 8b은 고속 프로그램 방식에 따라 가변되는 워드 라인 전압 파형을 보여주는 도면;

도 9는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 프로그램 방법을 설명하기 위한 흐름도;

도 10은 도 9에 도시된 저속 프로그램 동작을 설명하기 위한 흐름도;

도 11은 도 9에 도시된 고속 프로그램 동작을 설명하기 위한 흐름도;

도 12은 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 프로그램 동작을 설명하기 위한 타이밍도;

도 13은 온 셀 및 오프 셀의 문턱 전압 분포를 보여주는 도면;

도 14는 본 발명의 다른 실시예에 따른 반도체 메모리 장치를 보여주는 블록도;

도 15a 내지 도 15d는 본 발명의 다른 실시예에 따른 메모리 셀 어레이 구조를 보여주는 블록도들;

도 16은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 프로그램 동작을 설명하기 위한 타이밍도; 그리고

도 17은 본 발명의 또 다른 실시예에 따른 메모리 셀 어레이 구조를 보여주는 블록도이다.

* 도면의 주요 부분에 대한 부호 설명 *

100 : 반도체 메모리 장치 110 : 메모리 셀 어레이

120 : 제어 회로 140 : 읽기/쓰기 회로

141 : 행 선택 회로 142 : 페이지 버퍼 회로

143 : 열 게이트 회로 144 : 데이터 입출력 버퍼 회로

145 : 패스/페일 점검 회로 146 : 워드 라인 전압 발생 회로

본 발명은 반도체 집적 회로 장치에 관한 것으로, 좀 더 구체적으로는 반도체 메모리 장치에 관한 것이다.

반도체 메모리는, 일반적으로, 위성에서 소비자 전자 기술까지의 범위에 속하는 마이크로프로세서를 기반으로 한 응용 및 컴퓨터과 같은 디지털 로직 설계의 가장 필수적인 마이크로 전자 소자이다. 그러므로, 높은 집적도 및 빠른 속도를 위한 축소 (scaling)를 통해 얻어지는 프로세스 향상 및 기술 개발을 포함한 반도체 메모리의 제조 기술의 진보는 다른 디지털 로직 계열의 성능 기준을 확립하는 데 도움이 된다.

반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치와 불 휘발성 반도체 메모리 장치로 나뉘어진다. 휘발성 반도체 메모리 장치에 있어서, 로직 정보는 스태틱 랜덤 액세스 메모리의 경우 쌍안정 플립-플롭의 로직 상태를 설정함으로써 또는 다이나믹 랜덤 액세스 메모리의 경우 커패시터의 충전을 통해 저장된다. 휘발성 반도체 메모리 장치의 경우, 전원이 인가되는 동안 데이터가 저장되고 읽혀지며, 전원이 차단될 때 데이터는 소실된다.

MROM, PROM, EPROM, EEPROM 등과 같은 불 휘발성 반도체 메모리 장치는 전원이 차단되어도 데이터를 저장할 수 있다. 불 휘발성 메모리 데이터 저장 상태는 사 용되는 제조 기술에 따라 영구적이거나 재프로그램 가능하다. 불 휘발성 반도체 메모리 장치는 컴퓨터, 항공 전자 공학, 통신, 그리고 소비자 전자 기술 산업과 같은 넓은 범위의 응용에서 프로그램 및 마이크로코드의 저장을 위해서 사용된다. 단일 칩에서 휘발성 및 불 휘발성 메모리 저장 모드들의 조합이 빠르고 재프로그램 가능한 불 휘발성 메모리를 요구하는 시스템에서 불 휘발성 RAM (nvRAM)과 같은 장치들에서 또한 사용 가능하다. 게다가, 응용 지향 업무를 위한 성능을 최적화시키기 위해 몇몇 추가적인 로직 회로를 포함하는 특정 메모리 구조가 개발되어 오고 있다.

불 휘발성 반도체 메모리 장치에 있어서, MROM, PROM 및 EPROM은 시스템 자체적으로 소거 및 쓰기가 자유롭지 않아서 일반 사용자들이 기억 내용을 새롭게 하기가 용이하지 않다. 이에 반해 EEPROM은 전기적으로 소거 및 쓰기가 가능하므로 계속적인 갱신이 필요한 시스템 프로그래밍(system programming)이나 보조 기억 장치로의 응용이 확대되고 있다. 특히 플래시 EEPROM (이하, 플래시 메모리라 칭함)은 기존의 EEPROM에 비해 집적도가 높아 대용량 보조 기억 장치로의 응용에 매우 유리하다. 플래시 메모리들 중에서도 낸드형(NAND-type) 플래시 메모리는 NOR 플래시 메모리에 비해 집적도가 매우 높다.

낸드 플래시 메모리는 정보를 저장하기 위한 저장 영역으로서 메모리 셀 어레이를 포함하며, 메모리 셀 어레이는 복수 개의 셀 스트링들 (또는 낸드 스트링(NAND string)이라 불림)로 이루어져 있다. 메모리 셀 어레이에 데이터를 저장하거나, 그것으로부터 데이터를 읽기 위해서 플래시 메모리에는 페이지 버퍼 회로가 제공된다. 잘 알려진 바와 같이, 낸드형 플래시 메모리의 메모리 셀은 F-N 터 널링 전류(Fowler-Nordheim tunneling current)를 이용하여 소거 및 프로그램된다. 낸드형 플래시 EEPROM의 소거 및 프로그램 방법들은 US. Patent No. 5,473,563에 "Nonvolatile Semiconductor Memory"라는 제목으로, US. Patent No. 5,696,717에 "Nonvolatile Integrated Circuit Memory Devices Having Adjustable Erase/Program Threshold Voltage Verification Capability"라는 제목으로 각각 게재되어 있다.

데이터를 메모리 셀 어레이에 저장하기 위해서는, 먼저, 데이터 로딩 명령이 플래시 메모리에 주어지고, 어드레스 및 데이터가 플래시 메모리에 연속적으로 입력된다. 일반적으로, 프로그램될 데이터는 바이트 또는 워드 단위로 페이지 버퍼 회로로 순차적으로 전달된다. 프로그램될 데이터 즉, 한 페이지 분량의 데이터가 모두 페이지 버퍼 회로에 로드되면, 페이지 버퍼 회로에 보관된 데이터는 프로그램 명령에 따라 메모리 셀 어레이 (즉, 선택된 페이지의 메모리 셀들)에 동시에 프로그램된다. 낸드 플래시 메모리의 경우, 예를 들면, 512-바이트 데이터 정보를 프로그램하는 데 200㎲∼500㎲의 시간이 걸린다.

선택된 페이지의 메모리 셀들이 모두 프로그램된 후에는, 선택된 페이지의 메모리 셀들에 올바르게 데이터가 저장되었음을 알리는 정보가 메모리 셀 어레이의 특정 영역에 다시 프로그램된다. 다시 말해서, 한 페이지 분량의 데이터를 저장하는 데 2번의 프로그램 동작이 동일한 프로그램 조건에 따라 수행된다. 결과적으로 한 페이지의 데이터 정보를 프로그램하는 데 200㎲∼500㎲의 시간이 아니라 400㎲∼1000㎲의 시간이 걸린다. 앞서 설명된 프로그램 방식은 플래시 메모리의 성능을 결정하는 데 중요한 요소들 중 하나가 프로그램 시간이라는 점을 고려하여 볼 때 플래시 메모리의 성능 저하 (또는 동작 속도 저하)의 원인이 된다.

본 발명의 목적은 동작 속도를 향상시킬 수 있는 반도체 메모리 장치를 제공하는 것이다.

본 발명의 다른 목적은 프로그램 사이클 시간을 가변시킬 수 있는 반도체 메모리 장치를 제공하는 것이다.

본 발명의 또 다른 목적은 서로 상이한 프로그램 사이클 시간으로 프로그램되는 메모리 영역들을 포함하는 반도체 메모리 장치를 제공하는 것이다.

상술한 제반 목적을 달성하기 위한 본 발명의 특징에 따르면, 이하 설명될 반도체 메모리 장치는 셀 당 1-비트 데이터를 저장하는 메모리 장치이다. 반도체 메모리 장치는 메모리 셀 어레이, 쓰기 회로, 그리고 제어 회로를 포함한다. 상기 메모리 셀 어레이는 제 1 메모리 영역과 제 2 메모리 영역을 포함하고, 각 메모리 영역은 행들과 열들로 배열된 플래시 메모리 셀들을 포함한다. 상기 쓰기 회로는 상기 메모리 셀 어레이에 데이터를 쓴다. 특히, 상기 제어 회로는 상기 제 1 및 제 2 메모리 영역들의 프로그램 사이클 시간들이 서로 다르도록 상기 쓰기 회로를 제어한다.

본 발명의 예시적인 실시예에 있어서, 상기 제 1 메모리 영역의 플래시 메모리 셀들은 제 1 프로그램 방식에 의해서 프로그램되며, 상기 제 1 프로그램 방식에 의하면 워드 라인 전압은 프로그램 사이클 동안 제 1 시작 전압 레벨에서 제 1 최종 전압 레벨까지 순차적으로 증가된다. 상기 제 2 메모리 영역의 플래시 메모리 셀들은 제 2 프로그램 방식에 의해서 프로그램되며, 상기 제 2 프로그램 방식에 의하면 워드 라인 전압은 상기 프로그램 사이클 동안 상기 제 1 시작 전압 레벨보다 높은 제 2 시작 전압 레벨에서 제 2 최종 전압 레벨까지 순차적으로 증가된다. 상기 제 1 최종 전압 레벨은 상기 제 2 최종 전압 레벨과 같거나 낮다. 또는, 상기 제 1 최종 전압 레벨은 상기 제 2 최종 전압 레벨과 같거나 높다. 다른 실시예로서, 상기 제 1 및 제 2 메모리 영역들은 동일한 메모리 영역이다.

본 발명의 다른 특징에 따르면, 반도체 메모리 장치는 제 1 메모리 영역과 제 2 메모리 영역을 포함하는 메모리 셀 어레이와; 상기 제 1 메모리 영역은 오버 프로그램이 허용되지 않는 영역이고 상기 제 2 메모리 영역은 오버 프로그램이 허용된 영역이며; 상기 메모리 셀 어레이에 데이터를 쓰는 쓰기 회로와; 그리고 상기 메모리 셀 어레이의 제 1 및 제 2 메모리 영역들의 프로그램 사이클 시간들이 서로 다르도록 상기 쓰기 회로를 제어하는 제어 회로를 포함한다.

본 발명의 예시적인 실시예에 있어서, 상기 제 1 메모리 영역의 플래시 메모리 셀들은 제 1 프로그램 방식에 의해서 프로그램되며, 상기 제 1 프로그램 방식에 의하면 워드 라인 전압은 프로그램 사이클 동안 제 1 시작 전압 레벨에서 최종 전압 레벨까지 순차적으로 증가된다. 상기 제 2 메모리 영역의 플래시 메모리 셀들은 제 2 프로그램 방식에 의해서 프로그램되며, 상기 제 2 프로그램 방식에 의하면 워드 라인 전압은 상기 프로그램 사이클 동안 상기 제 1 시작 전압 레벨보다 높은 제 2 시작 전압 레벨에서 상기 최종 전압 레벨까지 순차적으로 증가된다.

본 발명의 또 다른 특징에 따르면, 반도체 메모리 장치는 메모리 셀 어레이와; 상기 메모리 셀 어레이에 데이터를 쓰는 쓰기 회로와; 그리고 상기 메모리 셀 어레이의 프로그램 사이클 시간이 입력되는 명령에 따라 변화되도록 상기 쓰기 회로를 제어하는 제어 회로를 포함한다.

본 발명의 또 다른 특징에 따르면, 반도체 메모리 장치는 메모리 셀들이 연결되는 복수 개의 워드 라인들을 포함하는 메모리 셀 어레이와; 제 1 프로그램 명령의 입력시 제 1 프로그램 인에이블 신호를 활성화시키고 제 2 프로그램 명령의 입력시 제 2 프로그램 인에이블 신호를 활성화시키는 프로그램 제어 회로와; 상기 제 1 및 제 2 프로그램 인에이블 신호들 중 활성화된 것에 응답하여 증가형 스텝 펄스 형태를 갖는 워드 라인 전압을 발생하는 워드 라인 전압 발생 회로와; 그리고 상기 워드 라인 전압은 상기 제 1 및 제 2 프로그램 인에이블 신호들 중 어느 것이 활성화되었는 지에 따라 상이한 시작 전압 레벨들 중 어느 하나를 가지며; 상기 워드 라인들 중 하나를 선택하고 상기 선택된 워드 라인을 상기 워드 라인 전압으로 구동하는 워드 라인 선택 회로를 포함한다.

본 발명의 또 다른 특징에 따르면, 반도체 메모리 장치는 각각이 행들과 열들로 배열된 복수 개의 메모리 셀들을 포함하는 메인 필드 및 스페어 필드를 포함하는 메모리 셀 어레이와; 상기 메인 필드의 프로그램 사이클을 나타내는 제 1 프로그램 명령의 입력시 제 1 프로그램 인에이블 신호를 활성화시키고, 상기 스페어 필드의 프로그램 사이클을 나타내는 제 2 프로그램 명령의 입력시 제 2 프로그램 인에이블 신호를 활성화시키는 프로그램 제어 회로와; 상기 제 1 및 제 2 프로그램 인에이블 신호들 중 활성화된 것에 응답하여 증가형 스텝 펄스 형태의 워드 라인 전압을 발생하는 워드 라인 전압 발생 회로와; 그리고 상기 행들 중 하나를 선택하고 상기 선택된 행을 상기 워드 라인 전압으로 구동하는 워드 라인 선택 회로를 포함하며, 상기 워드 라인 전압은, 상기 스페어 필드의 프로그램 사이클 시간이 상기 메인 필드의 프로그램 사이클 시간보다 더 짧아지도록, 상기 제 1 및 제 2 프로그램 인에이블 신호들 중 어느 것이 활성화되었는 지에 따라 상이한 시작 전압 레벨들 중 어느 하나를 갖는다.

본 발명의 또 다른 특징에 따르면, 제 1 메모리 영역과 제 2 메모리 영역으로 구분된 메모리 셀 어레이를 포함하는 반도체 메모리 장치를 프로그램하는 방법가 제공된다. 프로그램 방법에 의하면, 먼저, 제 1 프로그램 사이클 시간 동안 상기 메모리 셀 어레이의 제 1 메모리 영역에 제 1 데이터를 프로그램하는 동작이 수행된다. 그 다음에, 제 2 프로그램 사이클 시간 동안 상기 메모리 셀 어레이의 제 2 메모리 영역에 제 2 데이터를 프로그램하는 하는 동작이 수행된다. 특히, 상기 제 2 프로그램 사이클 시간은 상기 제 1 프로그램 사이클 시간보다 짧다.

이하 본 발명의 예시적인 실시예들이 참조 도면들에 의거하여 상세히 설명될 것이다. 이하 설명된 본 발명의 반도체 메모리 장치에 있어서, "쓰기" 및 "프로그램"은 동일한 의미로 사용되고, "쓰기 사이클 시간"과 "프로그램 사이클 시간"은 동일한 의미로 사용된다. 쓰기 사이클 시간 또는 프로그램 사이클 시간은 데이터를 메모리 셀에 저장하는 데 필요한 시간으로, 다수의 프로그램 루프들로 구성될 수 있다. 이러한 경우, 쓰기 사이클 시간 또는 프로그램 사이클 시간은 단일의 프로그램 루프가 수행되는 데 필요한 시간이 아니라 다수의 프로그램 루프들이 수행되는 데 필요한 시간으로 정의된다. 이하 설명될 메모리 장치는 셀 당 1-비트 데이터를 저장하는 메모리 장치이다.

도 1은 본 발명에 따른 반도체 메모리 장치를 개략적으로 보여주는 블록도이다.

도 1을 참조하면, 본 발명에 따른 반도체 메모리 장치 (100)는 메모리 셀 어레이 (110)를 포함하며, 메모리 셀 어레이 (110)는 제 1 메모리 영역 (110A)과 제 2 메모리 영역 (110B)으로 구분된다. 제 1 및 제 2 메모리 영역들 (110A, 110B) 각각은, 비록 도면에는 도시되지 않았지만, 행들 (또는 워드 라인들)과 열들 (또는 비트 라인들)로 배열된 메모리 셀들을 포함한다. 본 발명에 따른 반도체 메모리 장치 (100)는 제어 회로 (120)와 읽기/쓰기 회로 (140)를 더 포함한다. 읽기/쓰기 회로 (140)는 제어 회로 (120)에 의해서 제어되며, 쓰기 동작시 제 1 및 제 2 메모리 영역들 (110A, 110B)에 개별적으로 그리고 연속적으로 외부 데이터를 저장한다. 또한, 읽기/쓰기 회로 (140)는 제어 회로 (120)의 제어에 따라 쓰기 동작시 제 1 및 제 2 메모리 영역들 (110A, 110B) 중 어느 하나에만 외부 데이터를 저장할 수 있다. 읽기/쓰기 회로 (140)는 읽기 동작시 제 1 및 제 2 메모리 영역들 (110A, 110B) 중 어느 하나에 저장된 데이터를 읽는다. 또한, 읽기/쓰기 회로 (140)는 읽기 동작시 제 1 및 제 2 메모리 영역들 (110A, 110B)로부터 데이터를 읽을 수 있다.

본 발명의 반도체 메모리 장치 (100)에 따르면, 제 1 메모리 영역 (110A)과 제 2 메모리 영역 (110B)에는 상이한 쓰기 방식들에 의해서 데이터가 쓰여진다. 예를 들면, 제 1 메모리 영역 (110A)이 저속 쓰기 영역 (low-speed write region)으로 그리고 제 2 메모리 영역 (110B)이 고속 쓰기 영역 (high-speed write region)으로 각각 정의된다고 가정하자. 역으로, 제 1 메모리 영역 (110A)이 고속 쓰기 영역으로 그리고 제 2 메모리 영역 (110B)이 저속 쓰기 영역으로 각각 정의될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 또한, 제 1 및 제 2 메모리 영역들 (110A, 110B)에 저속 쓰기 방식과 고속 쓰기 방식이 모두 적용될 수 있음은 자명하다.

이러한 가정에 따르면, 제어 회로 (120)는 제 2 메모리 영역 (110B)이 제 1 메모리 영역 (110A)보다 상대적으로 빠른 시간 내에 프로그램되도록 읽기/쓰기 회로 (140)를 제어한다. 다시 말해서, 제 1 메모리 영역 (110A)에는 제 2 메모리 영역 (110B)과 상이한 쓰기 사이클 시간 내에 데이터가 쓰여진다. 제 1 및 제 2 메모리 영역들 (110A, 110B)이 상이한 쓰기 사이클 시간을 갖도록 다양한 기술들 (워드 라인 전압 제어 방식, 비트 라인 전압 제어 방식, 기판 전압 제어 방식, 등)이 적용될 수 있으며, 그러한 기술들 중 예시적인 하나의 기술이 이후 상세히 설명될 것이다.

본 발명에 따른 반도체 메모리 장치의 예시적인 쓰기 방법이 도 2를 참조하여 이하 상세히 설명될 것이다.

도 2를 참조하면, 제 1 메모리 영역 (110A)에 쓰여질 데이터가 반도체 메모 리 장치 (100) 즉, 읽기/쓰기 회로 (140) 내에 입력된다 (S100). 그 다음에, 제어 회로 (120)는 입력된 데이터가 저속 쓰기 방식으로 제 1 메모리 영역 (110A)에 쓰여지도록 읽기/쓰기 회로 (140)를 제어한다 (S120). 이하, 저속 쓰기 방식에 의한 쓰기 사이클 시간을 "제 1 쓰기 사이클 시간"이라 칭한다. 제 1 메모리 영역 (110A)에 데이터가 쓰여진 후 (또는 제 1 쓰기 사이클 시간이 경과한 후), 제 1 메모리 영역 (110A)의 쓰기 동작이 올바르게 수행된 경우 제 2 메모리 영역 (110B)에 쓰여질 데이터가 반도체 메모리 장치 (100) 즉, 읽기/쓰기 회로 (140) 내에 입력된다 (S140). 그 다음에, 제어 회로 (120)는 입력된 데이터가 고속 쓰기 방식으로 제 2 메모리 영역 (110B)에 쓰여지도록 읽기/쓰기 회로 (140)를 제어한다 (S160). 이하, 고속 쓰기 방식에 의한 쓰기 사이클 시간을 "제 2 쓰기 사이클 시간"이라 칭한다.

이 실시예에 있어서, 제 1 쓰기 사이클 시간은 제 2 쓰기 사이클 시간보다 길다. 예를 들면, 제 1 쓰기 사이클 시간이 반도체 메모리 장치 (100)의 기준 쓰기 사이클 시간이라고 가정하면, 제 2 쓰기 사이클 시간은 기준 쓰기 사이클 시간보다 짧다. 제 1 메모리 영역 (110A)에는 제 1 쓰기 사이클 시간 내에 메인 데이터를 저장하고 제 2 메모리 영역 (110B)에는 제 2 쓰기 사이클 시간 내에 제 1 메모리 영역 (110A)과 관련된 또는 메인 데이터와 관련된 보조 또는 스페어 데이터를 저장한다고 가정하자. 이러한 경우, 제 1 및 제 2 메모리 영역들 (110A, 110B) 각각에 기준 쓰기 사이클 시간에 데이터를 쓰는 경우와 비교하여 볼 때, 빠른 시간 내에 반도체 메모리 장치 (100)의 쓰기 동작이 수행될 수 있다.

본 발명에 따른 반도체 메모리 장치 (100)의 주목할 점은 제 1 및 제 2 메모리 영역들 (110A, 110B)의 쓰기 사이클 시간들이 서로 다르다는 것이다. 이는 이후 예시적인 실시예들을 참조하여 좀 더 구체적으로 설명될 것이다.

도 3은 본 발명의 예시적인 실시예에 따른 반도체 메모리 장치를 보여주는 블록도이다. 도 3에 있어서, 도 1에 도시된 것과 동일한 기능을 갖는 구성 요소들은 동일한 참조 번호들로 표기된다. 본 발명의 예시적인 실시예에 따른 반도체 메모리 장치 (100)는 낸드 플래시 메모리 장치와 같은 불 휘발성 메모리 장치이다. 하지만, 본 발명에 따른 반도체 메모리 장치 (100)가 낸드 플래시 메모리 장치와 같은 불 휘발성 메모리 장치에 국한되지 않음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 예를 들면, 본 발명의 기술적 사상이 강유전체 메모리 장치, 노어 플래시 메모리 장치, MROM, PROM, 등과 같은 불 휘발성 메모리 장치 뿐만 아니라 DRAM, SRAM, 등과 같은 휘발성 메모리 장치에도 적용될 수 있음은 자명하다.

도 3을 참조하면, 본 발명의 예시적인 실시예에 따른 반도체 메모리 장치 (100)는 메모리 셀 어레이 (110)를 포함하며, 메모리 셀 어레이 (110)는 제 1 메모리 영역으로서 메인 필드 (main field) (110A)와 제 2 메모리 영역으로서 스페어 필드 (spare field) (110B)로 구성된다. 메인 필드 (110A)는 메인 데이터를 저장하는 데 사용되며, 도 4a에 도시된 바와 같이, 복수 개의 메모리 블록들 (MB0-MBi)을 포함한다. 각 메모리 블록은 복수 개의 비트 라인들 (BL0_E, BL0_O)-(BLk_E, BLk_O)에 각각 연결된 스트링들로 구성되며, 각 스트링은 스트링 선택 트랜지스터 (SST), 접지 선택 트랜지스터 (GST), 그리고 선택 트랜지스터들 (SST, GST) 사이에 직렬 연결된 복수 개의 메모리 셀들 (또는 메모리 셀 트랜지스터들) (MC0-MCn)을 포함한다. 비트 라인들 (BL0_E, BL0_O)-(BLk_E, BLk_O)은 복수 개의 쌍들로 이루어진다. 이하, 각 쌍의 비트 라인들 (예를 들면, BLk_E, BLk_O)은 짝수 비트 라인 (BLk_E)과 홀수 비트 라인 (BLk_O)으로 각각 칭한다. 각 비트 라인 쌍은 대응하는 페이지 버퍼들 (PB0-PBk)에 각각 연결되어 있다. 페이지 버퍼들 (PB0-PBk) 각각은 대응하는 쌍의 비트 라인들 중 하나를 선택하며, 읽기 동작시 감지 증폭기로서 그리고 프로그램 동작시 기입 드라이버로서 동작한다. 예시적인 페이지 버퍼가 U.S. Patent No. 6,704,239에 "NON-VOLATILE SEMICONDUCTOR MEMORY DEVICE"라는 제목으로 게재되어 있으며, 이 출원의 레퍼런스로서 포함된다.

다시 도 3을 참조하면, 메모리 셀 어레이 (110)의 스페어 필드 (110B)는 메인 필드 (110A)와 관련된 데이터 정보 (예를 들면, MAKER CODE, DEVICE CODE, PAGE SIZE, BLOCK SIZE, SPARE SIZE, ORGANIZATION, PAGE PROGRAM INFORMATION)를 저장하는 데 사용된다. 여기서, 페이지 프로그램 정보는 메모리 블록의 각 페이지가 올바르게 프로그램되었는 지의 여부를 나타내며, 이는 이후 상세히 설명될 것이다. 스페어 필드 (110B)는 메인 필드 (110A)와 동일한 어레이 구조를 가지며, 행들 (워드 라인들 또는 페이지들)을 공유하도록 구성된다. 특히, 스페어 필드 (110B)의 빗금친 영역 (111)은 앞서 설명된 페이지 프로그램 정보 (소위, confirm mark로 불림)를 저장하기 위한 영역이며, 이하 페이지 프로그램 정보 저장 영역이라 칭한다. 페이지 프로그램 정보 저장 영역 (111)의 어레이 구조를 보여주는 도 4b를 참조하면, 메인 필드 (110A)의 각 메모리 블록이 64-페이지 사이즈이고 비트 구조가 x8이 라고 가정하는 경우, 페이지 프로그램 정보 저장 영역 (111)은 4개의 세그먼트들 (PPI0, PPI1, PPI2, PPI3)을 포함하며, 각 세그먼트는 16-페이지 프로그램 정보를 저장하도록 구성된다. 예를 들면, 세그먼트 (PPI0)는 각 쌍의 스페어 비트 라인들 (SBL0_E, SBL0_O)-(SBL7_E, SLB7_O)에 각각 연결된 16개의 스트링들을 포함한다. 스페어 비트 라인 쌍들 (SBL0_E, SBL0_O)-(SBL7_E, SBL7_O) 각각은 대응하는 스페어 페이지 버퍼들 (SPB0-SPB7)에 각각 연결되어 있다. 스페어 페이지 버퍼들 각각은 도 4a에서 언급된 것과 동일한 기능을 수행한다. 16개의 스트링들 각각은 단지 1-비트 데이터 정보만을 저장한다.

예를 들면, 도 4b에서, 스페어 비트 라인 (SBL0_E)과 워드 라인 (WL0)의 교차 영역에 배열된 메모리 셀 (A로 표기됨)에는 첫 번째 페이지 (또는 첫 번째 워드 라인: WL0)의 프로그램 정보가 저장된다. 스페어 비트 라인 (SBL0_O)과 워드 라인 (WL1)의 교차 영역에 배열된 메모리 셀 (B로 표기됨)에는 두 번째 페이지 (또는 두 번째 워드 라인: WL1)의 프로그램 정보가 저장된다. 스페어 비트 라인 (SBL1_E)과 워드 라인 (WL2)의 교차 영역에 배열된 메모리 셀 (C로 표기됨)에는 세 번째 페이지 (또는 세 번째 워드 라인: WL2)의 프로그램 정보가 저장된다. 스페어 비트 라인 (SBL1_O)과 워드 라인 (WL3)의 교차 영역에 배열된 메모리 셀 (D로 표기됨)에는 네 번째 페이지 (또는 네 번째 워드 라인: WL3)의 프로그램 정보가 저장된다.

이러한 프로그램 방식에 따르면, 세그먼트 (PPI0)에는 0번째 페이지에서 15번째 페이지까지의 페이지 프로그램 정보가 저장되고, 세그먼트 (PPI1)에는 16번째 페이지에서 31번째 페이지까지의 페이지 프로그램 정보가 저장된다. 세그먼트 (PPI2)에는 32번째 페이지에서 47번째 페이지까지의 페이지 프로그램 정보가 저장되고, 세그먼트 (PPI3)에는 48번째 페이지에서 63번째 페이지까지의 페이지 프로그램 정보가 저장된다.

여기서, 하나의 스트링당 하나의 메모리 셀만이 프로그램되었지만, 신뢰성을 보다 향상시키기 위해서 스트링 당 두 개의 메모리 셀들이 프로그램될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 각 세그먼트에 있어서, 프로그램 메모리 셀은 앞서 언급된 페이지 프로그램 정보 뿐만 아니라 대응하는 스트링의 프로그램 정보를 나타낸다.

다시 도 3을 참조하면, 본 발명의 예시적인 실시예에 따른 반도체 메모리 장치 (100)는 프로그램 제어 회로 (120), 행 선택 회로 (141) (도면에는, 'X-DEC'로 표기됨), 페이지 버퍼 회로 (142), 열 게이트 회로 (143) (도면에는, 'Y-GATE'로 표기됨), 데이터 입출력 버퍼 회로 (144) (도면에는, 'DIN/DOUT BUF'로 표기됨), 패스/페일 점검 회로 (145) (도면에는, 'P/F'로 표기됨), 그리고 워드 라인 전압 발생 회로 (146)를 더 포함한다. 도 3의 프로그램 제어 회로 (120)는 도 1의 제어 회로 (120)에 대응하며, 도 3의 다른 구성 요소들 (141-146)은 도 1에 도시된 읽기/쓰기 회로 (140)를 구성한다.

프로그램 제어 회로 (120)는 반도체 메모리 장치 (100)의 전반적인 프로그램 동작을 제어하기 위한 것으로, 입출력 핀들 (I/Oi)을 통해 입력되는 프로그램 명령에 따라 프로그램 인에이블 신호들 (LS_PGMen, HS_PGMen) 중 어느 하나를 활성화시킨다. 여기서, 프로그램 인에이블 신호 (LS_PGMen)가 활성화될 때, 반도체 메모리 장치 (100)의 프로그램 동작은 앞서 설명된 제 1 프로그램 사이클 시간 동안 수행된다. 이에 반해서, 프로그램 인에이블 신호 (HS_PGMen)가 활성화될 때, 반도체 메모리 장치 (100)의 프로그램 동작은 앞서 설명된 제 2 프로그램 사이클 시간 동안 수행된다. 이는 이후 상세히 설명될 것이다. 프로그램 제어 회로 (120)는 상태 레지스터 (121)를 포함하며, 상태 레지스터 (121)에는 현재의 프로그램 사이클 동작이 정상적으로 완료되었는 지의 여부를 나타내는 상태 정보가 저장된다. 프로그램 제어 회로 (120)는 상태 읽기 명령이 입력될 때 상태 레지스터 (121)에 저장된 상태 정보를 외부로 출력한다.

계속해서 도 3을 참조하면, 행 선택 회로 (141)는 행 어드레스 정보에 따라 메모리 셀 어레이 (110)의 메모리 블록들 중 어느 하나를 선택한다. 선택된 메모리 블록의 행들은 행 선택 회로 (141)에 의해서 제어된다. 예를 들면, 행 선택 회로 (141)는 선택된 메모리 블록의 행들 중 하나를 선택하며, 프로그램 동작시 선택된 행을 워드 라인 전압 발생 회로 (146)로부터의 워드 라인 전압으로 구동한다. 워드 라인 전압은 프로그램 구간에서 선택된 워드 라인에 인가되는 프로그램 전압을 포함한다. 페이지 버퍼 회로 (142)는, 앞서 설명된 바와 같이, 복수 개의 페이지 버퍼들로 구성되며, 각 페이지 버퍼는 동작 모드에 따라 앞서 언급된 다양한 기능들 (예를 들면, 감지 증폭기 기능, 기입 드라이버 기능, 등)을 수행한다. 열 게이트 회로 (143)는 비트 구조 단위로 페이지 버퍼들을 선택하며, 선택된 페이지 버퍼들에 저장된 데이터는 열 게이트 회로 (143) 및 데이터 입출력 버퍼 회로 (144)를 통해 외부로 출력된다. 또한, 프로그램될 데이터는 열 게이트 회로 (143) 및 데이터 입출력 버퍼 회로 (144)를 통해 페이지 버퍼 회로 (142)로 전달된다. 패스/페일 점검 회로 (145)는 각 프로그램 루프의 검증 구간에서 선택된 페이지의 메모리 셀들이 모두 프로그램되었는 지의 여부를 점검하며, 점검된 결과를 프로그램 제어 회로 (120)로 출력한다. 예시적인 패스/페일 점검 회로 (145)가 미국특허공개번호 2003-0133340 (2003년 7월 17일자로 공개됨)에 "NAND FLASH MEMORY AND METHOD OF ERASING, PROGRAMMING, AND COPY-BACK PROGRAMMING THEREOF"라는 제목으로 게재되어 있으며, 이 출원의 레퍼런스로 포함된다. 워드 라인 전압 발생 회로 (146)는 프로그램 제어 회로 (120)로부터의 프로그램 인에이블 신호들 (LS_PGMen, HS_PGMen)에 응답하여 워드 라인 전압을 발생한다.

본 발명에 따른 워드 라인 전압 발생 회로 (146)는 다수의 프로그램 루프들로 이루어진 프로그램 사이클 동안 증가형 스텝 펄스 프로그램 스킴 (Incremental Step Pulse Programming scheme)에 따라 워드 라인 전압을 발생한다. 즉, 본 발명에 따른 워드 라인 전압 발생 회로 (146)는 다수의 프로그램 루프들로 이루어진 프로그램 사이클 동안 점차적으로 증가되는 워드 라인 전압을 발생한다. 워드 라인 전압은 행 선택 회로 (141)로 공급된다. 각 프로그램 루프는 프로그램 구간과 검증 구간으로 이루어진다. 특히, 프로그램 인에이블 신호 (LS_PGMen)가 활성화될 때 첫 번째 프로그램 루프의 프로그램 구간에서 생성되는 워드 라인 전압의 전압 레벨은 프로그램 인에이블 신호 (HS_PGMen)가 활성화될 때 첫 번째 프로그램 루프의 프로그램 구간에서 생성되는 워드 라인 전압의 전압 레벨보다 낮게 설정된다. 다시 말해서, 선택된 페이지의 메모리 셀들이 목표 문턱 전압 분포 내로 프로그램되는 데 걸리는 프로그램 사이클 시간은 워드 라인 전압의 시작 전압 레벨에 따라 가변될 수 있다. 이에 대한 설명은 이후 상세히 설명될 것이다.

도 5는 본 발명의 예시적인 실시예에 따른 도 3에 도시된 워드 라인 전압 발생 회로 (146)를 보여주는 블록도이다. 워드 라인 전압 발생 회로 (146)는 선택된 워드 라인에 인가될 증가형 스텝 펄스 형태의 프로그램 전압 (Vpgm)을 발생하는 회로이다. 도 5를 참조하면, 본 발명의 예시적인 실시예에 따른 워드 라인 전압 발생 회로 (146)는 신호 제어 로직 (200), 발진기 (210), 기준 전압 발생기 (220), 전압 분배기 (230), 비교기 (240), 그리고 챠지 펌프 (250)를 포함한다.

신호 제어 로직 (200)은 프로그램 인에이블 신호들 (LS_PGMen, HS_PGMen)에 응답하여 동작한다. 프로그램 인에이블 신호들 (LS_PGMen, HS_PGMen) 중 어느 하나가 활성화될 때, 신호 제어 로직 (200)은 제어 신호들 (VDVD_EN, REF_EN, COMP_EN, OSC_EN)을 활성화시킴과 동시에 스텝 제어 코드 (STEP_CTRL[5:0])을 발생한다. 발진기 (210)는 제어 신호 (OSC_EN)의 활성화에 응답하여 일정 주기를 갖는 발진 신호 (OSC)를 발생하고, 기준 전압 발생기 (220)는 제어 신호 (REF_EN)의 활성화에 응답하여 기준 전압 (VREF)을 발생한다. 전압 분배기 (230)는 제어 신호 (VDVD_EN)의 활성화에 응답하여 동작하며, 스텝 제어 코드 (STEP_CTRL[5:0])에 따라 프로그램 전압 (Vpgm)을 분배한다. 예시적인 전압 분배기 (230)를 보여주는 도 6을 참조하면, 전압 분배기 (230)는 스텝 제어 코드 (STEP_CTRL[5:0])에 따라 순차적으로 변화되는 분배 전압 (VDVD)을 출력하도록 구성되어 있다. 분배 전압 (VDVD)이 변화됨에 따라, 프로그램 전압 (Vpgm) 역시 순차적으로 증가될 것이다. 전압 분배기 (230)의 회로 구성이 도 6에 도시된 것에 국한되지 않음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 예를 들면, 전압 분배기 (230)의 다른 예가 U.S. Patent No. 5,642,309에 "AUTO-PROGRAM CIRCUIT IN A NONVOLATILE SEMICONDUCTOR MEMORY DEVICE"라는 제목으로 게재되어 있으며, 이 출원의 레퍼런스로 포함된다.

도 5에 도시된 비교기 (240)는 제어 신호 (COMP_EN)의 활성화에 응답하여 동작하며, 분배 전압 (VDVD)이 기준 전압 (VREF)보다 낮은 지 또는 높은 지의 여부에 따라 발진 신호 (OSC)를 챠지 펌프 (250)로 전달하거나 차단한다. 예를 들면, 분배 전압 (VDVD)이 기준 전압 (VREF)보다 높을 때, 비교기 (240)는 발진 신호 (OSC)를 출력 신호 (COMP)로서 출력한다. 분배 전압 (VDVD)이 기준 전압 (VREF)보다 낮을 때, 비교기 (240)는 하이 레벨의 출력 신호 (COMP)를 출력한다. 비교기 (240)는, 도 7에 도시된 바와 같이, 비교기 및 NAND 게이트로 구성되지만, 비교기 (240)의 회로 구성이 이에 국한되지 않음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 챠지 펌프 (250)는 비교기 (240)의 출력 신호 (COMP)에 응답하여 프로그램 전압 (Vpgm)을 발생한다.

이러한 회로 구성에 따르면, 프로그램 인에이블 신호 (LS_PGMen)가 활성화될 때 첫 번째 프로그램 루프의 프로그램 구간에서 생성되는 워드 라인 전압의 전압 레벨은 프로그램 인에이블 신호 (HS_PGMen)가 활성화될 때 첫 번째 프로그램 루프의 프로그램 구간에서 생성되는 워드 라인 전압의 전압 레벨보다 낮게 설정된다. 예를 들면, 프로그램 사이클이 5회의 프로그램 루프들로 이루어진다고 가정하자. 프로그램 인에이블 신호 (LS_PGMen)가 활성화될 때, 도 8a에 도시된 바와 같이, 신 호 제어 로직 (200)은 첫 번째 프로그램 루프의 워드 라인 전압이 Vpgm1이 되도록 스텝 제어 코드 (STEP_CTRL[5:0])를 발생한다. 이후, 신호 제어 로직 (200)은 프로그램 루프들의 반복에 따라 워드 라인 전압이 점차적으로 증가되도록 스텝 제어 코드 (STEP_CTRL[5:0])를 발생한다. 이에 반해서, 프로그램 인에이블 신호 (HS_PGMen)가 활성화될 때, 도 8b에 도시된 바와 같이, 신호 제어 로직 (200)은 첫 번째 프로그램 루프의 워드 라인 전압이 Vpgm4이 되도록 스텝 제어 코드 (STEP_CTRL[5:0])를 발생한다. 이후, 신호 제어 로직 (200)은 프로그램 루프들의 반복에 따라 워드 라인 전압이 점차적으로 증가되도록 스텝 제어 코드 (STEP_CTRL[5:0])를 발생한다. 즉, 프로그램 인에이블 신호들 (LS_PGMen, HS_PGMen) 중 어느 것이 활성화되는 지에 따라 프로그램 사이클의 워드 라인 전압의 시작 전압 레벨이 다르게 설정된다. 즉, 프로그램 인에이블 신호들 (LS_PGMen, HS_PGMen) 중 어느 것이 활성화되었는 지에 따라 워드 라인 전압의 시작 전압 레벨을 다르게 설정함으로써, 선택된 페이지의 메모리 셀들이 목표 문턱 전압 분포 내로 프로그램되는 데 걸리는 프로그램 사이클 시간을 가변시킬 수 있다.

이 실시예에 있어서, 비록 도 8a 및 도 8b에서 마지막 프로그램 루프들의 워드 라인 전압 레벨들이 동일하게 설정되었지만, 마지막 프로그램 루프들의 워드 라인 전압 레벨들이 다르게 설정될 수 있다. 예를 들면, 고속 프로그램 방식의 마지막 프로그램 루프에서 생성되는 워드 라인 전압이 저속 프로그램 방식의 마지막 프로그램 루프에서 생성되는 워드 라인 전압보다 높게 설정될 수 있다. 또는, 저속 프로그램 방식의 마지막 프로그램 루프에서 생성되는 워드 라인 전압이 고속 프로 그램 방식의 마지막 프로그램 루프에서 생성되는 워드 라인 전압보다 높게 설정될 수 있다.

또는, 앞서 설명된 바와 같이, 고속 프로그램 방식의 첫 번째 프로그램 루프에서 생성되는 워드 라인 전압은 미리 결정될 수 있다. 이에 반해서, 고속 프로그램 방식의 첫 번째 프로그램 루프에서 생성되는 워드 라인 전압은 저속 프로그램 방식에서 최종적으로 사용된 워드 라인 전압에 따라 자동적으로 결정될 수 있다. 예를 들면, 저속 프로그램 방식에 있어서, 모든 프로그램 루프들이 수행되기 이전에 프로그램 동작이 완료될 수 있다. 그러한 까닭에, 저속 프로그램 방식의 최종 워드 라인 전압이 고속 프로그램 방식의 첫 번째 프로그램 루프의 워드 라인 전압으로 사용될 수 있다. 그렇게 결정된 워드 라인 전압은 고속 프로그램 동작 동안 단계적으로 증가될 것이다.

본 발명의 예시적인 실시예에 따른 도 3의 반도체 메모리 장치의 프로그램 방법을 설명하기 위한 흐름도가 도 9, 도 10, 그리고 도 11에 도시되어 있고, 본 발명의 예시적인 실시예에 따른 도 3의 반도체 메모리 장치의 프로그램 동작을 설명하기 위한 타이밍도가 도 12에 도시되어 있다.

먼저 도 9을 참조하면, 본 발명에 따른 프로그램 방법은 제 1 프로그램 사이클 시간 동안 저속 프로그램 동작을 수행하는 단계 (S200)와; 저속 프로그램 동작의 결과를 점검하는 단계 (S400); 그리고 그 결과가 저속 프로그램 동작이 올바르게 수행되었음을 나타낼 때 제 2 프로그램 사이클 시간 동안 고속 프로그램 동작을 수행하는 단계 (S600)를 포함한다. 여기서, 제 1 프로그램 사이클 시간은 제 2 프 로그램 사이클 시간보다 길다. 상술한 단계들이 이하 참조 도면들에 의거하여 보다 상세히 설명될 것이다.

먼저, 저속 프로그램 동작을 수행하는 단계 (S200)는 이하 도 10 및 도 12를 참조하여 좀 더 구체적으로 설명될 것이다.

도 10을 참조하면, 단계 S210에서 연속적인 데이터 입력 명령 (도 12 참조, 80h)가 반도체 메모리 장치 (100)에 제공된 후, 단계 S220에서 열 및 행 어드레스들 (ADD1-ADD4)이 정해진 시간 (예를 들면, nWE 신호의 4 사이클) 동안 반도체 메모리 장치 (100)에 연속적으로 입력된다. 입력된 열 어드레스는 열 디코더 회로 (미도시됨)에 의해서 디코딩되고, 입력된 행 어드레스는 행 선택 회로 (141)에 의해서 디코딩된다. 열 게이트 회로 (143)는 열 디코더 회로에 의해서 디코딩된 신호들에 응답하여 페이지 버퍼들을 비트 구조 단위 (bit organization unit)로 선택한다. 여기서, 열 디코더 회로에는, 비록 도면에는 도시되지 않았지만, 잘 알려진 바와 같은 카운터가 제공되며, 카운터는 입력된 열 어드레스를 순차적으로 증가시킨다. 즉, 페이지 버퍼들이 열 디코더 회로 및 열 게이트 회로 (143)에 의해서 비트 구조 단위로 연속적으로 선택될 것이다. 행 선택 회로 (141)는 디코딩된 결과에 따라 임의의 메모리 블록의 워드 라인들 중 하나를 선택한다.

단계 S230에서, 비트 구조 단위로 선택되는 페이지 버퍼들에는 데이터 입출력 버퍼 회로 (144) 및 열 게이트 회로 (143)를 통해 프로그램될 데이터가 로딩된다. 이 실시예에 있어서, S230 단계에서 로딩되는 데이터는 메인 필드 (110A)에 저장될 데이터이다. 설명의 편의상, 이 실시예의 경우, S230 단계에서는 메인 필드 (110A)에 저장될 데이터가 로딩된다고 가정하자. 하지만, 메인 필드 (110A)에 저장될 데이터의 에러 정정을 위한 정보가 스페어 필드 (110B)에도 저장됨은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 에러 정정을 위한 데이터는 페이지 프로그램 정보 저장 영역 (111)을 제외한 스페어 필드 (110B)의 임의의 영역에 저장될 것이다.

일단 데이터 로딩 동작이 완료되면, 프로그램 명령 (10h)가 반도체 메모리 장치 (100)에 제공된다 (S240). 반도체 메모리 장치 (100)의 프로그램 제어 회로 (120)는 프로그램 명령 (10h)에 응답하여 프로그램 인에이블 신호 (LS_PGMen)를 활성화시킨다. 이때, 도 12에 도시된 바와 같이, R/nB 신호는 로우로 활성화된다. 프로그램 인에이블 신호 (LS_PGMen)가 활성화됨에 따라, 워드 라인 전압 발생 회로 (146)는 첫 번째 프로그램 루프의 첫 번째 전압 레벨 (Vpgm1, 예를 들면, 15V) (도 8a 참조)을 갖는 워드 라인 전압을 발생한다. 워드 라인 전압이 선택된 워드 라인 (또는 페이지)에 인가됨에 따라, 선택된 페이지의 메모리 셀들이 프로그램되기 시작한다 (S250). 프로그램 동작에 대한 구체적인 설명은 앞서 언급된 '239 특허에 상세히 게재되어 있으며, 그것에 대한 설명은 그러므로 생략된다.

정해진 프로그램 구간이 경과한 후, 선택된 페이지의 메모리 셀들이 첫 번째 프로그램 구간 동안 올바르게 프로그램되었는 지의 여부 (또는 선택된 페이지의 메모리 셀들이 원하는 문턱 전압 분포에 존재하는 지의 여부)가 점검된다. 검증 구간 동안, 선택된 페이지에 대한 읽기 동작이 페이지 버퍼 회로 (142)를 통해 수행되며 (S260), 읽혀진 데이터는 패스/페일 점검 회로 (145)로 출력된다. 패스/페일 점검 회로 (145)는 페이지 버퍼 회로 (142)에서 출력된 데이터 값들이 모두 프로그램 상태를 나타내는 지의 여부를 점검하며 (S270), 점검 결과를 프로그램 제어 회로 (120)로 출력한다. 첫 번째 프로그램 루프의 검증 구간 동안 수행되는 패스/페일 점검 회로 (145)의 동작은 앞서 언급된 미국특허공개번호 2003-0133340에 상세히 설명되어 있으며, 그것에 대한 설명은 그러므로 생략된다. 선택된 페이지의 메모리 셀들 중 적어도 하나가 첫 번째 프로그램 구간 동안 올바르게 프로그램되지 않은 경우, 프로그램 제어 회로 (120)는 프로그램 인에이블 신호 (LS_PGMen)가 계속해서 활성화되게 하며, 그 결과 워드 라인 전압은 정해진 값 (△V) (예를 들면, 0.5V 또는 그 보다 큰 전압)만큼 증가된다 (S280). 그 다음에, 절차는 S250 단계로 진행한다. 앞서 설명된 단계들 (S250-S280)은 정해진 프로그램 루프 횟수 내에서 선택된 페이지의 메모리 셀들이 모두 프로그램될 때까지 반복적으로 수행된다. 만약 선택된 페이지의 메모리 셀들이 모두 올바르게 프로그램되면, 프로그램 제어 회로 (120)는 프로그램 절차의 패스/페일 결과를 상태 레지스터 (121)에 저장한 후, R/nB 신호를 하이로 비활성화시킨다.

R/nB 신호가 하이로 비활성화된 후, 반도체 메모리 장치 (100)에는 정해진 타이밍에 따라 상태 읽기 명령 (도 12 참조, 70h)가 제공되며, 프로그램 제어 회로 (120)는 상태 읽기 명령에 응답하여 상태 레지스터 (121)에 저장된 정보 (선택된 페이지의 프로그램 동작에 대한 패스/페일 결과를 나타냄)를 입출력 핀들 중 하나 (예를 들면, I/O0)로 출력한다. 만약 반도체 메모리 장치 (100)의 입출력 핀을 통해 출력된 정보가 패스 결과를 나타내면, 선택된 페이지의 프로그램 동작이 올바르 게 수행되었음을 알리는 페이지 프로그램 정보가 다음의 절차를 통해 스페어 필드 (110B)의 페이지 프로그램 정보 저장 영역 (111)에 저장되며, 이는 도 11 및 도 12을 참조하여 이하 상세히 설명될 것이다.

도 11을 참조하면, 단계 S610에서 연속적인 데이터 입력 명령 (도 12 참조, 80h)가 반도체 메모리 장치 (100)에 제공된 후, 단계 S620에서 열 및 행 어드레스들 (ADD1-ADD4)이 정해진 시간 (예를 들면, nWE 신호의 4 사이클) 동안 반도체 메모리 장치 (100)에 순차적으로 입력된다. 입력된 열 어드레스는 열 디코더 회로 (미도시됨)에 의해서 디코딩되고, 입력된 행 어드레스는 행 선택 회로 (141)에 의해서 디코딩된다. 열 게이트 회로 (143)는 열 디코더 회로에 의해서 디코딩된 신호들에 응답하여 스페어 필드 (110B)에 대응하는 페이지 버퍼들을 비트 구조 단위로 선택한다. S620 단계에서 입력된 행 어드레스는 도 9의 S200 단계에서 선택된 메모리 블록의 선택된 워드 라인을 지정하도록 설정된다.

단계 S630에서, 비트 구조 단위로 선택되는 페이지 버퍼들 (스페어 필드 (110B)에 대응함)에는 데이터 입출력 버퍼 회로 (144) 및 열 게이트 회로 (143)를 통해 프로그램될 데이터가 로딩된다. 이 실시예에 있어서, S630 단계에서 로딩되는 데이터는 스페어 필드 (110B)에 저장될 데이터이다. 예를 들면, 도 9의 S200 단계에서 선택된 페이지가 WL0이고 선택된 비트 라인들이 짝수번 비트 라인들인 경우, 페이지 프로그램 세그먼트 (PPI0)의 페이지 버퍼 (SPB0)에는 '0' 데이터가 로딩되고 나머지 페이지 버퍼들에는 '1' 데이터가 로딩된다. 즉, 페이지 프로그램 세그먼트 (PPI0)의 비트 라인 (SBL0_E) 및 워드 라인 (WL0)의 교차 영역에 배열된 메모리 셀 (도 4b에서, A로 표기됨)만이 프로그램될 것이다. 메모리 셀 (A)에는 페이지 (WL0)의 메모리 셀들이 올바르게 프로그램되었음을 알리는 1-비트 페이지 프로그램 정보가 저장될 것이다.

일단 데이터 로딩 동작이 완료되면, 프로그램 명령 (20h)가 반도체 메모리 장치 (100)에 제공된다 (S640). 반도체 메모리 장치 (100)의 프로그램 제어 회로 (120)는 프로그램 명령 (20h)에 응답하여 프로그램 인에이블 신호 (HS_PGMen)를 활성화시킨다. 이때, 도 12에 도시된 바와 같이, R/nB 신호는 로우로 활성화된다. 프로그램 인에이블 신호 (HS_PGMen)가 활성화됨에 따라, 워드 라인 전압 발생 회로 (146)는 첫 번째 프로그램 루프의 시작 전압 레벨 (Vpgm4, 예를 들면, 17V) (도 8b 참조)을 갖는 워드 라인 전압을 발생한다. 프로그램 인에이블 신호 (HS_PGMen)가 활성화될 때의 워드 라인 전압의 시작 전압 레벨 (예를 들면, 17V)은 프로그램 인에이블 신호 (LS_PGMen)가 활성화될 때의 그것 (예를 들면, 15V)보다 높다. 워드 라인 전압이 선택된 워드 라인 (또는 페이지)에 인가됨에 따라, 스페어 필드 (110B)의 저장 영역 (111)에 속하는 메모리 셀 (예를 들면, 도 4b에서 "A"로 표기됨 메모리 셀)이 프로그램되기 시작한다 (S650).

정해진 프로그램 구간이 경과한 후, 선택된 페이지의 메모리 셀 (도 4b에서, A)이 첫 번째 프로그램 구간 동안 올바르게 프로그램되었는 지의 여부 (또는 선택된 페이지의 메모리 셀이 원하는 문턱 전압 분포에 존재하는 지의 여부)가 점검된다. 검증 구간 동안, 선택된 페이지에 대한 읽기 동작이 페이지 버퍼 회로 (142)를 통해 수행되며 (S660), 읽혀진 데이터는 패스/페일 점검 회로 (145)로 출력된다. 패스/페일 점검 회로 (145)는 페이지 버퍼 회로 (145)에서 출력된 데이터 값들이 모두 프로그램 상태를 나타내는 지의 여부를 점검하며 (S670), 점검 결과를 프로그램 제어 회로 (120)로 출력한다. 선택된 페이지의 메모리 셀들 중 적어도 하나가 첫 번째 프로그램 구간 동안 올바르게 프로그램되지 않은 경우, 프로그램 제어 회로 (120)는 프로그램 인에이블 신호 (HS_PGMen)가 계속해서 활성화되게 하며, 그 결과 워드 라인 전압은 정해진 값만큼 증가된다 (S680). 그 다음에, 절차는 S650 단계로 진행한다. 앞서 설명된 단계들 (S650-S680)은 정해진 프로그램 루프 횟수 내에서 선택된 페이지의 메모리 셀들이 모두 프로그램될 때까지 반복적으로 수행된다. 만약 선택된 페이지의 메모리 셀들이 모두 올바르게 프로그램되면, 프로그램 제어 회로 (120)는 프로그램 절차의 패스/페일 결과를 상태 레지스터 (121)에 저장한 후, R/nB 신호를 하이로 비활성화시킨다.

앞서의 설명에 따르면, 스페어 필드 (110B) (특히, 페이지 프로그램 정보 저장 영역 (111))를 프로그램할 때 워드 라인 전압의 시작 전압 레벨 (예를 들면, Vpgm4)은 메인 필드 (110A)를 프로그램할 때의 워드 라인 전압의 시작 전압 레벨 (예를 들면, Vpgm1)보다 높게 설정되어 있다. 두 필드들이 동일한 프로그램 사이클 시간들로 설정될 때와 비교하여 볼 때, 두 필드들의 프로그램 사이클 시간들을 다르게 설정함으로써 상대적으로 빠른 동작 속도를 얻는 것이 가능하다.

주의해야 할 점은 메인 필드와 스페어 필드가 동일한 프로그램 사이클 시간으로 설정되는 경우 프로그램 사이클 시간은 고속 프로그램 동작이 아니라 저속 프로그램 동작에 의해서 결정되어야 한다는 것이다. 왜냐하면 고속 프로그램 동작은 오버 프로그램을 유발할 수 있기 때문이다. 오버 프로그램된 메모리 셀의 문턱 전압은, 도 13에 도시된 바와 같이, 읽기 동작시 비선택된 워드 라인에 인가되는 읽기 전압 (Vread)보다 높으며, 그 결과 오버 프로그램은 읽기 페일의 원인이 된다. 그러한 이유때문에, 스페어 필드 (110B)의 저장 영역 (111)에 있어서, 도 4b에 도시된 바와 같이, 각 스트링의 메모리 셀들 중 어느 하나만이 사용된다. 고속 프로그램 방식에 의해서 저장 영역 (111) 내의 메모리 셀들이 프로그램되는 경우, 각 스트링의 메모리 셀들 중 적어도 하나가 오버 프로그램될 수 있다. 만약 임의의 스트링의 메모리 셀 (WL0와 SBL0_E의 교차 영역에 배열된 메모리 셀)이 오버 프로그램되면, 비록 온 셀 (또는 소거된 셀)이지만, 그러한 스트링의 다른 메모리 셀들은 모두 오프 셀 (또는 프로그램된 셀)로 판정된다. 그러한 까닭에, 도 4b에서 설명된 바와 같이, 페이지 프로그램 세그먼트들 (PPI0-PPI3) 내의 각 스트링의 메모리 셀들 중 어느 하나만이 사용되며, 사용되지 않은 메모리 셀들은 소거된 상태 (또는 온 상태)로 유지된다.

이러한 의미로 볼 때, 저속 프로그램 방식에 의해서 프로그램되는 메인 필드는 오버 프로그램이 허용되지 않는 영역으로 정의될 수 있고, 고속 프로그램 방식에 의해서 프로그램되는 스페어 필드 (110B)의 저장 영역 (111)은 오버 프로그램이 허용되는 영역으로 정의될 수 있다.

본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다. 예를 들면, 고속 프로그램 방식으로 프로그램되는 영역이 스페어 필드 (110B)에 국한되지 않고, 메모리 셀 어레이 (110)의 어디에도 적용될 수 있다. 일예로, 도 14에 도시된 바와 같이, 메인 필드 (110A)의 일부분 (도면에서 빗금친 부분) (111')이 고속 프로그램 방식으로 프로그램되는 영역으로 정의될 수 있다. 이러한 경우, 프로그램 방법은 앞서 설명된 것과 실질적으로 동일하게 수행되며, 그것에 대한 설명은 그러므로 생략될 것이다. 또한, 메모리 셀 어레이 (110)의 전 영역이 고속 프로그램 방식에 의해서 프로그램될 수도 있고 저속 프로그램 방식에 의해서 프로그램될 수도 있다. 즉, 임의의 메모리 영역이 고속 프로그램 방식에 의해서도 그리고 저속 프로그램 방식에 의해서도 프로그램될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.

단지 하나의 어레이만이 도 14에 도시되어 있지만, 반도체 메모리 장치 (100)가 2 또는 그 보다 많은 어레이들을 포함하도록 구현될 수 있다. 예를 들면, 도 15a 내지 도 15d에 도시된 바와 같이, 반도체 메모리 장치 (100)는 2개의 어레이들 (110L, 110R)을 포함하며, 어레이들 (110L, 110R) 각각은 메인 필드 (110A)와 스페어 필드 (110B)로 구분될 수 있다. 이러한 경우, 도 15a에 도시된 바와 같이, 저속 프로그램 영역 (밑금친 부분)은 어레이 (110L)의 메인 필드에 그리고 어레이 (110R)의 스페어 필드에 정의될 수 있다. 또는, 도 15b에 도시된 바와 같이, 저속 프로그램 영역 (밑금친 부분)은 어레이들 (110L, 110R) 각각의 스페어 필드에 정의될 수 있다. 또는, 도 15c에 도시된 바와 같이, 저속 프로그램 영역 (밑금친 부분)은 어레이 (110L)의 스페어 필드에 그리고 어레이 (110R)의 메인 필드에 정의될 수 있다. 또는, 도 15d에 도시된 바와 같이, 저속 프로그램 영역 (밑금친 부분)은 어레이들 (110L, 110R) 각각의 메인 필드에 정의될 수 있다.

도 9의 프로그램 방법은 저속 프로그램 동작, 상태 읽기 동작, 그리고 고속 프로그램 동작이 순차적으로 수행되도록 구현되었다. 이에 반해서, 도 16에 도시된 바와 같이, 저속 프로그램 동작 및 고속 프로그램 동작을 위한 어드레스 및 데이터가 모두 반도체 메모리 장치 (100)에 로딩된 후, 저속 프로그램 동작과 고속 프로그램 동작이 프로그램 명령이 입력될 때 연속적으로 수행될 수 있다. 이러한 경우, 프로그램 제어 회로 (120)는 저속 프로그램 동작의 프로그램 패스/페일에 따라 다음의 고속 프로그램 동작이 자동적으로 수행되도록 프로그램 동작을 제어한다. 예를 들면, 저속 프로그램 동작이 올바르게 수행된 경우, 이전에 로딩된 데이터가 고속 프로그램 방식에 의해서 대응하는 저장 영역에 자동적으로 그리고 연속적으로 프로그램될 것이다. 각 단계가 종료될 때 챠지 펌프가 비활성화되는 도 9에 도시된 프로그램 방식과 비교하여 볼 때, 모든 단계가 종료될 때까지 챠지 펌프가 비활성화되지 않는 도 16에 도시된 프로그램 방식을 이용함으로써 프로그램 전압을 생성하는 데 필요한 시간이 단축될 수 있다.

본 발명에 따른 반도체 메모리 장치의 경우, 프로그램 전압이 단계적으로 증가되는 ISPP 스킴이 사용되었다. 하지만, 프로그램 전압이 점차적으로 낮아지는 프로그램 방식 역시 본 발명에 따른 반도체 메모리 장치에 적용될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 또는, 저속 프로그램 방식에는 ISPP 스킴이 적용되고 고속 프로그램 방식에는 프로그램 전압이 점차적으로 낮아지 는 프로그램 방식이 적용될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.

저속 및 고속 프로그램 방식들 각각이 다수의 프로그램 루프들 대신에 한 번의 프로그램 루프만을 이용하여 수행될 수도 있다. 이러한 경우에도, 저속 및 고속 프로그램 방식들에서 사용되는 프로그램 전압은 다르게 설정될 것이다. 예를 들면, 저속 프로그램 방식의 프로그램 전압이 고속 프로그램 방식의 프로그램 전압보다 낮게 설정될 수 있다. 또는, 저속 프로그램 방식은 다수의 프로그램 루프들로 구성되는 반면에 고속 프로그램 방식은 단지 한 번의 프로그램 루프로 구성될 수도 있다.

하나의 어레이가 다수의 메모리 영역들로 구성되고 프로그램 속도 (또는 프로그램 시간)이 다수의 메모리 영역들에서 서로 다르게 설정될 수 있다. 예를 들면, 도 17에 도시된 바와 같이, 하나의 어레이 (300)는 3개의 메모리 영역들 (301, 302, 303)을 포함한다. 메모리 영역들 (301, 302, 303)에 공급되는 프로그램 전압들 (Vpgm_S1, Vpgm_S2, Vpgm_S3)은 서로 다르게 설정되며, 그 결과 메모리 영역들 (301, 302, 303)의 프로그램 속도는 서로 다르게 설정될 수 있다. 이러한 경우, 프로그램 전압들 (Vpgm_S1, Vpgm_S2, Vpgm_S3)은 단계적으로 증가되거나, 단계적으로 감소하거나, 변화되지 않는다.

상술한 바와 같이, 고속 프로그램 방식과 저속 프로그램 방식을 채용함으로써 반도체 메모리 장치의 동작 속도를 향상시킬 수 있다.

Claims

각각이 1-비트 데이터를 저장하는 제 1 메모리 영역과 제 2 메모리 영역을 포함하는 메모리 셀 어레이와;

상기 제 1 메모리 영역과 상기 제 2 메모리 영역을 갖는 상기 메모리 셀 어레이에 데이터를 쓰는 쓰기 회로와; 그리고

상기 제 1 및 제 2 메모리 영역들의 프로그램 사이클 시간들이 서로 다르도록 상기 쓰기 회로를 제어하는 제어 회로를 포함하는 반도체 메모리 장치.
제 1 항에 있어서,

상기 메모리 셀 어레이는 행들과 열들로 배열된 플래시 메모리 셀들을 포함하며, 상기 각 메모리 셀은 1-비트 데이터를 저장하는 반도체 메모리 장치.
제 2 항에 있어서,

상기 제 1 메모리 영역의 플래시 메모리 셀들은 워드 라인 전압이 프로그램 사이클 동안 제 1 시작 전압 레벨에서 제 1 최종 전압 레벨까지 순차적으로 증가되는 프로그램 방식에 의해서 프로그램되는 반도체 메모리 장치.
제 3 항에 있어서,

상기 제 2 메모리 영역의 플래시 메모리 셀들은 워드 라인 전압이 상기 프로그램 사이클 동안 상기 제 1 시작 전압 레벨보다 높은 제 2 시작 전압 레벨에서 제 2 최종 전압 레벨까지 순차적으로 증가되는 프로그램 방식에 의해서 프로그램되는 반도체 메모리 장치.
제 4 항에 있어서,

상기 워드 라인 전압은 상기 프로그램 사이클 동안 상기 메모리 셀 어레이의 선택된 행에 인가되는 프로그램 전압을 포함하는 반도체 메모리 장치.
제 1 항에 있어서,

상기 제 1 및 제 2 메모리 영역들은 외부로부터 순차적으로 인가되는 제 1 및 제 2 프로그램 명령들에 따라 순차적으로 프로그램되는 반도체 메모리 장치.
제 1 항에 있어서,

상기 제 2 메모리 영역은 상기 제 1 메모리 영역이 프로그램된 후 프로그램되는 반도체 메모리 장치.
제 4 항에 있어서,

상기 제 1 최종 전압 레벨은 상기 제 2 최종 전압 레벨과 같거나 낮은 반도체 메모리 장치.
제 4 항에 있어서,

상기 제 1 최종 전압 레벨은 상기 제 2 최종 전압 레벨과 같거나 높은 반도체 메모리 장치.
제 1 항에 있어서,

상기 제 1 및 제 2 메모리 영역들은 동일한 메모리 영역인 반도체 메모리 장치.
1-비트 데이터 정보를 저장하는 메모리 셀 어레이와;

상기 메모리 셀 어레이에 데이터를 저장하는 수단과; 그리고

상기 저장 수단을 제어하는 제어 회로를 포함하며,

상기 메모리 셀 어레이의 제 1 메모리 영역은 상기 제 2 메모리 영역과 다른 프로그램 사이클 시간에 상기 저장 수단에 의해서 프로그램되며; 그리고 상기 제 1 및 제 2 메모리 영역들은 순차적으로 그리고 개별적으로 프로그램되는 반도체 메모리 장치.
제 11 항에 있어서,

상기 메모리 셀 어레이는 행들과 열들로 배열된 플래시 메모리 셀들을 포함하며, 상기 각 메모리 셀은 1-비트 데이터를 저장하는 반도체 메모리 장치.
제 12 항에 있어서,

상기 제 1 메모리 영역의 플래시 메모리 셀들은 워드 라인 전압이 프로그램 사이클 동안 제 1 시작 전압 레벨에서 제 1 최종 전압 레벨까지 순차적으로 증가되는 프로그램 방식에 의해서 프로그램되는 반도체 메모리 장치.
제 13 항에 있어서,

상기 제 2 메모리 영역의 플래시 메모리 셀들은 워드 라인 전압이 상기 프로그램 사이클 동안 상기 제 1 시작 전압 레벨보다 높은 제 2 시작 전압 레벨에서 제 2 최종 전압 레벨까지 순차적으로 증가되는 프로그램 방식에 의해서 프로그램되는 반도체 메모리 장치.
제 14 항에 있어서,

상기 워드 라인 전압은, 상기 프로그램 사이클 동안, 상기 메모리 셀 어레이의 선택된 행에 인가되는 프로그램 전압을 포함하는 반도체 메모리 장치.
제 15 항에 있어서,

상기 프로그램 사이클은 각각이 프로그램 구간과 검증 구간으로 구성되는 복수의 프로그램 루프들을 포함하는 반도체 메모리 장치.
제 14 항에 있어서,

상기 제 1 최종 전압 레벨은 상기 제 2 최종 전압 레벨과 같거나 낮은 반도체 메모리 장치.
제 14 항에 있어서,

상기 제 1 최종 전압 레벨은 상기 제 2 최종 전압 레벨과 같거나 높은 반도체 메모리 장치.
제 1 메모리 영역과 제 2 메모리 영역을 포함하는 메모리 셀 어레이와;

상기 메모리 셀 어레이의 제 1 메모리 영역은 오버 프로그램이 허용되지 않는 영역이고 상기 메모리 셀 어레이의 제 2 메모리 영역은 오버 프로그램이 허용된 영역이며;

상기 메모리 셀 어레이의 제 1 및 제 2 메모리 영역들에 데이터를 쓰는 쓰기 회로와; 그리고

상기 메모리 셀 어레이의 제 1 및 제 2 메모리 영역들의 프로그램 사이클 시간들이 서로 다르도록 상기 쓰기 회로를 제어하는 제어 회로를 포함하는 반도체 메모리 장치.
제 19 항에 있어서,

상기 메모리 셀 어레이는 행들과 열들로 배열된 플래시 메모리 셀들을 포함하며, 상기 각 메모리 셀은 1-비트 데이터를 저장하는 반도체 메모리 장치.
제 20 항에 있어서,

상기 제 1 메모리 영역의 플래시 메모리 셀들은 워드 라인 전압이 프로그램 사이클 동안 제 1 시작 전압 레벨에서 최종 전압 레벨까지 순차적으로 증가되는 프로그램 방식에 의해서 프로그램되는 반도체 메모리 장치.
제 21 항에 있어서,

상기 제 2 메모리 영역의 플래시 메모리 셀들은 워드 라인 전압이 상기 프로그램 사이클 동안 상기 제 1 시작 전압 레벨보다 높은 제 2 시작 전압 레벨에서 상기 최종 전압 레벨까지 순차적으로 증가되는 프로그램 방식에 의해서 프로그램되는 반도체 메모리 장치.
제 19 항에 있어서,

상기 제 1 및 제 2 메모리 영역들은 외부로부터 순차적으로 인가되는 제 1 및제 2 프로그램 명령들에 따라 순차적으로 그리고 개별적으로 프로그램되는 반도체 메모리 장치.
메모리 셀 어레이와;

상기 메모리 셀 어레이에 데이터를 쓰는 쓰기 회로와; 그리고

상기 메모리 셀 어레이의 프로그램 사이클 시간이 입력되는 명령에 따라 변화되도록 상기 쓰기 회로를 제어하는 제어 회로를 포함하는 반도체 메모리 장치.
제 24 항에 있어서,

상기 메모리 셀 어레이는 각각이 1-비트 데이터를 저장하고 행들과 열들로 배열된 플래시 메모리 셀들을 포함하고, 상기 메모리 셀 어레이는 제 1 및 제 2 메모리 영역들로 구분되는 반도체 메모리 장치.
제 24 항에 있어서,

상기 제 1 메모리 영역의 플래시 메모리 셀들은 제 1 프로그램 방식에 의해서 프로그램되며, 상기 제 1 프로그램 방식에 의하면 워드 라인 전압은 프로그램 사이클 동안 제 1 시작 전압 레벨에서 최종 전압 레벨까지 순차적으로 증가되는 반도체 메모리 장치.
제 26 항에 있어서,

상기 제 2 메모리 영역의 플래시 메모리 셀들은 제 2 프로그램 방식에 의해서 프로그램되며, 상기 제 2 프로그램 방식에 의하면 워드 라인 전압은 상기 프로그램 사이클 동안 상기 제 1 시작 전압 레벨보다 높은 제 2 시작 전압 레벨에서 상기 최종 전압 레벨까지 순차적으로 증가되는 반도체 메모리 장치.
제 27 항에 있어서,

상기 워드 라인 전압은, 상기 프로그램 사이클 동안, 상기 메모리 셀 어레이 의 선택된 행에 인가되는 프로그램 전압을 포함하는 반도체 메모리 장치.
메모리 셀 어레이와;

프로그램 명령에 응답하여 제 1 및 제 2 프로그램 인에이블 신호들 중 어느 하나를 활성화시키는 제어 회로와; 그리고

상기 제 1 및 제 2 프로그램 인에이블 신호들 중 활성화된 것에 응답하여 상기 메모리 셀 어레이에 데이터를 쓰는 쓰기 회로를 포함하는 반도체 메모리 장치.
제 29 항에 있어서,

상기 제 1 프로그램 인에이블 신호가 활성화될 때, 상기 쓰기 회로는 제 1 프로그램 방식에 따라 상기 메모리 셀 어레이에 인가될 워드 라인 전압을 발생하며; 상기 제 1 프로그램 방식에 의하면 상기 워드 라인 전압은 프로그램 사이클 동안 제 1 시작 전압 레벨에서 제 1 최종 전압 레벨까지 순차적으로 증가되는 반도체 메모리 장치.
제 30 항에 있어서,

상기 제 2 프로그램 인에이블 신호가 활성화될 때, 상기 쓰기 회로는 제 2 프로그램 방식에 따라 상기 메모리 셀 어레이에 인가될 워드 라인 전압을 발생하며; 상기 제 2 프로그램 방식에 의하면 워드 라인 전압은 상기 프로그램 사이클 동안 상기 제 1 시작 전압 레벨보다 높은 제 2 시작 전압 레벨에서 제 2 최종 전압 레벨까지 순차적으로 증가되는 반도체 메모리 장치.
제 31 항에 있어서,

상기 워드 라인 전압은, 상기 프로그램 사이클 동안, 상기 메모리 셀 어레이의 선택된 행에 인가되는 프로그램 전압을 포함하는 반도체 메모리 장치.
제 31 항에 있어서,

상기 제 1 최종 전압 레벨은 상기 제 2 최종 전압 레벨과 같거나 낮은 반도체 메모리 장치.
제 31 항에 있어서,

상기 제 1 최종 전압 레벨은 상기 제 2 최종 전압 레벨과 같거나 높은 반도체 메모리 장치
메모리 셀들이 연결되는 복수 개의 워드 라인들을 포함하는 메모리 셀 어레이와;

제 1 프로그램 명령의 입력시 제 1 프로그램 인에이블 신호를 활성화시키고 제 2 프로그램 명령의 입력시 제 2 프로그램 인에이블 신호를 활성화시키는 프로그램 제어 회로와;

상기 제 1 및 제 2 프로그램 인에이블 신호들 중 활성화된 것에 응답하여 증 가형 스텝 펄스 형태를 갖는 워드 라인 전압을 발생하는 워드 라인 전압 발생 회로와; 그리고

상기 워드 라인 전압은 상기 제 1 및 제 2 프로그램 인에이블 신호들 중 어느 것이 활성화되었는 지에 따라 상이한 시작 전압 레벨들 중 어느 하나를 가지며;

상기 워드 라인들 중 하나를 선택하고 상기 선택된 워드 라인을 상기 워드 라인 전압으로 구동하는 워드 라인 선택 회로를 포함하는 반도체 메모리 장치.
제 35 항에 있어서,

상기 워드 라인 전압은 상기 제 1 프로그램 인에이블 신호의 활성화시 제 1 시작 전압 레벨에서 제 1 최종 전압 레벨까지 순차적으로 증가되며; 그리고 상기 워드 라인 전압은 상기 제 2 프로그램 인에이블 신호의 활성화시 상기 제 1 시작 전압 레벨보다 높은 제 2 시작 전압 레벨에서 제 2 최종 전압 레벨까지 순차적으로 증가되는 반도체 메모리 장치.
제 36 항에 있어서,

상기 워드 라인 전압은, 프로그램 사이클 동안, 상기 메모리 셀 어레이의 선택된 워드 라인에 인가되는 프로그램 전압을 포함하는 반도체 메모리 장치.
제 36 항에 있어서,

상기 제 1 최종 전압 레벨은 상기 제 2 최종 전압 레벨과 같거나 그 보다 낮 은 반도체 메모리 장치.
제 36 항에 있어서,

상기 제 1 최종 전압 레벨은 상기 제 2 최종 전압 레벨과 같거나 그 보다 높은 반도체 메모리 장치.
제 36 항에 있어서,

상기 메모리 셀 어레이는 제 1 메모리 영역과 제 2 메모리 영역으로 구분되며, 상기 제 1 메모리 영역은 상기 제 1 프로그램 인에이블 신호의 활성화시 프로그램되고 상기 제 2 메모리 영역은 상기 제 2 프로그램 인에이블 신호의 활성화시 프로그램되는 반도체 메모리 장치.
제 40 항에 있어서,

상기 제 1 메모리 영역은 상기 제 2 메모리 영역과 다른 프로그램 사이클 시간에 프로그램되는 반도체 메모리 장치.
제 40 항에 있어서,

상기 제 1 및 제 2 메모리 영역들은 개별적으로 그리고 순차적으로 프로그램되는 반도체 메모리 장치.
제 35 항에 있어서,

상기 프로그램 제어 회로는 상기 선택된 워드 라인의 메모리 셀들이 올바르게 프로그램되었는 지의 여부를 나타내는 상태 정보를 저장하도록 구성된 상태 레지스터를 포함하는 반도체 메모리 장치.
제 43 항에 있어서,

상기 프로그램 제어 회로는 상태 읽기 명령에 응답하여 상기 상태 레지스터의 상태 정보를 외부로 출력하는 반도체 메모리 장치.
제 43 항에 있어서,

상기 상태 정보는 상기 제 2 프로그램 인에이블 신호의 활성화시 상기 제 1 및 제 2 메모리 영역들 중 어느 하나에 프로그램되는 반도체 메모리 장치.
메모리 셀들이 각각 연결된 복수 개의 워드 라인들을 포함하는 메모리 셀 어레이와;

프로그램 명령에 응답하여 제 1 프로그램 인에이블 신호와 제 2 프로그램 인에이블 신호를 순차적으로 활성화시키는 프로그램 제어 회로와;

상기 제 1 및 제 2 프로그램 인에이블 신호들 중 활성화된 것에 응답하여 증가형 스텝 펄스 형태를 갖는 워드 라인 전압을 발생하는 워드 라인 전압 발생 회로와; 그리고

상기 워드 라인 전압은 상기 제 1 및 제 2 프로그램 인에이블 신호들 중 어느 것이 활성화되었는 지에 따라 상이한 시작 전압 레벨들 중 어느 하나를 가지며;

상기 워드 라인들 중 하나를 선택하고 상기 선택된 워드 라인을 상기 워드 라인 전압으로 구동하는 워드 라인 선택 회로를 포함하는 반도체 메모리 장치.
제 46 항에 있어서,

상기 워드 라인 전압은 상기 제 1 프로그램 인에이블 신호의 활성화시 제 1 시작 전압 레벨에서 최종 전압 레벨까지 순차적으로 증가되며; 그리고 상기 워드 라인 전압은 상기 제 2 프로그램 인에이블 신호의 활성화시 상기 제 1 시작 전압 레벨보다 높은 제 2 시작 전압 레벨에서 상기 최종 전압 레벨까지 순차적으로 증가되는 반도체 메모리 장치.
각각이 행들과 열들로 배열된 복수 개의 메모리 셀들을 포함하는 메인 필드 및 스페어 필드를 포함하는 메모리 셀 어레이와;

상기 메인 필드의 프로그램 사이클을 나타내는 제 1 프로그램 명령의 입력시 제 1 프로그램 인에이블 신호를 활성화시키고, 상기 스페어 필드의 프로그램 사이클을 나타내는 제 2 프로그램 명령의 입력시 제 2 프로그램 인에이블 신호를 활성화시키는 프로그램 제어 회로와;

상기 제 1 및 제 2 프로그램 인에이블 신호들 중 활성화된 것에 응답하여 증가형 스텝 펄스 형태의 워드 라인 전압을 발생하는 워드 라인 전압 발생 회로와; 그리고

상기 행들 중 하나를 선택하고 상기 선택된 행을 상기 워드 라인 전압으로 구동하는 워드 라인 선택 회로를 포함하며,

상기 워드 라인 전압은, 상기 스페어 필드의 프로그램 사이클 시간이 상기 메인 필드의 프로그램 사이클 시간보다 더 짧아지도록, 상기 제 1 및 제 2 프로그램 인에이블 신호들 중 어느 것이 활성화되었는 지에 따라 상이한 시작 전압 레벨들 중 어느 하나를 갖는 반도체 메모리 장치.
제 48 항에 있어서,

상기 워드 라인 전압은 상기 제 1 프로그램 인에이블 신호의 활성화시 제 1 시작 전압 레벨에서 제 1 최종 전압 레벨까지 순차적으로 증가되며; 그리고 상기 워드 라인 전압은 상기 제 2 프로그램 인에이블 신호의 활성화시 상기 제 1 시작 전압 레벨보다 높은 제 2 시작 전압 레벨에서 제 2 최종 전압 레벨까지 순차적으로 증가되는 반도체 메모리 장치.
제 49 항에 있어서,

상기 워드 라인 전압은, 프로그램 사이클 동안, 상기 메모리 셀 어레이의 선택된 행에 인가되는 프로그램 전압을 포함하는 반도체 메모리 장치.
제 49 항에 있어서,

상기 제 1 최종 전압 레벨은 상기 제 2 최종 전압 레벨과 같거나 그 보다 낮은 반도체 메모리 장치.
제 49 항에 있어서,

상기 제 1 최종 전압 레벨은 상기 제 2 최종 전압 레벨과 같거나 그 보다 높은 반도체 메모리 장치.
제 48 항에 있어서,

상기 메인 필드 및 상기 스페어 필드는 개별적으로 그리고 순차적으로 프로그램되는 반도체 메모리 장치.
제 48 항에 있어서,

상기 프로그램 제어 회로는 상기 선택된 워드 라인의 메모리 셀들이 올바르게 프로그램되었는 지의 여부를 나타내는 상태 정보를 저장하도록 구성된 상태 레지스터를 포함하는 반도체 메모리 장치.
제 54 항에 있어서,

상기 프로그램 제어 회로는 상태 읽기 명령에 응답하여 상기 상태 레지스터의 상태 정보를 외부로 출력하는 반도체 메모리 장치.
제 55 항에 있어서,

상기 상태 정보는 상기 제 2 프로그램 인에이블 신호의 활성화시 상기 스페어 필드에 프로그램되는 반도체 메모리 장치.
각각이 1-비트 데이터를 저장하는 제 1 메모리 영역과 제 2 메모리 영역으로 구분된 메모리 셀 어레이를 포함하는 반도체 메모리 장치를 프로그램하는 방법에 있어서:

제 1 프로그램 사이클 시간 동안 상기 메모리 셀 어레이의 제 1 메모리 영역에 제 1 데이터를 프로그램하는 단계와; 그리고

제 2 프로그램 사이클 시간 동안 상기 메모리 셀 어레이의 제 2 메모리 영역에 제 2 데이터를 프로그램하는 단계를 포함하며, 상기 제 2 프로그램 사이클 시간은 상기 제 1 프로그램 사이클 시간보다 짧은 것을 특징으로 하는 방법.
제 57 항에 있어서,

상기 제 1 데이터를 프로그램하는 단계는 제 1 프로그램 명령에 응답하여 제 1 워드 라인 전압을 발생하는 단계를 포함하며, 상기 제 1 워드 라인 전압은 상기 제 1 프로그램 사이클 동안 제 1 시작 전압 레벨에서 제 1 최종 전압 레벨까지 순차적으로 증가되는 것을 특징으로 하는 방법.
제 58 항에 있어서,

상기 제 2 데이터를 프로그램하는 단계는 제 2 프로그램 명령에 응답하여 제 2 워드 라인 전압을 발생하는 단계를 포함하며, 상기 제 2 워드 라인 전압은 상기 제 2 프로그램 사이클 동안 상기 제 1 시작 전압 레벨보다 높은 제 2 시작 전압 레벨에서 제 2 최종 전압 레벨까지 순차적으로 증가되는 것을 특징으로 하는 방법.
제 59 항에 있어서,

상기 제 1 최종 전압 레벨은 상기 제 2 최종 전압 레벨과 같거나 그 보다 낮은 것을 특징으로 하는 방법.
제 59 항에 있어서,

상기 제 1 최종 전압 레벨은 상기 제 2 최종 전압 레벨과 같거나 그 보다 높은 것을 특징으로 하는 방법.
제 59 항에 있어서,

상기 제 1 및 제 2 워드 라인 전압들 각각은, 대응하는 프로그램 사이클 동안, 상기 메모리 셀 어레이의 선택된 워드 라인에 인가되는 프로그램 전압을 포함하는 것을 특징으로 하는 방법.
제 57 항에 있어서,

상기 제 1 및 제 2 메모리 영역들은 외부로부터 인가되는 제 1 및 제 2 프로 그램 명령들에 따라 순차적으로 프로그램되는 것을 특징으로 하는 방법.
제 57 항에 있어서,

상기 제 1 및 제 2 메모리 영역들은 외부로부터 인가되는 프로그램 명령에 따라 순차적으로 프로그램되는 것을 특징으로 하는 방법.
제 57 항에 있어서,

상기 제 1 메모리 영역은 상기 제 1 데이터가 저장되는 메인 필드이고, 상기 제 2 메모리 영역은 상기 제 2 데이터가 저장되는 스페어 필드인 것을 특징으로 하는 방법.
제 65 항에 있어서,

상기 메인 필드는 오버 프로그램이 허용되지 않는 영역이고, 상기 제 2 데이터가 저장되는 스페어 필드의 소정 영역은 오버 프로그램이 허용되는 영역인 것을 특징으로 하는 방법.
제 1 메모리 영역과 제 2 메모리 영역으로 구분되고 복수 개의 워드 라인들을 갖는 메모리 셀 어레이를 포함한 반도체 메모리 장치를 프로그램하는 방법에 있어서:

프로그램 명령에 응답하여 제 1 및 제 2 프로그램 인에이블 신호들 중 하나 를 활성화시키는 단계와;

상기 제 1 및 제 2 프로그램 인에이블 신호들 중 활성화된 것에 응답하여 증가형 스텝 펄스 형태의 워드 라인 전압을 발생하는 단계와; 그리고

상기 워드 라인들 중 하나를 선택하고 상기 선택된 워드 라인을 상기 워드 라인 전압으로 구동하는 단계를 포함하며,

상기 워드 라인 전압은, 상기 제 1 및 제 2 메모리 영역들의 프로그램 사이클 시간들이 서로 상이하도록,상기 제 1 및 제 2 프로그램 인에이블 신호들 중 어느 것이 활성화되었는 지에 따라 상이한 시작 전압 레벨들 중 하나를 갖는 것을 특징으로 하는 방법.
제 67 항에 있어서,

상기 워드 라인 전압은 상기 제 1 프로그램 인에이블 신호의 활성화시 제 1 시작 전압 레벨에서 제 1 최종 전압 레벨까지 순차적으로 증가되며; 그리고 상기 워드 라인 전압은 상기 제 2 프로그램 인에이블 신호의 활성화시 상기 제 1 시작 전압 레벨보다 높은 제 2 시작 전압 레벨에서 제 2 최종 전압 레벨까지 순차적으로 증가되는 것을 특징으로 하는 방법.
제 68 항에 있어서,

상기 제 1 최종 전압 레벨은 상기 제 2 최종 전압 레벨과 같거나 그 보다 낮은 것을 특징으로 하는 방법.
제 68 항에 있어서,

상기 제 1 최종 전압 레벨은 상기 제 2 최종 전압 레벨과 같거나 그 보다 높은 것을 특징으로 하는 방법.
제 68 항에 있어서,

상기 워드 라인 전압은, 프로그램 사이클 동안, 상기 메모리 셀 어레이의 선택된 워드 라인에 인가되는 프로그램 전압을 포함하는 것을 특징으로 하는 방법.
1-비트 데이터 정보를 저장하며, 복수 개의 메모리 영역들을 포함하는 메모리 셀 어레이와;

상기 메모리 셀 어레이에 데이터를 쓰는 쓰기 회로와; 그리고

상기 복수 개의 메모리 영역들의 프로그램 사이클 시간들이 서로 다르도록 상기 쓰기 회로를 제어하는 제어 회로를 포함하는 반도체 메모리 장치.
제 72 항에 있어서,

상기 메모리 셀 어레이는 제 1 내지 제 3 메모리 영역들을 포함하며, 상기 제 1 내지 제 3 메모리 영역들 각각의 프로그램 사이클은 단일의 프로그램 루프로 구성된 반도체 메모리 장치.
제 73 항에 있어서,

상기 제 1 내지 제 3 메모리 영역들의 대응하는 프로그램 루프들에서 사용되는 프로그램 전압들은 서로 다른 반도체 메모리 장치.
제 74 항에 있어서,

상기 제 1 내지 제 3 메모리 영역들은 대응하는 프로그램 사이클 동안 순차적으로 프로그램되는 반도체 메모리 장치.
제 72 항에 있어서,

상기 메모리 셀 어레이는 제 1 내지 제 3 메모리 영역들을 포함하며, 상기 제 1 내지 제 3 메모리 영역들 각각의 프로그램 사이클은 복수의 프로그램 루프들로 구성된 반도체 메모리 장치.
제 76 항에 있어서,

상기 제 2 메모리 영역의 시작 프로그램 전압은 상기 제 1 메모리 영역의 최종 프로그램 전압에 의해서 결정되고, 상기 제 3 메모리 영역의 시작 프로그램 전압은 상기 제 2 메모리 영역의 최종 프로그램 전압에 의해서 결정되는 반도체 메모리 장치.
제 76 항에 있어서,

상기 프로그램 루프들이 반복되는 동안, 상기 제 1 내지 제 3 메모리 영역들의 프로그램 전압들 각각은 단계적으로 증가되는 반도체 메모리 장치.
제 76 항에 있어서,

상기 프로그램 루프들이 반복되는 동안, 상기 제 1 내지 제 3 메모리 영역들의 프로그램 전압들 각각은 단계적으로 감소되는 반도체 메모리 장치.
복수 개의 제 1 스트링들을 포함하는 메모리 셀 어레이와;

상기 제 1 스트링들 각각은 직렬 연결된 메모리 셀들을 가지며;

상기 메모리 셀 어레이로부터/에 데이터를 읽는/쓰는 읽기/쓰기 회로와; 그리고

상기 읽기/쓰기 회로를 제어하는 제어 회로를 포함하며,

상기 제어 회로는 상기 제 1 스트링들 각각의 메모리 셀들 중 하나만이 프로그램되도록 상기 읽기/쓰기 회로를 제어하며; 그리고 상기 프로그램된 메모리 셀은 대응하는 스트링의 프로그램 정보로서 사용되는 반도체 메모리 장치.
제 80 항에 있어서,

상기 제 1 스트링들에 대한 오버-프로그램은 허용되는 반도체 메모리 장치.
제 80 항에 있어서,

상기 제 1 스트링들 각각에서, 프로그램된 메모리 셀을 제외한 나머지 메모리 셀들은 소거된 상태에 있는 반도체 메모리 장치.
제 80 항에 있어서,

상기 메모리 셀 어레이는 각각이 직렬 연결된 메모리 셀들을 갖는 복수 개의 제 2 스트링들을 더 포함하며, 상기 제 2 스트링들에 대한 오버-프로그램은 허용되지 않는 반도체 메모리 장치.
제 83 항에 있어서,

상기 제어 회로는 상기 제 2 스트링들에 속하는 각 행의 메모리 셀들이 올바르게 프로그램되었는 지의 여부를 나타내는 상태 정보를 저장하도록 구성된 상태 레지스터를 포함하는 반도체 메모리 장치.
제 84 항에 있어서,

상기 제어 회로는 상태 읽기 명령에 응답하여 상기 상태 레지스터의 상태 정보를 외부로 출력하는 반도체 메모리 장치.
제 85 항에 있어서,

상기 상태 정보는 상기 제 1 스트링들 중 어느 하나의 메모리 셀에 프로그램되는 반도체 메모리 장치.