CN1367416A

CN1367416A - 闪速存储器接口控制器

Info

Publication number: CN1367416A
Application number: CN 02109290
Authority: CN
Inventors: 黄玉硕; 李英志
Original assignee: CHANGCHUN XINGYU NETWORK SOFTWARE Co Ltd
Current assignee: CHANGCHUN XINGYU NETWORK SOFTWARE Co Ltd
Priority date: 2002-03-15
Filing date: 2002-03-15
Publication date: 2002-09-04

Abstract

本发明属于计算机存储技术领域,特别是涉及一种用于电子仪器设备上的计算机存储器中闪速存储器(NANDFLASH MEMORY)的接口控制器。是通过采用可编程逻辑器件(即CPLD),来进行相应的逻辑转换,可编程逻辑器件是根据信号之间的逻辑关系,通过编写逻辑方程,进行逻辑模拟,以及逻辑仿真,形成可编程逻辑器件接受的逻辑等式,最后编程到可编程逻辑器器件中,使其达到逻辑转换的功能。同时,为了满足信号间电压的匹配,本发明同时提供电源电压的转化。本发明能够使闪速存储器(NAND FLASH MEMORY)更加灵活地得到应用,包括嵌入式系统,如PC及外设、电信交换机、蜂窝电话、网络互联设备、仪器仪表和汽车器件,同时还包括新兴的语音、图像、数据存储类产品,如数字相机、数字录音机和个人数字助理(PDA)。同时,具有成本低又可以加强系统的保密性的优点。

Description

闪速存储器接口控制器

技术领域：

本发明属于计算机存储技术领域，特别是涉及一种用于电子仪器设备上的计算机存储器中闪速存储器(NAND FLASH MEMORY)的接口控制器。

背景技术：

闪速存储器(Flash Memory)是一类非易失性存储器NVM(Non-VolatileMemory)即使在供电电源关闭后仍能保持片内信息；而诸如DRAM、SRAM这类易失性存储器，当供电电源关闭时片内信息随即丢失。Flash Memory集其它类非易失性存储器的特点：与EPROM相比较，闪速存储器具有明显的优势——在系统电可擦除和可重复编程，而不需要特殊的高电压(某些第一代闪速存储器也要求高电压来完成擦除和/或编程操作)；与EEPROM相比较，闪速存储器具有成本低、密度大的特点。其独特的性能使其广泛地运用于各个领域，包括嵌入式系统，如PC及外设、电信交换机、蜂窝电话、网络互联设备、仪器仪表和汽车器件，同时还包括新兴的语音、图像、数据存储类产品，如数字相机、数字录音机和个人数字助理(PDA)。

FLASH MEMORY分为NOR FLASH及NAND FLASH两大类。

NOR技术Flash Memory具有以下特点：(1)程序和数据可存放在同一芯片上，拥有独立的数据总线和地址总线，能快速随机读取，允许系统直接从Flash中读取代码执行，而无需先将代码下载至RAM中再执行；(2)可以单字节或单字编程，但不能单字节擦除，必须以块为单位或对整片执行擦除操作，在对存储器进行重新编程之前需要对块或整片进行预编程和擦除操作。由于NOR技术Flash Memory的擦除和编程速度较慢，而块尺寸又较大，因此擦除和编程操作所花费的时间很长，在纯数据存储和文件存储的应用中，NOR技术显得力不从心。不过，仍有支持者在以写入为主的应用，如CompactFlash卡中继续看好这种技术。

NAND技术Flash Memory具有以下特点：(1)以页为单位进行读和编程操作，1页为256或512B(字节)；以块为单位进行擦除操作，1块为4K、8K或16KB。具有快编程和快擦除的功能，其块擦除时间是2ms；而NOR技术的块擦除时间达到几百ms。(2)数据、地址采用同一总线，实现串行读取。随机读取速度慢且不能按字节随机编程。(3)芯片尺寸小，引脚少，是位成本(bit cost)最低的固态存储器，将很快突破每兆字节1美元的价格限制。(4)芯片包含有失效块，其数目最大可达到3～35块(取决于存储器密度)。失效块不会影响有效块的性能。NAND FLASH MEMORY的总线结构采用了8位地址/数据总线，有别于NOR结构的FLASH MEMORY，使其接口逻辑关系变为复杂。

发明内容：

本发明的目的是提供一种新型的闪速存储器(NAND FLASH MEMORY)的接口控制器，使闪速存储器(NAND FLASH MEMORY)可以方便地与其他单元连接，在满足性能的基础上，达到降低成本，缩小体积的目的。相应的逻辑转换。本发明的积极效果是使闪速存储器(NAND FLASH MEMORY)能像其他存储器一样具有简单的接口，可编程逻辑器件是根据信号之间的逻辑关系，通过编写逻辑方程，进行逻辑模拟，以及逻辑仿真，形成可编程逻辑器件接受的逻辑等式，最后编程到可编程逻辑器器件中，使其达到逻辑转换的功能。同时，为了满足信号间电压的匹配，提供电压的转化。

本发明具有接口灵活，应用领域广泛，造价低，总量轻的积极效果。

附图说明：

图1：闪速存储器(NAND FLASH MEMORY)接口控制器接口信号。

图2：闪速存储器(NAND FLASH MEMORY)芯片管脚图。

图3：闪速存储器(NAND FLASH MEMORY)接口控制器电源电压转化电

路。

图4-1-4-4：闪速存储器(NAND FLASH MEMORY)的典型操作时序。

其中图4-1是读操作时序和读操作2时序；

图4-2是序列读时序和页编程时序；

图4-3是块擦除操作时序及生产厂商和产品序列号读操作；

图4-4是状态读操作。

具体实施方式：

在本实例中闪速存储器(NAND FLASH MEMORY)以SAMSUNG公司8M^*8 BIT NAND FLASH MEMORY KM29U6400AT为例，兼容其他公司如FUJI，TOSHIBA的NAND FLASH MEMORY，其他公司的NAND FLASHMEMORY只是芯片的容量和封装有些不同，信号的接口逻辑完全相同。

闪速存储器(NAND FLASH MEMORY)接口控制器接口信号的含义如下：一：

I/O[0..7]：闪速存储器(NAND FLASH MEMORY)接口控制器与闪速存储

器(NAND FLASH MEMORY)的数据输入/输出信号。

CLE：闪速存储器(NAND FLASH MEMORY)接口控制器输出至闪速

存储器(NAND FLASH MEMORY)的命令锁存信号。当CLE为

高时，在/WE的上升沿，通过I/O[0..7]将命令写入闪速存储器

(NAND FLASH MEMORY)的命令寄存器。

ALE：闪速存储器(NAND FLASH MEMORY)接口控制器输出至闪速

存储器(NAND FLASH MEMORY)的地址锁存信号。当ALE为

高时，在/WE的上升沿，通过I/O[0..7]将地址写入闪速存储器

(NAND FLASH MEMORY)的地址寄存器。

/CE：闪速存储器(NAND FLASH MEMORY)接口控制器输出至闪速

存储器(NAND FLASH MEMORY)的片选信号。

只有当/CE为低时，才能对闪速存储器(NAND FLASH

MEMORY)进行操作。

/RE：闪速存储器(NAND FLASH MEMORY)接口控制器输出至闪速

存储器(NAND FLASH MEMORY)的读命令信号。

当/RE有效时，驱动数据至I/O[0..7]。

/WE：闪速存储器(NAND FLASH MEMORY)接口控制器输出闪速存

储器(NAND FLASH MEMORY)的写命令信号。

在/WE上升沿时，将命令，地址和数据写入闪速存储器(NAND

FLASH MEMORY)。

/WP：闪速存储器(NAND FLASH MEMORY)接口控制器输出至闪速

存储器(NAND FLASH MEMORY)的写保护控制信号。当/WP

有效时，提供芯片的写保护和擦除保护。防止意外和非授权的擦

除和写操作。

/SE：闪速存储器(NAND FLASH MEMORY)接口控制器输出至闪速

存储器(NAND FLASH MEMORY)的备用区使能控制信号。

R/B：闪速存储器(NAND FLASH MEMORY)输出至闪速存储器(NAND

FLASH MEMORY)接口控制器的闲忙状态信号。当R/B为低时

表明编程，擦除，或随机读等操作正在进行中，当R/B变高时，

表明操作完成。R/B是集电极开路输出，因此，需要加一3K上拉

电阻。

VCC：闪速存储器(NAND FLASH MEMORY)的芯片电源电压2.7v-3.6v。

GND：闪速存储器(NAND FLASH MEMORY)的芯片地。

以上所有信号均为闪速存储器(NAND FLASH MEMORY)接口控

制器与闪速存储器(NAND FLASH MEMORY)之间的接口信号，并且

所有的闪速存储器(NAND FLASH MEMORY)在容量和封装均具有以

上信号并具有相同的含义。其管脚见图2。

二：

D[0..7]：系统与闪速存储器(NAND FLASH MEMORY)接口控制器的数

据输入/输出信号。

/SWE：系统的写信号。

/SCS：闪速存储器(NAND FLASH MEMORY)的片选信号。

/SRE：系统的读信号。

A[0]：系统的地址。

这些信号是系统与闪速存储器(NAND FLASH MEMORY)接口控制器之间的接口信号，而在大多数的应用系统中，都包含这些信号。

闪速存储器(NAND FLASH MEMORY)接口控制器采用的芯片是美国LATTICE公司的MA4A3-32-32。它内部具有32个宏单元和32个输入输出管脚，可以工作在3V，5V或3V，5V混合的电源环境下。具有速度快，体积小，现场可编程和保密性强的优点。

附图3中，如果系统的电源的电压均为3V，或者系统的电源电压存

3V，则不需要进行电压的转换，如果系统的电源电压只有5V，那末，

必须进行电压的转换，因为，NAND FLASH MEMORY的电压范围是

2.7V-3.6V，而闪速存储器(NAND FLASH MEMORY)接口控制器可以工

作在3V，5V混合电压环境下。电压转换所采用的芯片是美国TI公司的

TPS76301，只须外接两个电容便可完成5V到3V的转换。

闪速存储器(NAND FLASH MEMORY)接口控制器的工作过程如下：

闪速存储器(NAND FLASH MEMORY)的容量虽然可达到8M，16M，

32M或更高，但却可以映射成不同的系统的物理空间，至少占用两个连

续的地址，为简化闪速存储器(NAND FLASH MEMORY)的使用，可

根据系统提供的/SCS和A[0]灵活运用。

闪速存储器(NAND FLASH MEMORY)接口控制器的控制口含义如下：CLE：(只写)地址：/SCS+[A[0]＝0]数据：DB[1]＝1，CLE有效，DB[1]＝0，CLE无效。ALE：(只写)地址：/SCS+[A[0]＝0]数据：DB[2]＝1，ALE有效，DB[2]＝0，ALE无效。/CE：(只写)地址：/SCS+[A[0]＝0]数据：DB[0]＝0，/CE有效，DB[0]＝1，/CE无效。/WP：(只写)地址：/SCS+[A[0]＝0]数据：DB[3]＝0，/WP有效，DB[3]＝1，/WP无效。/SE：(只写)地址：/SCS+[A[0]＝0]数据：DB[4]＝0，/SE有效，DB[4]＝1，/SE无效。R/B：(只读)地址：/SCS+[A[0]＝0]数据：DB[1]＝R/B。数据，命令，地址口地址：

/SCS+[A[0]＝1]

所有的数据，命令控制字和地址均通过这个口地址输入，输出到闪速存储器(NAND FLASH MEMORY)。系统通过闪速存储器(NAND FLASH MEMORY)接口控制器对闪速存储器(NAND FLASH MEMORY)的操作主要有读操作和写操作两种。读操作的实现过程如下：当系统对闪速存储器(NAND FLASHMEMORY)读时，系统发出闪速存储器(NAND FLASH MEMORY)的片选信号和读信号，即/SCE，/SRE有效，如果读取的是数据端口，则闪速存储器(NAND FLASH MEMORY)接口控制器对闪速存储器(NAND FLASH MEMORY)发出/RE信号，并且，闪速存储器(NAND FLASH MEMORY)接口控制器将闪速存储器(NANDFLASH MEMORY)的I/O[0..7]数据驱动到系统的D[0..7]上，获取数据，如果读取的是状态端口，则闪速存储器(NAND FLASH MEMORY)接口控制器对闪速存储器(NAND FLASH MEMORY)发出/RE信号，并且，闪速存储器(NAND FLASH MEMORY)接口控制器将闪速存储器(NAND FLASH MEMORY)的R/B的状态数据驱动到系统的D[0]上，获取闪速存储器的状态数据。如果信号/SCE，/SRE和A[0]不满足以上条件，则闪速存储器(NAND FLASH MEMORY)接口控制器不会发出/RE信号，也不会驱动系统的D[0..7]，使D[0..7]处于三态。写操作的实现过程如下：当系统对闪速存储器(NAND FLASH MEMORY)写时，系统发出闪速存储器(NAND FLASH MEMORY)的片选信号和写信号，即/SCE，/SWE有效，如果写的是数据端口，则闪速存储器(NAND FLASHMEMORY)接口控制器对闪速存储器(NAND FLASH MEMORY)发出/WE信号，并且，闪速存储器(NAND FLASH MEMORY)接口控制器将系统的D[0..7]数据驱动到闪速存储器(NAND FLASH MEMORY)

的I/O[0..7]上，如果写的是控制端口，则闪速存储器(NAND FLASH

MEMORY)接口控制器对闪速存储器(NAND FLASH MEMORY)根据

需要分别发出/CE，ALE，CLE，/WP，/SE的控制。/CE，ALE，CLE，

/WP，/SE分别对应DB[0..7]的D0，D2，D1，D3，和D4位。如果信号

/SCE，/SWE和A[0]不满足以上条件，则闪速存储器(NAND FLASH

MEMORY)接口控制器不会发出/WE信号，不会对闪速存储器(NAND

FLASH MEMORY)发出任何写操作。例如生产厂商和设备号的读操作，

为满足附图4当中图1的操作时序，系统首先写入控制命令使得CLE，

/CE有效，然后，写入数据，命令，地址口地址读取设备号命令90H，

再写入控制命令使得ALE，/CE有效，再写入数据，命令，地址口地址

00H后，从数据/命令/地址口地址读取数据，便能获得生产厂商和设备号

的代码。其他的读写操作过程与生产厂商和设备号的读操作相似，只不

过需要查询闪速存储器(NAND FLASH MEMORY)的闲忙状态，只有

闪速存储器(NAND FLASH MEMORY)准备好后，方能读写等操作。

闪速存储器(NAND FLASH MEMORY)接口控制器的输出信号/WP，/SE

可根据需要进行置位。闪速存储器(NAND FLASH MEMORY)接口控

制器的具体逻辑关系的实现见附表1。闪速存储器(NAND FLASH

MEMORY)接口控制器管脚见附图1。其中闪速存储器接口控制器与应

用系统的接口信号包括数据线D[0..7]分别对应的管脚是10，11，12，

23，24，25，27和30。地址线A0对应的管脚是9，片选/SCE对应的

管脚是22，系统读信号线/SRE对应的管脚是20，系统写信号线/SWE对

应的管脚是24。闪速存储器接口控制器与闪速存储器(NAND FLASH

MEMORY)接口信号关系是K9F2808U0A的29，30，31，32，41，42，

43，44分别接到闪速存储器接口控制器的43，42，41，40，37，36，35，

34脚，闪速存储器接口控制器的18脚接到闪速存储器的16脚，闪速存

储器接口控制器的15脚接到闪速存储器的17脚，闪速存储器接口控制

器的19脚接到闪速存储器的9脚，闪速存储器接口控制器的32脚接到

闪速存储器的8脚，闪速存储器接口控制器的21脚接到闪速存储器的

18脚，闪速存储器接口控制器的1脚接到闪速存储器的19脚，闪速存

储器接口控制器的2脚接到闪速存储器的6脚，闪速存储器接口控制器

的31脚接到闪速存储器的7脚。K9F2808U0A的7脚通过一5

K的电阻R3接到3.3V电源上。起到上拉的作用。

在图3中，电源转换芯片TPS76301的1，3脚接至+5V电源，2脚通过

电容C1接地，5脚输出+3.3V电压，电容C2起到滤波的作用。TPS76301

的4脚悬空。

由于本发明提供了接口间的逻辑转化，因此，不会降低系统的效

率，反而能够使闪速存储器(NAND FLASH MEMORY)更加灵活地得

到应用，包括嵌入式系统，如PC及外设、电信交换机、蜂窝电话、网

络互联设备、仪器仪表和汽车器件，同时还包括新兴的语音、图像、数

据存储类产品，同时，达到加强系统保密性的目的。

附VHDL语言程序源代码：

LIBRARY IEEE；
USE ieee.std_logic_1164.all；
entity DOC is port(
        <!-- SIPO <DP n="5"> -->
        <dp n="d5"/>
    /SCE：        IN STD_LOGIC；

    DB[0..7]：    INOUT STD_LOGIC_VECTOR(7 DOWNTO 0)；

    A[0]：        IN STD_LOGIC；

    CLE：         OUT STD_LOGIC；

    ALE：         OUT STD_LOGIC；

    WE：          OUT STD_LOGIC；

    RE：          OUT STD_LOGIC；

    /CE：         OUT STD_LOGIC；

    RB：          IN STD_LOGIC；

    /SWE：        IN STD_LOGIC；

    /SRE：        IN STD_LOGIC；

    FLASH：       OUT STD_LOGIC；

    I/O[0..7]：   INOUT STD_LOGIC_VECTOR(7 DOWNTO 0))；
end DOC；
ARCHITECTURE archcounter OF DOC IS
BEGIN
TT0：BLOCK

     BEGIN

     PROCESS(/SCE，/SRE，A[0]，I/O[0..7]，R/B)

     BEGIN

     IF(/SCE＝＇0＇AND/SRE＝＇0＇and A[0]＝’0’)THEN

          /RE<＝/SRE；

          DB[0..7]<＝I/O[0..7]；

    ELSIF(/SCE＝＇0＇AND/SRE＝＇0＇and A[0]＝’1’)THEN

          DB(0)<＝R/B；

    ELSE

          DB[0..7]<＝＂ZZZZZZZZ＂；

          /RE<＝＇1＇；

    END IF；

    END PROCESS；
END BLOCK TT0；
TT1：BLOCK

     BEGIN

     PROCESS(/SCE，/SRE，A[0]，I/O[0..7]，R/B)

     BEGIN

          IF(/SCE＝＇0＇AND/SWE＝＇0＇and A[0]＝’0’)THEN

              /CE<＝DB(0)；
        <!-- SIPO <DP n="6"> -->
        <dp n="d6"/>
       ALE<＝DB(2)；

       CLE<＝DB(1)；

       /WP<＝DB(3)；

       /SE<＝DB(4)；

    ELSIF(/SCE＝＇0＇AND/SWE＝＇0＇and A[0]＝’1’))THEN

                          I/O[0..7]<＝DB[0..7]；

                          /WE<＝/SWE；

    ELSE

                          I/[0..7]<＝＂ZZZZZZZZ＂；

                          /WE<＝＇1＇；

        END IF；

    END PROCESS；
END BLOCK TT1；
END archcounter；

Claims

1.闪速存储器接口控制器是由可编程逻辑器件和电源电压转化芯片组成的，其特征在于采用可编程逻辑器件完成对闪速存储器的操作控制。

2.根据权利要求1所述闪速存储器接口控制器，其特征是完成对闪速存储器的控制。

3.如权利要求2所述的闪速存储器接口控制器，其特征是闪速存储器容量可以8M，16M，32M^*8(Bits)。

4.根据权利要求1所述的闪速存储器接口控制器，其特征是采用可编程逻辑器件完成信号的逻辑转换。

5.如权利要求4所述闪速存储器接口控制器，其特征在于所述的可编程逻辑器件，支持5V/3V电源操作，内部具有32个宏单元，32个输入输出管脚。

6.根据权利要求1所述闪速存储器接口控制器，其特征是含有电源转换部分，既可在5V电源下工作又可在3V电源工作。