CN1329806C - 基于cpld和sdram的高速大容量数据采集系统 - Google Patents

基于cpld和sdram的高速大容量数据采集系统 Download PDF

Info

Publication number
CN1329806C
CN1329806C CNB2004100438135A CN200410043813A CN1329806C CN 1329806 C CN1329806 C CN 1329806C CN B2004100438135 A CNB2004100438135 A CN B2004100438135A CN 200410043813 A CN200410043813 A CN 200410043813A CN 1329806 C CN1329806 C CN 1329806C
Authority
CN
China
Prior art keywords
circuit
data
input
output
connects
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB2004100438135A
Other languages
English (en)
Other versions
CN1598752A (zh
Inventor
王立欣
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Harbin Institute of Technology
Original Assignee
Harbin Institute of Technology
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Harbin Institute of Technology filed Critical Harbin Institute of Technology
Priority to CNB2004100438135A priority Critical patent/CN1329806C/zh
Publication of CN1598752A publication Critical patent/CN1598752A/zh
Application granted granted Critical
Publication of CN1329806C publication Critical patent/CN1329806C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Dram (AREA)

Abstract

基于CPLD和SDRAM的高速大容量数据采集系统，它具体是一种基于CPLD和SDRAM的高速大容量数据采集系统。模拟信号通过匹配输入网络电路(1)、放大缓冲电路(2)、模/数转换电路(3)被CPLD控制单元电路(4)获得，模/数转换电路(3)时钟信号输入端连接CPLD控制单元电路(4)的时钟信号输出端，CPLD控制单元电路(4)的数据输出端连接接口电路(5)的数据输入端，CPLD控制单元电路(4)的数据输出输入端连接SDRAM存储单元电路(6)的数据输入输出端。本发明的最高采样频率是100MHz，存储容量是256MBit，并具有缓存容量大、可扩容、集成度高、可靠性高、抗干扰能力高等优点，它能应用在高速测控和图像采集处理系统中。

Description

基于CPLD和SDRAM的高速大容量数据采集系统
技术领域：
本发明涉及的是数据采集系统，具体是一种基于CPLD和SDRAM的高速大容量数据采集系统。
背景技术：
随着科学技术的发展和数据采集与处理系统的广泛应用，人们对数据采集系统的主要技术指标，如通过速率、分辨率、精度、输入电压范围以及抗干扰能力等方面，都提出了越来越高的要求，尤其是通过速率，是设计和使用者都十分关心的一项重要技术指标。通过速率的提高势必带来数据存储容量的增加，普通的静态存储器无法满足存储容量上的要求。
发明内容：
本发明的目的是提供一种基于CPLD和SDRAM的高速大容量数据采集系统。本发明能对模拟信号进行高速、大容量的数据采集。本发明由匹配输入网络电路1、放大缓冲电路2、模/数转换电路3、CPLD控制单元电路4、接口电路5、SDRAM存储单元电路6组成；模拟信号输入到匹配输入网络电路1的信号输入端，匹配输入网络电路1的信号输出端连接放大缓冲电路2的信号输入端，放大缓冲电路2的信号输出端连接模/数转换电路3的模拟信号输入端，模/数转换电路3的数据输出端连接CPLD控制单元电路4的数据输入端，模/数转换电路3的时钟信号输入端连接CPLD控制单元电路4的时钟信号输出端，CPLD控制单元电路4的数据输出端连接接口电路5的数据输入端，CPLD控制单元电路4的数据输出输入端连接SDRAM存储单元电路6的数据输入输出端。工作原理：模拟信号通过匹配输入网络电路1、放大缓冲电路2输入到模/数转换电路3中，经过模/数转换电路3的模/数转换后输入到CPLD控制单元电路4中进行数据处理，并通过SDRAM存储单元电路6进行高速大容量的存储，CPLD控制单元电路4通过接口电路5与计算机进行数据交换。本发明的最高采样频率是100MHz，存储容量是256MBit，并具有缓存容量大、可扩容、集成度高、可靠性高、抗干扰能力高等优点，它能应用在高速测控和图像采集处理系统中。
附图说明：
图1是本发明的整体电路结构示意图，图2是CPLD控制单元电路4的电路结构示意图，图3是SDRAM控制器4-4的电路结构示意图。
具体实施方式：
结合图1、图2、图3说明本实施方式，本实施方式由匹配输入网络电路1、放大缓冲电路2、模/数转换电路3、CPLD控制单元电路4、接口电路5、SDRAM存储单元电路6组成；模拟信号输入到匹配输入网络电路1的信号输入端，匹配输入网络电路1的信号输出端连接放大缓冲电路2的信号输入端，放大缓冲电路2的信号输出端连接模/数转换电路3的模拟信号输入端，模/数转换电路3的数据输出端连接CPLD控制单元电路4的数据输入端，模/数转换电路3的时钟信号输入端连接CPLD控制单元电路4的时钟信号输出端，CPLD控制单元电路4的数据输出端连接接口电路5的数据输入端，CPLD控制单元电路4的数据输出输入端连接SDRAM存储单元电路6的数据输入输出端。所述CPLD控制单元电路4由状态机电路4-1、FIFO输入电路4-2、8/32位数据转换电路4-3、SDRAM控制器4-4、32/8位数据转换电路4-5、FIFO输出电路4-6、地址发生器4-7、时钟电路4-8组成；状态机电路4-1的五个输出输入控制端分别连接FIFO输入电路4-2的输入输出控制端、8/32位数据转换电路4-3的输入输出控制端、SDRAM控制器4-4的输入输出控制端、32/8位数据转换电路4-5的输入输出控制端、FIFO输出电路4-6的输入输出控制端，时钟电路4-8的七个时钟信号输出端分别连接模/数转换电路3的时钟信号输入端、FIFO输入电路4-2的时钟信号输入端、8/32位数据转换电路4-3的时钟信号输入端、SDRAM控制器4-4的时钟信号输入端、32/8位数据转换电路4-5的时钟信号输入端、FIFO输出电路4-6的时钟信号输入端、地址发生器4-7的时钟信号输入端，地址发生器4-7的输出端连接SDRAM控制器4-4的输入端，SDRAM控制器4-4的数据输出输入端连接SDRAM存储单元电路6的数据输入输出端，模/数转换电路3的数据输出端连接FIFO输入电路4-2的数据输入端，FIFO输入电路4-2的数据输出端连接8/32位数据转换电路4-3数据输入端，8/32位数据转换电路4-3的数据输出端连接SDRAM控制器4-4的数据输入端，SDRAM控制器4-4的数据输出端连接32/8位数据转换电路4-5的数据输入端，32/8位数据转换电路4-5的数据输出端连接FIFO输出电路4-6的数据输入端，FIFO输出电路4-6的数据输出端连接接口电路5的数据输入端；所述SDRAM控制器4-4由控制接口模块4-4-1、数据通路模块4-4-2、命令模块4-4-3组成；状态机电路4-1的一个输出输入控制端连接控制接口模块4-4-1的输入输出控制端，地址发生器4-7的一个时钟信号输出端连接控制接口模块4-4-1的时钟信号输入端，控制接口模块4-4-1的数据输出输入端、数据通路模块4-4-2的一个数据输出输入端与命令模块4-4-3的一个数据输入输出端相连接，数据通路模块4-4-2的另一个数据输出输入端、命令模块4-4-3的一个数据输出输入端与SDRAM存储单元电路6的数据输入输出端相连接，8/32位数据转换电路4-3的数据输出端连接数据通路模块4-4-2的数据输入端，数据通路模块4-4-2的数据输出端连接32/8位数据转换电路4-5的数据输入端。模/数转换电路3选用的型号是AD9054，CPLD控制单元电路4选用的型号是Altera公司的ACEX1K系列的EPF10K50E，接口电路5选用的型号是PCI9030，SDRAM存储单元电路6选用的型号是HY57V651620。

Claims (3)

1.基于CPLD和SDRAM的高速大容量数据采集系统，其特征在于它由匹配输入网络电路(1)、放大缓冲电路(2)、模/数转换电路(3)、CPLD控制单元电路(4)、接口电路(5)、SDRAM存储单元电路(6)组成；模拟信号输入到匹配输入网络电路(1)的信号输入端，匹配输入网络电路(1)的信号输出端连接放大缓冲电路(2)的信号输入端，放大缓冲电路(2)的信号输出端连接模/数转换电路(3)的模拟信号输入端，模/数转换电路(3)的数据输出端连接CPLD控制单元电路(4)的数据输入端，模/数转换电路(3)的时钟信号输入端连接CPLD控制单元电路(4)的时钟信号输出端，CPLD控制单元电路(4)的数据输出端连接接口电路(5)的数据输入端，CPLD控制单元电路(4)的数据输出输入端连接SDRAM存储单元电路(6)的数据输入输出端。
2、根据权利要求1所述的基于CPLD和SDRAM的高速大容量数据采集系统，其特征在于CPLD控制单元电路(4)由状态机电路(4-1)、FIFO输入电路(4-2)、8/32位数据转换电路(4-3)、SDRAM控制器(4-4)、32/8位数据转换电路(4-5)、FIFO输出电路(4-6)、地址发生器(4-7)、时钟电路(4-8)组成；状态机电路(4-1)的五个输出输入控制端分别连接FIFO输入电路(4-2)的输入输出控制端、8/32位数据转换电路(4-3)的输入输出控制端、SDRAM控制器(4-4)的输入输出控制端、32/8位数据转换电路(4-5)的输入输出控制端、FIFO输出电路(4-6)的输入输出控制端，时钟电路(4-8)的七个时钟信号输出端分别连接模/数转换电路(3)的时钟信号输入端、FIFO输入电路(4-2)的时钟信号输入端、8/32位数据转换电路(4-3)的时钟信号输入端、SDRAM控制器(4-4)的时钟信号输入端、32/8位数据转换电路(4-5)的时钟信号输入端、FIFO输出电路(4-6)的时钟信号输入端、地址发生器(4-7)的时钟信号输入端，地址发生器(4-7)的输出端连接SDRAM控制器(4-4)的输入端，SDRAM控制器(4-4)的数据输出输入端连接SDRAM存储单元电路(6)的数据输入输出端，模/数转换电路(3)的数据输出端连接FIFO输入电路(4-2)的数据输入端，FIFO输入电路(4-2)的数据输出端连接8/32位数据转换电路(4-3)数据输入端，8/32位数据转换电路(4-3)的数据输出端连接SDRAM控制器(4-4)的数据输入端，SDRAM控制器(4-4)的数据输出端连接32/8位数据转换电路(4-5)的数据输入端，32/8位数据转换电路(4-5)的数据输出端连接FIFO输出电路(4-6)的数据输入端，FIFO输出电路(4-6)的数据输出端连接接口电路(5)的数据输入端。
3、根据权利要求2所述的基于CPLD和SDRAM的高速大容量数据采集系统，其特征在于SDRAM控制器(4-4)由控制接口模块(4-4-1)、数据通路模块(4-4-2)、命令模块(4-4-3)组成；状态机电路(4-1)的一个输出输入控制端连接控制接口模块(4-4-1)的输入输出控制端，地址发生器(4-7)的一个时钟信号输出端连接控制接口模块(4-4-1)的时钟信号输入端，控制接口模块(4-4-1)的数据输出输入端、数据通路模块(4-4-2)的一个数据输出输入端与命令模块(4-4-3)的一个数据输入输出端相连接，数据通路模块(4-4-2)的另一个数据输出输入端、命令模块(4-4-3)的一个数据输出输入端与SDRAM存储单元电路(6)的数据输入输出端相连接，8/32位数据转换电路(4-3)的数据输出端连接数据通路模块(4-4-2)的数据输入端，数据通路模块(4-4-2)的数据输出端连接32/8位数据转换电路(4-5)的数据输入端。
CNB2004100438135A 2004-08-18 2004-08-18 基于cpld和sdram的高速大容量数据采集系统 Expired - Fee Related CN1329806C (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CNB2004100438135A CN1329806C (zh) 2004-08-18 2004-08-18 基于cpld和sdram的高速大容量数据采集系统

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CNB2004100438135A CN1329806C (zh) 2004-08-18 2004-08-18 基于cpld和sdram的高速大容量数据采集系统

Publications (2)

Publication Number Publication Date
CN1598752A CN1598752A (zh) 2005-03-23
CN1329806C true CN1329806C (zh) 2007-08-01

Family

ID=34665467

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2004100438135A Expired - Fee Related CN1329806C (zh) 2004-08-18 2004-08-18 基于cpld和sdram的高速大容量数据采集系统

Country Status (1)

Country Link
CN (1) CN1329806C (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100458864C (zh) * 2006-04-14 2009-02-04 天津大学 提高微弱信号采集精度的方法与电路
CN102590604A (zh) * 2012-03-21 2012-07-18 西北工业大学 一种基于cpld的宽电压数据采集装置
CN103744333B (zh) * 2014-01-22 2016-02-17 哈尔滨工业大学 应用于高速表面贴装装置的多模式高速数据采集系统及多模式高速数据采集方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5636368A (en) * 1994-12-23 1997-06-03 Xilinx, Inc. Method for programming complex PLD having more than one function block type
US5790882A (en) * 1996-11-13 1998-08-04 Xilinx, Inc. Programmable logic device placement method utilizing weighting function to facilitate pin locking
CN1367416A (zh) * 2002-03-15 2002-09-04 长春星宇网络软件有限责任公司 闪速存储器接口控制器

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5636368A (en) * 1994-12-23 1997-06-03 Xilinx, Inc. Method for programming complex PLD having more than one function block type
US5790882A (en) * 1996-11-13 1998-08-04 Xilinx, Inc. Programmable logic device placement method utilizing weighting function to facilitate pin locking
CN1367416A (zh) * 2002-03-15 2002-09-04 长春星宇网络软件有限责任公司 闪速存储器接口控制器

Also Published As

Publication number Publication date
CN1598752A (zh) 2005-03-23

Similar Documents

Publication Publication Date Title
CN101615010B (zh) 基于fpga的多路数据采集系统
CN103412183B (zh) 多通道电流型辐射探测实时比对测量装置
CN205901714U (zh) 一种s频段收发一体化处理器
CN1329806C (zh) 基于cpld和sdram的高速大容量数据采集系统
CN104950773B (zh) 混合型智能数据采集处理装置
CN210514976U (zh) 一种基于fpga的多通道同步实时高速数据采集系统
CN100465830C (zh) 一种采用usb接口的便携式振动控制器
CN101431315B (zh) 一种分级放大电路及多功能数据采集卡
CN211234441U (zh) 一种双轴陀螺仪惯性传感器
CN108107773A (zh) 一种多通道数据采集系统
CN101998135A (zh) 移动电视信号采集及播放系统、控制方法
CN111710146A (zh) 一种多传感器数据集合系统及方法
CN100399369C (zh) 网络化混凝土超声信号采集仪
CN201327635Y (zh) 高速数据采集器
CN102109609B (zh) 一种高分辨率石油地震勘探系统的覆盖开关电路设计方法
CN201965240U (zh) 一种高分辨率石油地震勘探装置
CN216593563U (zh) 高速数据采集仪
CN207965576U (zh) 基于fpga算法的数据采集器
CN102121994B (zh) 一种高分辨率石油地震勘探系统的数据采集板
CN219476116U (zh) 信号读取电路、量子控制系统及量子计算机
CN202066976U (zh) 一种高分辨率石油地震勘探系统的数据采集板
CN216901651U (zh) 一种24通道数据采集模块
CN219018837U (zh) 光电口自动识别装置及以太网设备
CN206056770U (zh) 单向阀声发射信号采集系统
Yan Design and Implementation of Audio Signal Acquisition System Based on FPGA

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20070801