CN101588175A - 一种fpga阵列处理板 - Google Patents

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Abstract

本发明涉及一种FPGA信号处理板，属于数字信号处理技术领域。该处理板包括一个电源模块、四个FPGA处理子模块、一个FPGA收发模块、一个互联芯片组模块和一个FPGA加载模块，FPGA处理子模块和FPGA收发模块采用全互联方式连接，每两个模块间的互联带宽高达1.6B/s。本处理板通过PCI总线、RapidIO总线以及源同步接口实现了对外的多种高速接口，并搭载了容量为4GB的DDR SDRAM，存储带宽高达10688MB/s。采用DSP+CPLD+NAND的配置组合使板上FPGA具有灵活的配置方式。本发明适合应用于信号处理实时性要求苛刻的场合，如雷达信号处理、图像处理、通讯基站等。

Description

一种FPGA阵列处理板
技术领域
本发明涉及一种FPGA信号处理板，属于数字信号处理技术领域。
背景技术
FPGA阵列信号处理板主要应用于对信号处理实时性要求苛刻的场合，例如雷达信号处理、图像处理、通讯基站等。在这些应用中除了需要非常高的接口带宽，对数据处理能力以及缓存数据的深度也有非常高的要求。然而目前大多数FPGA阵列信号处理板无法同时满足上述三方面的要求，如Spectrum公司推出的PRO-3100处理板，板载存储容量只有512MB；并且现有的FPGA阵列信号处理板在FPGA间的互连上多采用传统系统同步总线或异步总线方式，使数据传输带宽受限，如DRS公司的Chameleon II-VME-R处理板。
发明内容
本发明的目的在于克服已有FPGA阵列处理板无法同时满足嵌入式系统对处理能力、存储容量和接口带宽高要求的问题，使用DSP芯片和多片FPGA芯片设计实现一种FPGA阵列处理板。
本发明的目的是通过下述技术方案实现的。
本发明所涉及的一种FPGA阵列处理板包括：一个电源模块、四个FPGA处理子模块、一个FPGA收发模块、一个互联芯片组模块和一个FPGA加载模块，本处理板功能模块结构框图见图1，其中：
电源模块用于向板上的各功能模块提供工作电压；
FPGA处理子模块和FPGA收发模块上均设计了多个源同步接口，4个FPGA处理子模块与FPGA收发模块之间通过这些源同步接口按全互联的拓扑结构互联，从而实现模块间点到点的高速数据传输；
FPGA处理处理子模块通过源同步接口连接至PMC接插件的JN3和JN4用于实现板间扩展；
FPGA收发模块通过源同步接口连接至CPCI自定义接插件J4和J5，用于实现板间扩展；
FPGA收发模块与互联芯片组模块间通过EMIF总线互联；
互联芯片组模块通过串行RapidIO接口在CPCI自定义接插件J3上实现板间互联；
FPGA加载模块包括一片CPLD芯片和一片NAND芯片，连接在互联芯片组模块的EMIF总线上，并与FPGA处理子模块以及FPGA收发模块的SelectMAP配置总线相连，实现对板上FPGA芯片的主机配置和CPLD配置两种配置方式，在主机配置方式下，主机通过PCI将配置程序传递给互联芯片组，由互联芯片组模块通过FPGA加载模块访问FPGA的SelectMAP配置接口，完成所有FPGA的配置；在CPLD配置模式下，首先通过互联芯片组将配置数据通过FPGA加载模块中的CPLD写入NAND存储体，上电后由CPLD读取NAND存储体内的配置数据，通过FPGA的SelectMAP配置接口完成FPGA的程序配置；
每个FPGA处理子模块包括有DDR SDRAM和ZBT SRAM，可用于保存运算数据和参数。
有益效果
本发明所涉及的一种FPGA阵列处理板使用了5片FPGA，每片FPGA有512个18×18 500MHz专用高速乘法器，从而使整板FPGA阵列的峰值处理能力1280GMACS；4个FPGA处理子模块内部各包括1GB的DDR SDRAM，整板最大存储容量为4GB的DDR SDRAM；FPGA处理子模块和FPGA收发模块间通过源同步接口实现全互连，任意两个模块间的带宽为1.6GB/s；处理板对外接口丰富，包括J4和J5上设计的4组1.6GB/s的源同步接口、J3上设计的1.25Gbps 4x的串行RapidIO、两个PMC子卡的JN3和JN4上各自定义的1.6GB/s源同步接口以及J1上实现的用于板卡与主机间的通讯的标准32bit/66MHz CPCI总线接口。相比现有FPGA板卡，本发明所涉及的一种FPGA阵列处理板在处理能力、存储深度、接口速率三个方面均得到了提高。另外，本处理板采用DSP+CPLD+NAND的配置组合，即可以通过主机对FPGA程序进行灵活的配置，也可以借助NAND的大存储容量保存多个版本的FPGA配置程序。
附图说明
图1是本发明的功能模块原理框图；
图2是本发明的互联芯片组模块的结构框图；
图3是本发明的FPGA模块间源同步互联连接示意图；
图4是本发明的FPGA配置设计示意图。
具体实施方式
下面结合附图与具体实施方式对本发明做进一步详细描述：
本发明中4个FPGA处理子模块以及一个FPGA收发模块均采用Xilinx公司的XC4VSX55型FPGA芯片，每片FPGA带有512个DSP48 Slice，单片FPGA峰值处理能力可达256GMACS；每个处理子模块包括一个容量为1024MB的DDR-SDRAM芯片组，该芯片组包括8片Micron公司的MT46V128M8(每片容量128MB)，数据位宽64bit，DDR-SDRAM接口工作频率可达167MHz，每个处理子模块的存储带宽为2.6GB/s，整个FPGA阵列处理板的DDR-SDRAM存储容量4GB。
4个FPGA处理子模块和一个FPGA收发模块间通过源同步接口实现全互联，每两个模块间的数据传输带宽1.6GB/s。为了实现高速源同步方式互联，在设计时利用了XC4VSX55芯片的专用时钟管脚(Clock Capable I/O，简称CC管脚)，任意两片模块间源同步方式互联的连接示意图如图3所示，FPGA间互连的差分信号共18对，包括16对数据和2对帧信号，每片FPGA输出一路随路时钟至对方的CC管脚。如图3所示的源同步互联设计方式有两大特点：1、两片FPGA间的互联带宽最大可达到1.6GB/s；2、通过充分利用FPGA的软件可配置特点，可根据需求设计FPGA间的互联带宽，即根据需求分配收、发的数据链路的位宽。
FPGA收发模块以自定义的方式通过J4、J5实现板间基于源同步传输方式的互联，最高传输带宽7.2GB/s；4个FPGA处理子模块同样以自定义的方式通过两个PMC接口的JN3、JN4接插件实现与PMC背板的基于源同步传输方式的板间互联，每条链路带宽1.6GB/s。
互联芯片组模块包括一片TI公司的TMS320C6455型DSP、PLX公司的PCI桥芯片PCI6466以及National Semiconductor公司的DP83865型PHY芯片，如图2所示。其中DSP可通过32bit的EMIF总线访问FPGA收发模块，其上的PCI接口以及PMC背板接口JN1、JN2均以32bit/66MHz的PCI总线形式连接至PCI6466的PCI从端总线；PCI6466的PCI主端总线通过CPCI连接器的J1同主机板上的PCI桥互联。本板上的PCI桥既可以工作在透明模式下又可以工作在非透明模式下，模式选择通过硬件跳线实现。利用DSP片上集成的千兆以太网MAC接口，通过DP83865芯片实现MAC层至PHY层的转换，从而实现标准的千兆以太网接口。DSP片上集成的1.25Gbps 4x串行RapidIO连接至J3，用于板间串行RapidIO互连。
为了便于实现主机对FPGA的配置，同时节省成本，在FPGA配置电路的设计上没有采用标准的EPROM配置方式，即每片FPGA外挂一片配置EPROM，而是采用DSP+CPLD+NAND的配置组合，如图4所示，FPGA加载模块包括一片CPLD和一片NAND芯片，FPGA配置程序可以保存至NAND存储体中。本发明的FPGA配置方式包括主机配置和CPLD配置两种方式，通过跳线选择。在主机配置方式下，主机通过PCI将配置程序传递给互联芯片组，由互联芯片组模块通过FPGA加载模块访问FPGA的SelectMAP配置接口，完成所有FPGA的配置；在CPLD配置模式下，首先通过互联芯片组将配置数据通过FPGA加载模块中的CPLD写入NAND存储体，上电后由CPLD读取NAND存储体内的配置数据，通过FPGA的SelectMAP配置接口完成FPGA的程序配置。CPLD选用了Xilinx公司CoolRunner-II系列的XC2C128芯片，它完成的功能包含以下三部分：1、在CPLD配置模式下，实现对NAND存储体的访问，将配置数据从NAND存储体中读出，然后将配置数据通过SelectMAP配置接口写入5片FPGA；2、在主机配置模式下，完成DSP的EMIF接口与SelectMAP接口的时序转换，实现主机对FPGA的配置。3、完成DSP的EMIF接口与NAND存储体接口的时序转换，实现DSP对NAND存储体的访问，从而将配置数据写入NAND存储体中。NAND存储体选用三星公司的K9F5608B芯片，容量为32MB，由于NAND存储体采用类IO接口，其对外接口不随容量变化而改变，因此本发明板卡可选用更大容量的NAND器件，从而保存多个版本的FPGA配置数据。

Claims (3)

1.一种FPGA阵列处理板，使用DSP芯片和多片FPGA芯片实现高速信号处理能力，其特征在于：该处理板包括一个电源模块、四个FPGA处理子模块、一个FPGA收发模块、一个互联芯片组模块和一个FPGA加载模块，其中：
电源模块用于向板上的各功能模块提供工作电压；
FPGA处理子模块和FPGA收发模块上均设计了多个源同步接口，4个FPGA处理子模块与FPGA收发模块之间通过这些源同步接口按全互联的拓扑结构互联，从而实现模块间点到点的高速数据传输；
FPGA处理处理子模块通过源同步接口连接至PMC接插件的JN3和JN4用于实现板间扩展；
FPGA收发模块通过源同步接口连接至CPCI自定义接插件J4和J5，用于实现板间扩展；
FPGA收发模块与互联芯片组模块间通过EMIF总线互联；
互联芯片组模块通过串行RapidIO接口在CPCI自定义接插件J3上实现板间互联；
FPGA加载模块包括一片CPLD芯片和一片NAND芯片，连接在互联芯片组模块的EMIF总线上，并与FPGA处理子模块以及FPGA收发模块的SelectMAP配置总线相连，实现对板上FPGA芯片的主机配置和CPLD配置两种配置方式，在主机配置方式下，主机通过PCI将配置程序传递给互联芯片组，由互联芯片组模块通过FPGA加载模块访问FPGA的SelectMAP配置接口，完成所有FPGA的配置；在CPLD配置模式下，首先通过互联芯片组将配置数据通过FPGA加载模块中的CPLD写入NAND存储体，上电后由CPLD读取NAND存储体内的配置数据，通过FPGA的SelectMAP配置接口完成FPGA的程序配置；
每个FPGA处理子模块包括有DDR SDRAM和ZBT SRAM，可用于保存运算数据和参数。
2.根据权利要求1所述的一种FPGA阵列处理板，其特征在于：使用5片FPGA组成处理阵列，整板峰值处理能力达到1280GMACS；4个FPGA处理子模块内部各包括1GB的DDR SDRAM，整板最大存储容量为4GB的DDR SDRAM；FPGA处理子模块和FPGA收发模块间通过源同步接口实现全互连，任意两个模块间的带宽为1.6GB/s；J4和J5连接器上实现4组1.6GB/s的源同步接口，J3上实现1.25Gbps 4x的串行RapidIO，JN3和JN4连接器上实现1.6GB/s的源同步接口，J1连接器上实现与主机通信的标准32bit/66MHz CPCI总线接口。
3.根据权利要求1所述的一种FPGA阵列处理板，其特征在于：使用CPCI 6U标准板型，工作在工控计算机平台，4个FPGA处理子模块以及一个FPGA收发模块均使用Xi linx公司的XC4VSX55型FPGA芯片，互联芯片组模块使用TI公司的TMS320C6455型DSP、PLX公司的PCI桥芯片PCI6466以及NationalSemiconductor公司的DP83865型PHY芯片，FPGA加载模块使用一片Xilinx公司的XC2C128型CPLD芯片和一片三星公司的K9F5608B型NAND芯片。
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